JPH10308450A - 半導体集積回路及びその設計方法 - Google Patents
半導体集積回路及びその設計方法Info
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- JPH10308450A JPH10308450A JP9115635A JP11563597A JPH10308450A JP H10308450 A JPH10308450 A JP H10308450A JP 9115635 A JP9115635 A JP 9115635A JP 11563597 A JP11563597 A JP 11563597A JP H10308450 A JPH10308450 A JP H10308450A
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Abstract
(57)【要約】
【課題】 クロックラインの消費電力を抑えるゲーテッ
ドクロック回路のクロック信号が供給されるフリップフ
ロップ間の遅延時間差（スキュー）をなくすことができ
る回路及び設計方法を提供する。 【解決手段】 ルートバッファ１１と該ルートバッファ
１１から順に分岐した複数段のバッファ１２，１３と、
最終段多入力ゲート（ＮＯＲゲート）２０ａおよび２０
ｂの組合せからなるクロックツリー構造を持つゲーテッ
ドクロック回路であって、その接続関係は全セルの配置
後に生成する。また、クロックラインに接続されるＦＦ
３０ａ，３０ｂを機能毎にクラスタリングした後、さら
に配置が近傍のＦＦ間でクラスタリングすることによっ
て、各バッファ、多入力ゲートが駆動する負荷を一定に
する。このように設計することによって、スキューをな
くすことができる。
ドクロック回路のクロック信号が供給されるフリップフ
ロップ間の遅延時間差（スキュー）をなくすことができ
る回路及び設計方法を提供する。 【解決手段】 ルートバッファ１１と該ルートバッファ
１１から順に分岐した複数段のバッファ１２，１３と、
最終段多入力ゲート（ＮＯＲゲート）２０ａおよび２０
ｂの組合せからなるクロックツリー構造を持つゲーテッ
ドクロック回路であって、その接続関係は全セルの配置
後に生成する。また、クロックラインに接続されるＦＦ
３０ａ，３０ｂを機能毎にクラスタリングした後、さら
に配置が近傍のＦＦ間でクラスタリングすることによっ
て、各バッファ、多入力ゲートが駆動する負荷を一定に
する。このように設計することによって、スキューをな
くすことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、低電力な半導体集
積回路の設計方法に関し、特に、ゲーテッドクロック回
路の配置配線手法に関する。
積回路の設計方法に関し、特に、ゲーテッドクロック回
路の配置配線手法に関する。
【０００２】
【従来の技術】半導体集積回路は、大規模化に伴い、ク
ロック同期回路として設計されることが一般的になって
いる。また近年、ＬＳＩチップの低電力化の要求が高く
なり、クロック信号で消費される電力を低減するクロッ
ク同期回路（ゲーテッドクロック回路）が用いられる。
その一例が、「１９９４年、アイ・イー・イー・イー・
インターナショナル・ソリッド−ステート・サーキット
・カンファレンス・ダイジェスト・オブ・テクニカル・
ペーパーズ、ｐｐ．２０１−２０３（１９９４ＩＥＥＥ
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔ
ｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，ＤＩＧ
ＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ，ｐ
ｐ．２０１−２０３）」に記載されている。
ロック同期回路として設計されることが一般的になって
いる。また近年、ＬＳＩチップの低電力化の要求が高く
なり、クロック信号で消費される電力を低減するクロッ
ク同期回路（ゲーテッドクロック回路）が用いられる。
その一例が、「１９９４年、アイ・イー・イー・イー・
インターナショナル・ソリッド−ステート・サーキット
・カンファレンス・ダイジェスト・オブ・テクニカル・
ペーパーズ、ｐｐ．２０１−２０３（１９９４ＩＥＥＥ
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔ
ｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，ＤＩＧ
ＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ，ｐ
ｐ．２０１−２０３）」に記載されている。
【０００３】図５は、従来技術の構成を示す概念図であ
り、図５に示すように、クロックライン５８ａ，５８ｂ
が多入力ゲート５２ａ，５２ｂに接続され、多入力ゲー
ト５２ａ，５２ｂの出力には各機能毎にまとめられたク
ロックツリー回路６０Ａ，６０Ｂが接続される。クロッ
クツリー回路６０Ａ，６０Ｂはクロック信号を増幅する
バッファ５３，５４、フリップフロップ５５ａ，５５ｂ
がツリー状に構成されている。また多入力ゲートの入力
端子にはクロックイネーブルライン５６ａ，５６ｂによ
ってセレクタ回路５７が接続されている。セレクタ回路
５７からクロック制御信号を多入力ゲート５２ａ，５２
ｂに出力することによって、クロックツリー６０Ａ，６
０Ｂへのクロック信号の供給を制御する。
り、図５に示すように、クロックライン５８ａ，５８ｂ
が多入力ゲート５２ａ，５２ｂに接続され、多入力ゲー
ト５２ａ，５２ｂの出力には各機能毎にまとめられたク
ロックツリー回路６０Ａ，６０Ｂが接続される。クロッ
クツリー回路６０Ａ，６０Ｂはクロック信号を増幅する
バッファ５３，５４、フリップフロップ５５ａ，５５ｂ
がツリー状に構成されている。また多入力ゲートの入力
端子にはクロックイネーブルライン５６ａ，５６ｂによ
ってセレクタ回路５７が接続されている。セレクタ回路
５７からクロック制御信号を多入力ゲート５２ａ，５２
ｂに出力することによって、クロックツリー６０Ａ，６
０Ｂへのクロック信号の供給を制御する。
【０００４】
【発明が解決しようとする課題】従来のゲーテッドクロ
ック回路の問題点は、クロック信号が供給されるフリッ
プフロップ（ＦＦ）間の遅延時間差（スキュー）が大き
くなることである。これについて、図５および図６を参
照しながら説明する。
ック回路の問題点は、クロック信号が供給されるフリッ
プフロップ（ＦＦ）間の遅延時間差（スキュー）が大き
くなることである。これについて、図５および図６を参
照しながら説明する。
【０００５】図５において、機能Ａの回路に含まれるＦ
Ｆ５５ａの数が機能Ｂの回路に含まれるＦＦ５５ｂの数
に比して大きい場合、クロックツリー６０Ａがチップを
占める面積もクロックツリー６０Ｂがチップを占める面
積に比して大きくなる。したがって、多入力ゲート５２
ａからＦＦ５５ａまでの配線長が長くなり、その配線遅
延は多入力ゲート５２ｂからＦＦ５５ｂまでの配線遅延
に比べ大きくなる。また、クロックツリー６０Ｂの各バ
ッファが駆動する負荷に対しクロックツリー６０Ａの各
バッファが駆動する負荷は大きくなりゲート遅延も大き
くなる。
Ｆ５５ａの数が機能Ｂの回路に含まれるＦＦ５５ｂの数
に比して大きい場合、クロックツリー６０Ａがチップを
占める面積もクロックツリー６０Ｂがチップを占める面
積に比して大きくなる。したがって、多入力ゲート５２
ａからＦＦ５５ａまでの配線長が長くなり、その配線遅
延は多入力ゲート５２ｂからＦＦ５５ｂまでの配線遅延
に比べ大きくなる。また、クロックツリー６０Ｂの各バ
ッファが駆動する負荷に対しクロックツリー６０Ａの各
バッファが駆動する負荷は大きくなりゲート遅延も大き
くなる。
【０００６】このように、バッファ５１からＦＦ５５ａ
までの遅延とバッファ５１からＦＦ５５ｂまでの遅延の
差は大きくなってしまう。一般に、この遅延差はクロッ
クライン５８ｂの配線長を５８ａより長くする冗長配線
によって吸収する。
までの遅延とバッファ５１からＦＦ５５ｂまでの遅延の
差は大きくなってしまう。一般に、この遅延差はクロッ
クライン５８ｂの配線長を５８ａより長くする冗長配線
によって吸収する。
【０００７】しかし、前記冗長配線の配線抵抗および配
線容量によって多入力ゲート５２ｂに入力されるクロッ
ク波形が鈍り、論理閾値電圧が変動した場合にスキュー
が生じる。例えば、図６に示すように、多入力ゲート５
２ａの入力端子のクロック波形７０ａの波形鈍りが全く
なく、多入力ゲート５２ｂの入力端子のクロック波形７
０ｂが３．０ｎｓｅｃの波形鈍りがあった場合、論理閾
値電圧ＶｔからＶｔ′へ１０％変動するとクロック波形
７０ｂはクロック波形７０ａに比べ“Ｌ”から“Ｈ”に
遷移するのに０．３ｎｓｅｃ遅延が生じ、スキューが大
きくなる。
線容量によって多入力ゲート５２ｂに入力されるクロッ
ク波形が鈍り、論理閾値電圧が変動した場合にスキュー
が生じる。例えば、図６に示すように、多入力ゲート５
２ａの入力端子のクロック波形７０ａの波形鈍りが全く
なく、多入力ゲート５２ｂの入力端子のクロック波形７
０ｂが３．０ｎｓｅｃの波形鈍りがあった場合、論理閾
値電圧ＶｔからＶｔ′へ１０％変動するとクロック波形
７０ｂはクロック波形７０ａに比べ“Ｌ”から“Ｈ”に
遷移するのに０．３ｎｓｅｃ遅延が生じ、スキューが大
きくなる。
【０００８】［発明の目的］クロックラインの消費電力
を抑えるゲーテッドクロック回路、及びそのクロック信
号が供給されるフリップフロップ間の遅延時間差（スキ
ュー）をなくすことができる回路及び設計方法を提供す
る。
を抑えるゲーテッドクロック回路、及びそのクロック信
号が供給されるフリップフロップ間の遅延時間差（スキ
ュー）をなくすことができる回路及び設計方法を提供す
る。
【０００９】
【課題を解決するための手段】本発明は、前述した課題
を解決するための手段として、クロックツリーにつなが
るフリップフロップ（ＦＦ）を有し、該フリップフロッ
プの入力と前記クロックツリーを構成する最終段インバ
ータの出力との間に多入力ゲートを設け、該多入力ゲー
トに、動作の必要な前記ＦＦのみを選択してクロック信
号を供給するべくセレクト信号を出力するセレクタ回路
が接続されていることを特徴とする半導体集積回路を有
するものである。
を解決するための手段として、クロックツリーにつなが
るフリップフロップ（ＦＦ）を有し、該フリップフロッ
プの入力と前記クロックツリーを構成する最終段インバ
ータの出力との間に多入力ゲートを設け、該多入力ゲー
トに、動作の必要な前記ＦＦのみを選択してクロック信
号を供給するべくセレクト信号を出力するセレクタ回路
が接続されていることを特徴とする半導体集積回路を有
するものである。
【００１０】また、ルートバッファと、該ルートバッフ
ァに接続するツリー構造の多段階の複数のバッファと、
該バッファの最終段の出力に接続する多入力ゲートと、
該多入力ゲートの出力に接続する複数のフリップフロッ
プ（ＦＦ）とを具備し、前記ＦＦは、機能ごとにクラス
タリングされており、前記多入力ゲートに、必要な機能
の前記ＦＦのみを選択してクロック信号を供給すべくセ
レクト信号を送るセレクタ回路が接続されていることを
特徴とする半導体集積回路でもある。
ァに接続するツリー構造の多段階の複数のバッファと、
該バッファの最終段の出力に接続する多入力ゲートと、
該多入力ゲートの出力に接続する複数のフリップフロッ
プ（ＦＦ）とを具備し、前記ＦＦは、機能ごとにクラス
タリングされており、前記多入力ゲートに、必要な機能
の前記ＦＦのみを選択してクロック信号を供給すべくセ
レクト信号を送るセレクタ回路が接続されていることを
特徴とする半導体集積回路でもある。
【００１１】また、前記多入力ゲートは、ＮＯＲゲート
であることを特徴とする半導体集積回路でもある。
であることを特徴とする半導体集積回路でもある。
【００１２】更にまた、本発明は、前述した課題を解決
するための手段として、ルートバッファと該ルートバッ
ファから順に分岐した複数段のバッファと、最終段の多
入力ゲートとの組合せからなるクロックツリー構造を持
つゲーテッドクロック回路を有する半導体集積回路の設
計方法において、クロックラインに接続されるＦＦ（フ
リップフロップ）を機能毎にクラスタリングする工程
と、さらに、配置が近傍の前記ＦＦ間でクラスタリング
する工程と、前記クラスタリングされたＦＦに前記多入
力ゲートを割り当てる工程と、前記多入力ゲートに接続
するクロックツリー構造の前記バッファを割り当てる工
程と、全セルの配置後にそれらの接続関係を生成する工
程と、を有することを特徴とする半導体集積回路の設計
方法を提供するものである。
するための手段として、ルートバッファと該ルートバッ
ファから順に分岐した複数段のバッファと、最終段の多
入力ゲートとの組合せからなるクロックツリー構造を持
つゲーテッドクロック回路を有する半導体集積回路の設
計方法において、クロックラインに接続されるＦＦ（フ
リップフロップ）を機能毎にクラスタリングする工程
と、さらに、配置が近傍の前記ＦＦ間でクラスタリング
する工程と、前記クラスタリングされたＦＦに前記多入
力ゲートを割り当てる工程と、前記多入力ゲートに接続
するクロックツリー構造の前記バッファを割り当てる工
程と、全セルの配置後にそれらの接続関係を生成する工
程と、を有することを特徴とする半導体集積回路の設計
方法を提供するものである。
【００１３】また、ルートバッファと、該ルートバッフ
ァから順に分岐した複数段のバッファと、最終段多入力
ゲートとの組合せからなるクロックツリー構造を持った
ゲーテッドクロック回路を有する半導体集積回路の設計
方法において、前記ゲーテッドクロック回路のバッファ
および前記多入力ゲート以外のセルの配置後に、仮バッ
ファと仮ゲート、仮ゲートに接続された各機能の回路に
含まれるフリップフロップ（ＦＦ）からなる仮クロック
ツリーから前記ゲーテッドクロック回路の専用ネットリ
ストを生成することを特徴とする設計方法であり、前記
ネットリスト生成工程においては、前記仮クロックツリ
ーの仮ネットリストから挿入するバッファの段階および
個数、最終段多入力ゲートの個数を決定する工程と、前
記仮ネットリストから各機能の回路に含まれるＦＦ毎に
クラスタリングを行う機能クラスタリング工程と、前記
ゲーテッドクロック回路のバッファおよび多入力ゲート
以外のセルをフロアプラン後、配置し、前記機能クラス
タリング工程で生成したクラスタ内で、配置位置が近傍
のＦＦ間でクラスタリングし、前記最終段多入力ゲート
が駆動するＦＦを決定する位置クラスタリング工程と、
前記位置クラスタリング工程において生成されたクラス
タを、配置が近傍のクラスタ間でさらにクラスタリング
し、前段のバッファが駆動する回路を決定する工程と、
同様にしてルートバッファまでの各段のバッファが駆動
する回路を決定する工程と、を含むことを特徴とする半
導体集積回路の設計方法を提供するものである。
ァから順に分岐した複数段のバッファと、最終段多入力
ゲートとの組合せからなるクロックツリー構造を持った
ゲーテッドクロック回路を有する半導体集積回路の設計
方法において、前記ゲーテッドクロック回路のバッファ
および前記多入力ゲート以外のセルの配置後に、仮バッ
ファと仮ゲート、仮ゲートに接続された各機能の回路に
含まれるフリップフロップ（ＦＦ）からなる仮クロック
ツリーから前記ゲーテッドクロック回路の専用ネットリ
ストを生成することを特徴とする設計方法であり、前記
ネットリスト生成工程においては、前記仮クロックツリ
ーの仮ネットリストから挿入するバッファの段階および
個数、最終段多入力ゲートの個数を決定する工程と、前
記仮ネットリストから各機能の回路に含まれるＦＦ毎に
クラスタリングを行う機能クラスタリング工程と、前記
ゲーテッドクロック回路のバッファおよび多入力ゲート
以外のセルをフロアプラン後、配置し、前記機能クラス
タリング工程で生成したクラスタ内で、配置位置が近傍
のＦＦ間でクラスタリングし、前記最終段多入力ゲート
が駆動するＦＦを決定する位置クラスタリング工程と、
前記位置クラスタリング工程において生成されたクラス
タを、配置が近傍のクラスタ間でさらにクラスタリング
し、前段のバッファが駆動する回路を決定する工程と、
同様にしてルートバッファまでの各段のバッファが駆動
する回路を決定する工程と、を含むことを特徴とする半
導体集積回路の設計方法を提供するものである。
【００１４】また、前記ゲーテッドクロック回路のバッ
ファ、多入力ゲートの配置工程において、最終段から各
段ごとにルートバッファまで順に各多入力ゲートあるい
は各バッファが駆動する回路の重心座標に配置すること
を特徴とする半導体集積回路の設計方法でもある。
ファ、多入力ゲートの配置工程において、最終段から各
段ごとにルートバッファまで順に各多入力ゲートあるい
は各バッファが駆動する回路の重心座標に配置すること
を特徴とする半導体集積回路の設計方法でもある。
【００１５】以上述べたように、本発明のゲーテッドク
ロック回路は、ルートバッファとルートバッファから順
に分岐した複数段のバッファと、最終段多入力ゲートの
組合せからなるクロックツリー構造を持ち、その接続関
係を全セルの配置後に生成する手段を有する。
ロック回路は、ルートバッファとルートバッファから順
に分岐した複数段のバッファと、最終段多入力ゲートの
組合せからなるクロックツリー構造を持ち、その接続関
係を全セルの配置後に生成する手段を有する。
【００１６】また、最終段の多入力ゲートが駆動するＦ
Ｆは、クロックラインにつながる全ＦＦを機能毎にクラ
スタリングした後、さらに配置位置が近傍のＦＦ間でク
ラスタリングして決定し、前段のバッファの駆動する回
路は配置位置が近傍な回路でクラスタリングして決定す
ることにより、各多入力ゲート、各段のバッファが駆動
する負荷を一定とする手段を有する。
Ｆは、クロックラインにつながる全ＦＦを機能毎にクラ
スタリングした後、さらに配置位置が近傍のＦＦ間でク
ラスタリングして決定し、前段のバッファの駆動する回
路は配置位置が近傍な回路でクラスタリングして決定す
ることにより、各多入力ゲート、各段のバッファが駆動
する負荷を一定とする手段を有する。
【００１７】［作用］本発明によれば、ルートバッファ
と該ルートバッファから順に分岐した複数段のバッファ
と、最終段多入力ゲート（ＮＯＲゲート）の組合せから
なるクロックツリー構造を持つゲーテッドクロック回路
において、その接続関係を全セルの配置後に生成するこ
とにより、また、クロックラインに接続されるＦＦを機
能毎にクラスタリングした後、さらに配置が近傍のＦＦ
間でクラスタリングすることによって、各バッファ、多
入力ゲートが駆動する負荷を一定にすることができ、こ
のように設計することによって、スキューをなくすこと
ができる。
と該ルートバッファから順に分岐した複数段のバッファ
と、最終段多入力ゲート（ＮＯＲゲート）の組合せから
なるクロックツリー構造を持つゲーテッドクロック回路
において、その接続関係を全セルの配置後に生成するこ
とにより、また、クロックラインに接続されるＦＦを機
能毎にクラスタリングした後、さらに配置が近傍のＦＦ
間でクラスタリングすることによって、各バッファ、多
入力ゲートが駆動する負荷を一定にすることができ、こ
のように設計することによって、スキューをなくすこと
ができる。
【００１８】また、本発明によれば、多入力ゲートを最
終段に挿入することによって、クロックツリー構造のゲ
ーテッドクロック回路となり、冗長配線が不要になり、
波形鈍りによるスキューの発生をなくすことができる。
終段に挿入することによって、クロックツリー構造のゲ
ーテッドクロック回路となり、冗長配線が不要になり、
波形鈍りによるスキューの発生をなくすことができる。
【００１９】またクロックツリー構造の接続関係を全セ
ルの配置後に生成する手段と、各段のバッファ、多入力
ゲートの駆動する負荷を一定とする手段とによって、ス
キューをなくすことができる。
ルの配置後に生成する手段と、各段のバッファ、多入力
ゲートの駆動する負荷を一定とする手段とによって、ス
キューをなくすことができる。
【００２０】また、機能ごとに分けられたＦＦごとに、
ＮＯＲゲート等の多入力ゲートが接続され、セレクタ回
路からのセレクト信号により、動作の不要な機能のＦＦ
にはクロック信号を供給しないようにすることができる
ため、消費電力を小さくすることができる。
ＮＯＲゲート等の多入力ゲートが接続され、セレクタ回
路からのセレクト信号により、動作の不要な機能のＦＦ
にはクロック信号を供給しないようにすることができる
ため、消費電力を小さくすることができる。
【００２１】
【発明の実施の形態】次に本発明の実施形態について図
面を参照して詳細に説明する。
面を参照して詳細に説明する。
【００２２】図１は、本発明の実施形態の構成を示す回
路図であり、ルートバッファ１１、１段目バッファ１
２、２段目バッファ１３、リーフセルであるＦＦへのク
ロック信号の供給を制御する多入力ゲート２０ａ，２０
ｂ、ＦＦ３０ａ，ＦＦ３０ｂがツリー状に接続されてゲ
ーテッドクロック回路を構成している。
路図であり、ルートバッファ１１、１段目バッファ１
２、２段目バッファ１３、リーフセルであるＦＦへのク
ロック信号の供給を制御する多入力ゲート２０ａ，２０
ｂ、ＦＦ３０ａ，ＦＦ３０ｂがツリー状に接続されてゲ
ーテッドクロック回路を構成している。
【００２３】多入力ゲート２０ａは機能Ａの回路に含ま
れるＦＦ３０ａに接続され、多入力ゲート２０ｂは機能
Ｂの回路に含まれるＦＦ３０ｂに接続されている。多入
力ゲート２０ａ，２０ｂのクロックラインに接続されて
いない入力端子にはクロックイネーブルライン２２ａお
よび２２ｂがそれぞれ接続されており、クロックイネー
ブルラインはセレクタ回路２１に接続されている。セレ
クタ回路２１ではクロック制御信号を生成する。多入力
ゲート２０ａは機能ＡのＦＦへのクロックの供給を制御
し、多入力ゲート２０ｂは機能ＢのＦＦへのクロックの
供給を制御している。
れるＦＦ３０ａに接続され、多入力ゲート２０ｂは機能
Ｂの回路に含まれるＦＦ３０ｂに接続されている。多入
力ゲート２０ａ，２０ｂのクロックラインに接続されて
いない入力端子にはクロックイネーブルライン２２ａお
よび２２ｂがそれぞれ接続されており、クロックイネー
ブルラインはセレクタ回路２１に接続されている。セレ
クタ回路２１ではクロック制御信号を生成する。多入力
ゲート２０ａは機能ＡのＦＦへのクロックの供給を制御
し、多入力ゲート２０ｂは機能ＢのＦＦへのクロックの
供給を制御している。
【００２４】次に、図１の回路の設計方法について、図
２および図３、図４を参照して説明する。
２および図３、図４を参照して説明する。
【００２５】図３にセルの配置工程前のクロックツリー
の回路図が示されている。仮バッファ１（ツリー構造と
される前の段階のものなので「仮」と言うことにする）
の出力端子が仮ゲート２ａおよび仮ゲート２ｂの入力端
子に接続されている。そして仮バッファ２ａの出力端子
は機能Ａの回路に含まれるＦＦ３０ａに、仮バッファ２
ｂの出力端子は機能Ｂの回路に含まれるＦＦ３０ｂのク
ロック入力端子に接続されている。仮ゲート２ａおよび
仮ゲート２ｂのクロックラインに接続されていない入力
端子はセレクタ回路２１に接続されている。
の回路図が示されている。仮バッファ１（ツリー構造と
される前の段階のものなので「仮」と言うことにする）
の出力端子が仮ゲート２ａおよび仮ゲート２ｂの入力端
子に接続されている。そして仮バッファ２ａの出力端子
は機能Ａの回路に含まれるＦＦ３０ａに、仮バッファ２
ｂの出力端子は機能Ｂの回路に含まれるＦＦ３０ｂのク
ロック入力端子に接続されている。仮ゲート２ａおよび
仮ゲート２ｂのクロックラインに接続されていない入力
端子はセレクタ回路２１に接続されている。
【００２６】この回路を含むネットリスト（接続情報の
一覧表）より、クロックツリーに接続される全ＦＦのリ
ストであるリストＡを作成する（ステップ１０１）。リ
ストＡのメンバはＦＦ名、各ＦＦの入力端子容量とす
る。
一覧表）より、クロックツリーに接続される全ＦＦのリ
ストであるリストＡを作成する（ステップ１０１）。リ
ストＡのメンバはＦＦ名、各ＦＦの入力端子容量とす
る。
【００２７】次にチップのフロアプランを行う（ステッ
プ１０２）。各セルを機能毎にまとめて、各機能のセル
が配置できる範囲を指定する。図４（ａ）を参照する
と、例えば、ＬＳＩチップ２００上に機能Ａのセルを配
置する領域２０１Ａを指定する。同様に他の各機能のセ
ルを配置する領域を指定する。
プ１０２）。各セルを機能毎にまとめて、各機能のセル
が配置できる範囲を指定する。図４（ａ）を参照する
と、例えば、ＬＳＩチップ２００上に機能Ａのセルを配
置する領域２０１Ａを指定する。同様に他の各機能のセ
ルを配置する領域を指定する。
【００２８】そして各セルの自動配置（コンピュータソ
フトウェアにより）を行う（ステップ１０３）。図４
（ａ）を参照すると、例えば、機能Ａの回路に含まれる
ＦＦ３０ａはフロアプランで指定された領域２０１Ａ内
に配置される。各機能のセルがまとまって配置されるた
め、各機能内の各セル間の配線は一般的に短くなる。
フトウェアにより）を行う（ステップ１０３）。図４
（ａ）を参照すると、例えば、機能Ａの回路に含まれる
ＦＦ３０ａはフロアプランで指定された領域２０１Ａ内
に配置される。各機能のセルがまとまって配置されるた
め、各機能内の各セル間の配線は一般的に短くなる。
【００２９】ステップ１０１で作成したリストＡから、
挿入するバッファの段数、各段のバッファ、多入力ゲー
トの個数を決定する（例えば、データベースのデータと
比較して各数を振り分けて、コンピュータ内の情報とし
て入力）（ステップ１０４および１０５）。下階層のバ
ッファあるいはＮＯＲの個数は上階層のバッファの整数
倍とする。例えば１段目バッファ４個、２段目バッファ
１６個、最終段多入力ゲート６４個とする。段数、各段
の個数が決定後、各段のバッファ、多入力ゲートが駆動
する負荷容量を算出する。
挿入するバッファの段数、各段のバッファ、多入力ゲー
トの個数を決定する（例えば、データベースのデータと
比較して各数を振り分けて、コンピュータ内の情報とし
て入力）（ステップ１０４および１０５）。下階層のバ
ッファあるいはＮＯＲの個数は上階層のバッファの整数
倍とする。例えば１段目バッファ４個、２段目バッファ
１６個、最終段多入力ゲート６４個とする。段数、各段
の個数が決定後、各段のバッファ、多入力ゲートが駆動
する負荷容量を算出する。
【００３０】続いてＦＦのクラスタリング（ｃｌｕｓｔ
ｅｒｉｎｇ：群分け）を行う（ステップ１０６および１
０７）。図３を参照すると、例えば、機能Ａの回路に含
まれるＦＦ３０ａは全て多入力ゲート２ａに接続されて
いる。同様に機能Ｂの回路に含まれるＦＦ３０ｂは全て
多入力ゲート２ｂに接続されている。そこで、リストＡ
のＦＦを多入力ゲート２ａに接続されているＦＦと多入
力ゲート２ｂに接続されているＦＦに分割し、リストＢ
を作成する（ステップ１０６）。リストＢのメンバは機
能名、各機能内のＦＦ名、各ＦＦの入力端子容量および
配置座標とする。
ｅｒｉｎｇ：群分け）を行う（ステップ１０６および１
０７）。図３を参照すると、例えば、機能Ａの回路に含
まれるＦＦ３０ａは全て多入力ゲート２ａに接続されて
いる。同様に機能Ｂの回路に含まれるＦＦ３０ｂは全て
多入力ゲート２ｂに接続されている。そこで、リストＡ
のＦＦを多入力ゲート２ａに接続されているＦＦと多入
力ゲート２ｂに接続されているＦＦに分割し、リストＢ
を作成する（ステップ１０６）。リストＢのメンバは機
能名、各機能内のＦＦ名、各ＦＦの入力端子容量および
配置座標とする。
【００３１】リストＢの各クラスタ（群）のＦＦについ
て、配置位置が近傍であるＦＦ間でクラスタリングし、
リストＣを作成する（ステップ１０７）。各クラスタの
ＦＦの入力端子容量の合計は多入力ゲートが駆動する負
荷容量と一値するようにクラスタリングを行う。リスト
Ｃのメンバはクラスタ名、機能名、各クラスタ内のＦＦ
名、各クラスタ内ＦＦの入力端子容量の合計およびクラ
スタの重心座標とする。
て、配置位置が近傍であるＦＦ間でクラスタリングし、
リストＣを作成する（ステップ１０７）。各クラスタの
ＦＦの入力端子容量の合計は多入力ゲートが駆動する負
荷容量と一値するようにクラスタリングを行う。リスト
Ｃのメンバはクラスタ名、機能名、各クラスタ内のＦＦ
名、各クラスタ内ＦＦの入力端子容量の合計およびクラ
スタの重心座標とする。
【００３２】図４（ｂ）を参照すると、たとえば機能Ａ
の回路に含まれるＦＦを配置位置が近傍のＦＦ間でクラ
スタリングし、クラスタ３ａを作成している。リストＣ
は最終段の各多入力ゲートが駆動するＦＦのリストであ
り、各クラスタ名が挿入する各多入力ゲートの名称とな
る。
の回路に含まれるＦＦを配置位置が近傍のＦＦ間でクラ
スタリングし、クラスタ３ａを作成している。リストＣ
は最終段の各多入力ゲートが駆動するＦＦのリストであ
り、各クラスタ名が挿入する各多入力ゲートの名称とな
る。
【００３３】さらに、リストＣのクラスタで、配置位置
が近傍のクラスタを結合し新たなクラスタを作り、リス
トＤを作成する（ステップ１０８および１０９）。リス
トＤのクラスタ数は前段のバッファ数と同一とし、各ク
ラスタは負荷容量を均一になるようにクラスタリングを
行う。リストＤのメンバは、クラスタ名、各クラスタ内
のリストＣのクラスタ名、および各クラスタ内ＦＦの入
力端子容量の合計およびクラスタの重心座標とする。リ
ストＤのクラスタ名が挿入するバッファの名称となる。
が近傍のクラスタを結合し新たなクラスタを作り、リス
トＤを作成する（ステップ１０８および１０９）。リス
トＤのクラスタ数は前段のバッファ数と同一とし、各ク
ラスタは負荷容量を均一になるようにクラスタリングを
行う。リストＤのメンバは、クラスタ名、各クラスタ内
のリストＣのクラスタ名、および各クラスタ内ＦＦの入
力端子容量の合計およびクラスタの重心座標とする。リ
ストＤのクラスタ名が挿入するバッファの名称となる。
【００３４】挿入するバッファが複数段の場合はステッ
プ１０８〜１０９を繰り返す。
プ１０８〜１０９を繰り返す。
【００３５】ステップ１０１〜１０９で作成されたリス
トを基にバッファおよびＮＯＲを挿入したネットリスト
を作成する（ステップ１１０）。
トを基にバッファおよびＮＯＲを挿入したネットリスト
を作成する（ステップ１１０）。
【００３６】次に多入力ゲートおよびバッファの配置を
行う（ステップ１１１〜１１４，１２１〜１２３）。最
終段から前段にむかって、各段毎に配置を行う。配置位
置は、バッファあるいは多入力ゲートの駆動するセル群
の重心とする。
行う（ステップ１１１〜１１４，１２１〜１２３）。最
終段から前段にむかって、各段毎に配置を行う。配置位
置は、バッファあるいは多入力ゲートの駆動するセル群
の重心とする。
【００３７】バッファあるいは多入力ゲートを挿入した
ことによってセルの配置に重なりが生じた場合、重なり
をほぐし、セルの移動が最小限となるよう再配置を行う
（ステップ１２１〜１２３）。
ことによってセルの配置に重なりが生じた場合、重なり
をほぐし、セルの移動が最小限となるよう再配置を行う
（ステップ１２１〜１２３）。
【００３８】全バッファ、多入力ゲートの配置工程の終
了後、バッファ出力端子と次段バッファあるいは多入力
ゲートの入力端子の配線を行う（ステップ１１５）。出
力端子から各入力端子の配線長が一律となるよう配線す
る。
了後、バッファ出力端子と次段バッファあるいは多入力
ゲートの入力端子の配線を行う（ステップ１１５）。出
力端子から各入力端子の配線長が一律となるよう配線す
る。
【００３９】ステップ１１５の終了後、全セルの配線を
行う（ステップ１１６）。
行う（ステップ１１６）。
【００４０】
【発明の効果】本発明の効果は、ゲーテッドクロック回
路のスキューをなくすことができ、ルートバッファから
ＦＦまでの遅延を小さくできることにある。この結果、
誤動作のおそれの少ない低電力な半導体集積回路が得ら
れるという効果を有する。
路のスキューをなくすことができ、ルートバッファから
ＦＦまでの遅延を小さくできることにある。この結果、
誤動作のおそれの少ない低電力な半導体集積回路が得ら
れるという効果を有する。
【００４１】その理由は、クロックスキューによるタイ
ミング違反のない回路が得られるためである。また、ク
ロック信号によって電力は７割以上がＦＦで消費されて
おり、ＦＦへのクロックの供給を制御するだけで（動作
の不要なＦＦへのクロック供給をしないようにすること
により）電力消費を抑えることができるためである。
ミング違反のない回路が得られるためである。また、ク
ロック信号によって電力は７割以上がＦＦで消費されて
おり、ＦＦへのクロックの供給を制御するだけで（動作
の不要なＦＦへのクロック供給をしないようにすること
により）電力消費を抑えることができるためである。
【図１】本発明の一実施形態の回路図である。
【図２】本発明の設計方法を示すフローチャートであ
る。
る。
【図３】本発明のクロックツリーネット生成工程前の一
実施形態の回路図である。
実施形態の回路図である。
【図４】本発明のクラスタリング工程での一実施形態の
平面図である。
平面図である。
【図５】従来技術の構成を示す概念図である。
【図６】従来技術の動作を説明するための波形図であ
る。
る。
１ 仮バッファ ２ａ〜２ｂ 仮ゲート ３ａ〜３ｂ クラスタ １１ ルートバッファ １２ １段目バッファ １３ ２段目バッファ ２０ａ〜２０ｂ 多入力ゲート ２１ セレクタ回路 ２２ａ〜２２ｂ クロックイネーブルライン ３０ａ〜３０ｂ フリップフロップ ２００ ＬＳＩチップ ２０１Ａ〜２０１Ｂ フロアプランで指定した領域
Claims (6)
- 【請求項１】 クロックツリーにつながるフリップフロ
ップ（ＦＦ）を有し、該フリップフロップの入力と前記
クロックツリーを構成する最終段インバータの出力との
間に多入力ゲートを設け、該多入力ゲートに、動作の必
要な前記ＦＦのみを選択してクロック信号を供給するべ
くセレクト信号を出力するセレクタ回路が接続されてい
ることを特徴とする半導体集積回路。 - 【請求項２】 ルートバッファと、該ルートバッファに
接続するツリー構造の多段階の複数のバッファと、該バ
ッファの最終段の出力に接続する多入力ゲートと、該多
入力ゲートの出力に接続する複数のフリップフロップ
（ＦＦ）とを具備し、 前記ＦＦは、機能ごとにクラスタリングされており、 前記多入力ゲートに、必要な機能の前記ＦＦのみを選択
してクロック信号を供給すべくセレクト信号を送るセレ
クタ回路が接続されていることを特徴とする半導体集積
回路。 - 【請求項３】 前記多入力ゲートは、ＮＯＲゲートであ
ることを特徴とする請求項１又は２記載の半導体集積回
路。 - 【請求項４】 ルートバッファと該ルートバッファから
順に分岐した複数段のバッファと、最終段の多入力ゲー
トとの組合せからなるクロックツリー構造を持つゲーテ
ッドクロック回路を有する半導体集積回路の設計方法に
おいて、 クロックラインに接続されるＦＦ（フリップフロップ）
を機能毎にクラスタリングする工程と、 さらに、配置が近傍の前記ＦＦ間でクラスタリングする
工程と、 前記クラスタリングされたＦＦに前記多入力ゲートを割
り当てる工程と、 前記多入力ゲートに接続するクロックツリー構造の前記
バッファを割り当てる工程と、 全セルの配置後にそれらの接続関係を生成する工程と、
を有することを特徴とする半導体集積回路の設計方法。 - 【請求項５】 ルートバッファと、該ルートバッファか
ら順に分岐した複数段のバッファと、最終段多入力ゲー
トとの組合せからなるクロックツリー構造を持ったゲー
テッドクロック回路を有する半導体集積回路の設計方法
において、 前記ゲーテッドクロック回路のバッファおよび前記多入
力ゲート以外のセルの配置後に、仮バッファと仮ゲー
ト、仮ゲートに接続された各機能の回路に含まれるフリ
ップフロップ（ＦＦ）からなる仮クロックツリーから前
記ゲーテッドクロック回路の専用ネットリストを生成す
ることを特徴とする設計方法であり、 前記ネットリスト生成工程においては、前記仮クロック
ツリーの仮ネットリストから、挿入するバッファの段階
および個数、最終段多入力ゲートの個数を決定する工程
と、 前記仮ネットリストから各機能の回路に含まれる前記Ｆ
Ｆ毎にクラスタリングを行う機能クラスタリング工程
と、 前記ゲーテッドクロック回路のバッファおよび多入力ゲ
ート以外のセルをフロアプラン後、配置し、前記機能ク
ラスタリング工程で生成したクラスタ内で、配置位置が
近傍の前記ＦＦ間でクラスタリングし、前記最終段多入
力ゲートが駆動する前記ＦＦを決定する位置クラスタリ
ング工程と、 前記位置クラスタリング工程において生成されたクラス
タを、配置が近傍のクラスタ間でさらにクラスタリング
し、前段のバッファが駆動する回路を決定する工程と、 同様にしてルートバッファまでの各段のバッファが駆動
する回路を決定する工程と、を含むことを特徴とする半
導体集積回路の設計方法。 - 【請求項６】 前記ゲーテッドクロック回路のバッファ
及び多入力ゲートの配置は、 前記最終段から各段ごとに、前記ルートバッファまで順
に、前記各多入力ゲートあるいは各バッファが駆動する
回路の重心座標に配置することを特徴とする請求項５記
載の半導体集積回路の設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11563597A JP3178371B2 (ja) | 1997-05-06 | 1997-05-06 | 半導体集積回路の設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11563597A JP3178371B2 (ja) | 1997-05-06 | 1997-05-06 | 半導体集積回路の設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10308450A true JPH10308450A (ja) | 1998-11-17 |
| JP3178371B2 JP3178371B2 (ja) | 2001-06-18 |
Family
ID=14667532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11563597A Expired - Fee Related JP3178371B2 (ja) | 1997-05-06 | 1997-05-06 | 半導体集積回路の設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3178371B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6440780B1 (en) | 1999-07-12 | 2002-08-27 | Matsushita Electric Industrial Co., Ltd. | Method of layout for LSI |
| US6476639B2 (en) | 2000-02-22 | 2002-11-05 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device capable of producing output thereof without being influenced by other input |
| US6753702B2 (en) * | 2001-08-29 | 2004-06-22 | Nec Electronics Corporation | Semiconductor integrated circuit and its layout method |
| JP2006211494A (ja) * | 2005-01-31 | 2006-08-10 | Matsushita Electric Ind Co Ltd | クロック供給回路、半導体システムおよびその設計方法 |
| JP2009129325A (ja) * | 2007-11-27 | 2009-06-11 | Toshiba Corp | 回路設計方法 |
| JP2009152451A (ja) * | 2007-12-21 | 2009-07-09 | Texas Instr Japan Ltd | 集積回路装置とそのレイアウト設計方法 |
| US7689855B2 (en) | 2005-11-25 | 2010-03-30 | Canon Kabushiki Kaisha | Clock supplying apparatus and control method thereof |
| JP2017175137A (ja) * | 2009-10-30 | 2017-09-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2020009398A (ja) * | 2018-07-09 | 2020-01-16 | 廣達電腦股▲ふん▼有限公司Ｑｕａｎｔａ Ｃｏｍｐｕｔｅｒ Ｉｎｃ． | 電子システムでのファンの制御方法 |
| JP2021012500A (ja) * | 2019-07-05 | 2021-02-04 | 東芝情報システム株式会社 | 半導体集積回路の設計装置及びその設計用プログラム |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009187104A (ja) | 2008-02-04 | 2009-08-20 | Panasonic Corp | 半導体集積回路 |
-
1997
- 1997-05-06 JP JP11563597A patent/JP3178371B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6440780B1 (en) | 1999-07-12 | 2002-08-27 | Matsushita Electric Industrial Co., Ltd. | Method of layout for LSI |
| US6476639B2 (en) | 2000-02-22 | 2002-11-05 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device capable of producing output thereof without being influenced by other input |
| US6753702B2 (en) * | 2001-08-29 | 2004-06-22 | Nec Electronics Corporation | Semiconductor integrated circuit and its layout method |
| JP2006211494A (ja) * | 2005-01-31 | 2006-08-10 | Matsushita Electric Ind Co Ltd | クロック供給回路、半導体システムおよびその設計方法 |
| US7336116B2 (en) | 2005-01-31 | 2008-02-26 | Matsushita Electric Industrial Co., Ltd. | Clock supply circuit |
| US7689855B2 (en) | 2005-11-25 | 2010-03-30 | Canon Kabushiki Kaisha | Clock supplying apparatus and control method thereof |
| JP2009129325A (ja) * | 2007-11-27 | 2009-06-11 | Toshiba Corp | 回路設計方法 |
| JP2009152451A (ja) * | 2007-12-21 | 2009-07-09 | Texas Instr Japan Ltd | 集積回路装置とそのレイアウト設計方法 |
| JP2017175137A (ja) * | 2009-10-30 | 2017-09-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2020009398A (ja) * | 2018-07-09 | 2020-01-16 | 廣達電腦股▲ふん▼有限公司Ｑｕａｎｔａ Ｃｏｍｐｕｔｅｒ Ｉｎｃ． | 電子システムでのファンの制御方法 |
| JP2021012500A (ja) * | 2019-07-05 | 2021-02-04 | 東芝情報システム株式会社 | 半導体集積回路の設計装置及びその設計用プログラム |
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| JP3178371B2 (ja) | 2001-06-18 |
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|---|---|---|---|
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