KR100429891B1 - 클럭 스큐를 최소화하기 위한 격자형 클럭 분배망 - Google Patents

클럭 스큐를 최소화하기 위한 격자형 클럭 분배망 Download PDF

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Abstract

클럭 스큐를 최소화하기 위한 격자형 클럭 분배망이 개시된다. 본 발명의 격자형 클럭 분배망은 클럭 신호를 반도체 집적회로의 소정의 칩 영역에 배치되는 회로 소자들로 분배하는 클럭 분배망으로서, 다수의 클럭 드라이버들 및 분배망을 구비한다. 다수의 클럭 드라이버들은 칩 영역 주위에 X축 및 Y축 방향으로 배치되며, 클럭 신호를 수신하여 출력한다. 분배망은 칩 영역에 X축 및 Y축 방향으로 격자형으로 배치되어, 클럭 드라이버들로부터 출력되는 클럭 신호를 수신하여 칩 영역의 회로 소자들로 전송한다. 다수의 클럭 드라이버들은 칩 영역의 각 변의 중심부로 갈수록 드라이빙 능력이 크고 칩 영역의 각 변의 끝점으로 갈수록 드라이빙 능력이 작은 것을 특징으로 한다. 본 발명에 의하면, 칩 영역의 회로 소자에 도달하는 클럭 신호는 회로소자의 위치에 관계없이 거의 일정하게 된다. 따라서, 칩 영역의 클럭 신호들간의 스큐가 감소되므로, 반도체 칩의 성능 및 동작 속도가 개선될 수 있다.

Description

클럭 스큐를 최소화하기 위한 격자형 클럭 분배망{Grid clock distribution network for minimizing clock skew}
본 발명은 클럭 분배망에 관한 것으로, 특히, 격자형 분배망을 통하여 반도체 집적회로 칩에 클럭을 분배하는 격자형 클럭 분배망에 관한 것이다.
클럭 분배망은 반도체 칩의 전 영역에 배치되어 있는 클럭 신호를 필요로 하는 소자들에게 클럭 신호를 전달하는 회로망이다. 이 때, 클럭 신호는 동일한 위상으로 각 소자들에게 전달되는 것이 바람직하다. 그러나, 클록 드라이버로부터의 거리의 차이나 부하의 차이 등으로 인하여 실제 각 소자에 도달하는 클럭 신호의 위상, 즉 클럭 신호가 도달하는 시간은 조금씩 차이가 난다. 이를 클럭 스큐라 한다.
클럭 스큐는 클럭 싸이클 시간을 줄이는데 방해요소로 작용한다. 즉, 클럭 스큐가 크면 반도체 칩의 동작 속도 및 성능이 저해된다. 따라서, 칩의 전 영역에 있어서, 클럭 스큐를 최소화하는 것이 중요하다.
격자형(grid type) 클럭 분배망은 비교적 일정한 클럭 스큐(clock skew)를 전 칩에 제공하고, 초기 설계가 용이한 등의 장점 때문에 고속 마이크로프로세서 등 고속으로 동작하는 칩에서 적극적으로 사용되고 있다.
그러나, 격자형 클럭 분배망은 반도체 칩의 경계(boundary) 부분과 중심(center) 부분 간의 클럭 스큐에 대해서는 취약함을 나타낸다. 즉, 실제 설계된 반도체 칩의 레이아웃에서 발생되는 클럭 부하(loading)에 따라 나타나는 클럭 스큐와 관계없이, 이미 처음 설계된 격자형 클럭 분배망에서의 위치에 따라 클럭 스큐가 발생하게 된다.
도 1은 종래 기술에 따른 격자형 클럭 분배망을 나타내는 도면이다. 이를 참조하면, 종래의 격자형 클럭 분배망은 칩 영역 주위에 배치되는 다수의 클럭 드라이버들(120)과 분배망(130)을 구비한다.
클럭 드라이버들(120)은 칩 영역(110) 주변에 배치되며, 클럭 신호를 수신하여 출력한다.
분배망(130)은 칩 영역(110)의 X방향과 Y 방향으로 배치되어 클럭 드라이버들(120)에서 출력되는 클럭 신호들을 칩 영역(110)의 소자들로 전달하는 역할을 한다.
그런데, 종래 기술에 따른 클럭 분배망의 클럭 드라이버들(120)은 위치에 무관하게 동일한 크기를 가진다. 즉, 동일한 드라이빙 능력을 가지는 클럭 드라이버들(120)이 동일한 간격으로 칩 영역(110) 주위에 배치되어 분배망(130)으로 클럭 신호들을 공급한다.
상기와 같은 구조를 가지는 경우, 도 1의 A1 지역은 클럭 드라이버(120)에서의 거리가 짧기 때문에 클럭 드라이버(120)에서 발생한 클럭 신호가 일찍 도착하게 된다. 하지만, 칩 영역(110)의 중앙부분의 A2 지역은 클럭 드라이버(120)에서의 거리가 A1 지역에 비해 상대적으로 멀다. 따라서, 클럭 드라이버(120)로부터 A2 지역까지 클럭 신호가 전달되는 시간은 A1 지역까지 클럭 신호가 전달되는 시간에 비하여 길다. 따라서, A1 지역과 A2 지역간의 클럭 스큐가 크다.
상술한 바와 같이, 종래 기술에 따른 격자형 클럭 분배망은 클럭 신호를 수신하는 회로 소자의 위치에 따라 클럭 스큐가 큰 단점이 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 칩 영역의 각 부분에 도달하는 클럭 신호간의 스큐를 최소화하는 격자형 클럭 분배망을 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래 기술에 따른 격자형 클럭 분배망을 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 격자형 클럭 분배망을 나타내는 도면이다.
도 3a와 도3b는 각각 X 축상에서 칩 영역 모서리로부터의 거리와 클럭 드라이버의 드라이빙 능력과의 관계의 일 예를 나타낸다.
도 4a와 도 4b는 각각 도 1 및 도 2에 도시된 클럭 분배망을 시뮬레이션한 결과를 나타낸다.
상기 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 격자형 클럭 분배망은 소정의 칩 영역 주변에 배치되며, 클럭 신호를 수신하여 출력하는 다수의 클럭 드라이버들; 및 상기 클럭 드라이버들로부터 출력되는 클럭 신호를 상기 칩 영역으로 분배하기 위한 격자(grid) 형태의 분배망을 구비하며, 상기 다수개의 클럭 드라이버들은 상기 칩 영역의 각 변의 중심부로 갈수록 드라이빙 능력이 크고 상기 칩 영역의 각 변의 끝점으로 갈수록 드라이빙 능력이 작은 것을 특징으로 한다.
바람직하기로는, 상기 클럭 드라이버들의 각 드라이빙 능력은 상기 칩 영역의 각 변의 끝점으로부터의 거리에 비례한다. 또한 바람직하기로는, 상기 클럭 드라이버들의 각 드라이빙 능력은 상기 클럭 드라이버들의 각각의 크기를 조절함으로써 조절된다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 격자형 클럭 분배망은 클럭 신호를 반도체 집적회로의 소정의 칩 영역에 배치되는 회로 소자들로 분배하는 클럭 분배망으로서, 상기 칩 영역 주위에 X축 및 Y축 방향으로 배치되며, 상기 클럭 신호를 수신하여 출력하는 다수의 클럭 드라이버들; 및 상기 칩 영역에 상기 X축 및 Y축 방향으로 격자형으로 배치되어, 상기 클럭 드라이버들로부터 출력되는 클럭 신호를 수신하여 상기 회로 소자들로 전송하는 분배망을 구비한다. 그리고, 상기 다수의 클럭 드라이버들은 상기 칩 영역의 각 변의 중심부로 갈수록 드라이빙 능력이 크고 상기 칩 영역의 각 변의 끝점으로 갈수록 드라이빙 능력이 작은 것을 특징으로 한다.
바람직하기로는, 상기 클럭 드라이버들의 각 드라이빙 능력은 상기 칩 영역의 각 변의 끝점으로부터의 거리에 대하여 소정의 함수 관계를 가진다. 또한 바람직하기로는, 상기 클럭 드라이버들의 각 드라이빙 능력은 상기 클럭 드라이버들의 각각의 크기를 조절함으로써 조절된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 격자형 클럭 분배망을 나타내는 도면이다. 이를 참조하면, 본 발명의 일 실시예에 따른 격자형 클럭 분배망은 다수의 클럭 드라이버들(220), 분배망(230)을 구비한다.
클럭 드라이버들(220)은 소정의 칩 영역(210) 주변 또는 외곽에 배치되며, 각각 클럭 신호를 수신하여 출력한다. 칩 영역(210)은 반도체 칩의 전체 영역일 수도 있고, 일부 영역일 수도 있다. 즉, 클럭 드라이버들(220)은 반도체 칩의 전체 영역의 주위에 배치될 수도 있고, 파티션(partition)된 특정 영역의 주위에 배치될 수도 있다.
분배망(230)은 클럭 드라이버들(220)로부터 출력되는 클럭 신호를 칩 영역(210)에 배치되는 회로 소자들로 분배하기 위한 신호망이다. 분배망(230)은 칩 영역(210)에 X축 및 Y축 방향으로 배열된 격자(grid) 형태를 가지며, 메탈 라인으로 구성될 수 있다.
본 발명의 클럭 드라이버들(220)은 종래 기술과 달리, 동일한 크기로 설계되지 않는다. 클럭 드라이버들(220)은 칩 영역의 각 변(211a, 211b, 211c, 211d: 이하 211로 표기함)의 중심부로 갈수록 드라이빙 능력이 크고 칩 영역의 각 변(211)의 끝점으로 갈수록 드라이빙 능력이 작다. 칩 영역의 각 변(211)이란, 설계자가 정의한 칩 영역(210)의 경계로서 다른 말로 모서리라 할 수 있다. 따라서, 칩 영역(210)은 도 2에 도시된 바와 같이, X축 및 Y축 방향의 4개의 변(211a,211b,211c,211d) 내의 영역이다.
클럭 드라이버들(220)의 각 드라이빙 능력은 도 2에 도시된 바와 같이, 각 클럭 드라이버(220)의 크기(size)를 조절함으로써 조절된다. 즉, 칩 영역의 각 변(211)의 중심부로 갈수록 클럭 드라이버(220)의 크기를 크게 설계한다.
예를 들어, X축 방향으로 배열된 클럭 드라이버들(220a,220b,220c,220d,220f)의 크기를 살펴보면, 칩 영역(210)의 Y축 모서리(211c,211d)로부터 가장 먼 클럭 드라이버(230c)가 가장 크고 칩 영역(210)의 Y축 모서리(211c,211d)로부터 가장 가까운 클럭 드라이버(220a,220e)의 크기는 가장 작도록 설계된다. 마찬가지로, Y축 방향으로 배열된 클럭 드라이버들의 크기는 칩 영역의 X축 모서리(211a,211b)로부터 멀수록 커지도록 설계된다.
한편, 도시되지는 않았지만, 클럭 드라이버들(220)의 각 드라이빙 능력은 실질적으로 동일한 크기의 표준 드라이버의 수로써 조절될 수도 있다. 예를 들어, 칩 영역 모서리(211)에 가장 가까운 클럭 드라이버(220)에는 크기 '1'을 가지는 표준 드라이버를 1개 배치하고, 중심부에 가까운 클럭 드라이버(220)일수록 배치되는 표준 드라이버의 수를 늘린다. 또한, 클럭 드라이버들(220)의 각 드라이빙 능력은 클럭 드라이버의 크기 및 수를 적절히 조합함으로써, 조절될 수도 있다.
상술한 바와 같이, 본 발명에서 클럭 드라이버들(220)의 각 드라이빙 능력은 칩 영역 각 변(211)의 끝점으로부터의 거리에 비례한다. 비례 관계는 도 3a에 도시된 바와 같이 정비례 관계일 수도 있고, 도 3b에 도시된 바와 같이 소정의 함수관계일 수도 있다. 도 3a와 도 3b에서는 X 축상에서 칩 영역의 모서리(211c,211d)로부터의 거리와 클럭 드라이버(220)의 드라이빙 능력과의 관계의 일 예가 도시되어 있다.
상기와 같이 칩 영역의 각 변(211)의 끝점으로부터의 거리에 따라 클럭 드라이버(220)의 드라이빙 능력을 다르게 함으로써, 클럭 드라이버(220)로부터 가까운 지역(A1)에 도달하는 클럭 신호는 상대적으로 더 지연되고, 클럭 드라이버(220)로부터 먼 지역(A2)에 도달하는 클럭 신호는 상대적으로 빨라진다. 따라서, 클럭 신호를 수신하는 회로 소자의 칩 영역에서의 위치에 무관하게 클럭 신호가 도달되는 시간이 거의 유사해진다. 그러므로, 칩 영역의 클럭 신호들간의 스큐가 줄어든다.
도 4a와 도 4b는 각각 도 1 및 도 2에 도시된 클럭 분배망을 시뮬레이션한 결과로서, 동일한 조건에서의 클럭 스큐 차이를 나타낸다. 동일한 조건이라 함은 클럭 드라이버의 총 크기가 동일하고, 클럭 신호의 한 싸이클 시간이 동일함을 의미한다. 여기서, 클럭 신호의 한 싸이클 시간은 1ns, 즉 1000ps 인 것으로 가정한다.
먼저, 도 4a를 참조하면, 칩 영역의 회로 소자들에 제공되는 클럭 신호들간의 최대 스큐가 약 10ps이다. 즉, 가장 빠른 하강 에지(falling edge)와 가장 늦은 하강 에지간의 시간차 또는 가장 빠른 상승 에지(rising edge)와 가장 늦은 상승 에지간의 시간차가 약 10ps이다.
이에 반하여, 도 4b를 참조하면, 동일한 조건에서, 칩 영역의 회로 소자들에 제공되는 클럭 신호들간의 최대 스큐가 약 8ps이다. 따라서, 기존의 클럭 분배망에 비하여 약 2ps 정도 클럭 스큐가 개선됨을 알 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 의하면, 클럭 드라이버로부터 가까운 지역에 도달하는 클럭 신호와 클럭 드라이버로부터 먼 지역에 도달하는 클럭 신호간의 스큐가 줄어든다. 따라서, 칩 영역의 회로 소자에 도달하는 클럭 신호는 회로소자의 위치에 관계없이 거의 일정하게 된다. 칩 영역의 클럭 신호들간의 스큐가 감소되므로, 반도체 칩의 성능 및 동작 속도가 개선될 수 있다.

Claims (11)

  1. 소정의 칩 영역 주변에 배치되며, 클럭 신호를 수신하여 출력하는 다수의 클럭 드라이버들; 및
    상기 클럭 드라이버들로부터 출력되는 클럭 신호를 상기 칩 영역으로 분배하기 위한 격자(grid) 형태의 분배망을 구비하며,
    상기 다수개의 클럭 드라이버들은
    상기 칩 영역의 각 변의 중심부로 갈수록 드라이빙 능력이 크고 상기 칩 영역의 각 변의 끝점으로 갈수록 드라이빙 능력이 작은 것을 특징으로 하는 격자형 클럭 분배망.
  2. 제 1항에 있어서, 상기 클럭 드라이버들의 각 드라이빙 능력은
    상기 칩 영역의 각 변의 끝점으로부터의 거리에 비례하는 것을 특징으로 하는 격자형 클럭 분배망.
  3. 제 1항에 있어서, 상기 클럭 드라이버들의 각 드라이빙 능력은
    상기 칩 영역의 각 변의 끝점으로부터의 거리에 대하여 소정의 함수 관계를 가지는 것을 특징으로 하는 격자형 클럭 분배망.
  4. 제 1항에 있어서, 상기 클럭 드라이버들의 각 드라이빙 능력은
    상기 클럭 드라이버들의 각각의 크기를 조절함으로써 조절되는 것을 특징으로 하는 격자형 클럭 분배망.
  5. 제 1항에 있어서, 상기 클럭 드라이버들의 각 드라이빙 능력은
    실질적으로 동일한 크기의 표준 드라이버의 수로써 조절되는 것을 특징으로 하는 격자형 클럭 분배망.
  6. 제 1항에 있어서, 상기 클럭 드라이버들의 각 드라이빙 능력은
    클럭 드라이버의 크기 및 수로써 조절되는 것을 특징으로 하는 격자형 클럭 분배망.
  7. 클럭 신호를 반도체 집적회로의 소정의 칩 영역에 배치되는 회로 소자들로 분배하는 격자형 클럭 분배망에 있어서,
    상기 칩 영역 주위에 X축 및 Y축 방향으로 배치되며, 상기 클럭 신호를 수신하여 출력하는 다수의 클럭 드라이버들; 및
    상기 칩 영역에 상기 X축 및 Y축 방향으로 격자형으로 배치되어, 상기 클럭 드라이버들로부터 출력되는 클럭 신호를 수신하여 상기 회로 소자들로 전송하는 분배망을 구비하며,
    상기 다수의 클럭 드라이버들은
    상기 칩 영역의 각 변의 중심부로 갈수록 드라이빙 능력이 크고 상기 칩 영역의 각 변의 끝점으로 갈수록 드라이빙 능력이 작은 것을 특징으로 하는 격자형 클럭 분배망.
  8. 제 7항에 있어서, 상기 클럭 드라이버들의 각 드라이빙 능력은
    상기 칩 영역의 각 변의 끝점으로부터의 거리에 대하여 소정의 함수 관계를 가지는 것을 특징으로 하는 격자형 클럭 분배망.
  9. 제 7항에 있어서, 상기 클럭 드라이버들의 각 드라이빙 능력은
    상기 클럭 드라이버들의 각각의 크기를 조절함으로써 조절되는 것을 특징으로 하는 격자형 클럭 분배망.
  10. 제 7항에 있어서, 상기 클럭 드라이버들의 각 드라이빙 능력은
    소정 크기의 드라이버의 수로써 조절되는 것을 특징으로 하는 격자형 클럭 분배망.
  11. 제 7항에 있어서, 상기 클럭 드라이버들은
    상기 X축 및 Y축 방향으로 실질적으로 동일한 간격으로 배치되는 것을 특징으로 하는 격자형 클럭 분배망.
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