JP2004094929A - クロックスキューを縮めるための格子状のクロック分配網 - Google Patents

Abstract

【課題】クロックスキューを最小化するための格子状のクロック分配網を提供する。
【解決手段】多数のクロックドライバ及び分配網を具備する。多数のクロックドライバはチップ領域の周囲にＸ軸及びＹ軸方向に配置されてクロック信号を受信して出力する。分配網はチップ領域にＸ軸及びＹ軸方向に格子状に配置されて、クロックドライバから出力されるクロック信号を受信してチップ領域の回路素子に伝送する。多数のクロックドライバはチップ領域の各辺の中心部に近づくほどドライビング能力が大きく、チップ領域の各辺の最終点に近づくほどドライビング能力が小さい。
【選択図】　　　図２

Description

【０００１】
【発明の属する技術分野】
本発明はクロック分配網に係り、特に、格子状の分配網を通じて半導体集積回路チップにクロックを分配する格子状のクロックの分配網に関する。
【０００２】
【従来の技術】
クロック分配網は半導体チップの全領域に配置されているクロック信号を必要とする素子にクロック信号を伝達する回路網である。クロック信号は所定の位相関係を有し、各素子に伝えられるのが望ましい。特に、クロック信号は同一の位相を有することが望ましい。しかし、クロックドライバからの距離差や負荷の差等によって実際に各素子に達するクロック信号は位相面で異なる。すなわち、クロック信号は同時に各素子に達することはないので、所望していない位相オフセットを招く恐れがある。このようなクロック信号の位相差をクロックスキューという。
【０００３】
クロックスキューはクロックサイクル時間を縮めるのに妨害要素として作用する。すなわち、クロックスキューが大きければ、半導体チップの動作速度及び性能が阻害される。従って、チップの全領域において、クロックスキューを縮めるのが望ましい。
【０００４】
格子状（ｇｒｉｄ　ｔｙｐｅ）クロック分配網は、比較的一定なクロックスキューをチップ全体に提供し、初期設計の容易な長所のために高速マイクロプロセッサなど高速動作するチップで積極的に使われている。
しかし、格子状のクロック分配網は、半導体チップの境界部と中心部との間のクロックスキューについてはその機能に弱みがある。すなわち、半導体チップ内でクロック信号が伝達される位置によってクロックスキューが発生される。
【０００５】
図１は、従来の格子状のクロック分配網を示す図である。これを参照すれば、従来の格子状のクロック分配網はチップ領域の周囲に配置される多数のクロックドライバ１２０と分配網１３０とを具備する。
クロックドライバ１２０はチップ領域１１０の周辺に配置されて、クロック信号を受信して出力する。
分配網１３０はチップ領域１１０のｘ方向とｙ方向とに配置されてクロックドライバ１２０から出力されるクロック信号をチップ領域１１０の素子に伝達する役割を果たす。
【０００６】
ところが、従来のクロック分配網のクロックドライバ１２０は位置に関係なく実質的に同じサイズを有する。すなわち、実質的に同じドライビング能力を有するクロックドライバ１２０が同じ間隔にチップ領域１１０の周囲に配置されて分配網１３０にクロック信号を供給する。
【０００７】
前記のような構造を有する場合、図１のＡ１地域はクロックドライバ１２０での距離が短いので、クロックドライバ１２０で発生したクロック信号が早く到着する。しかし、チップ領域１１０の中央部分のＡ２地域はクロックドライバ１２０からの距離がＡ１地域に比べて相対的に遠い。従って、クロックドライバ１２０からＡ２地域までクロック信号が伝えられる時間は、Ａ１地域までクロック信号が伝えられる時間に比べて長い。従って、Ａ１地域とＡ２地域との間のクロックスキューが大きい。
前述したように、従来技術による格子状のクロック分配網はクロック信号を受信する回路素子の位置によってクロックスキューが大きい短所がある。
【０００８】
【発明が解決しようとする課題】
本発明が解決しようとする技術的な課題は、チップ領域の各部分に達するクロック信号間のスキューを縮める格子状のクロック分配網を提供することにある。
本発明が解決しようとする他の技術的な課題は、回路領域の各部分に達するクロック信号間のスキューを縮める装置を提供することにある。
本発明が解決しようとする他の技術的な課題は、回路領域の各部分に達するクロック信号間のスキューを縮めるクロック信号提供方法を提供することにある。
【０００９】
【課題を解決するための手段】
前記技術的な課題を解決するための本発明の一面による格子状のクロック分配網は、クロック信号を受信して出力する多数のクロックドライバと前記多数のクロックドライバから出力される前記クロック信号を分配するための格子状の分配網を具備し、前記多数のクロックドライバのうち少なくとものうち少なくとも１つは前記多数のクロックドライバのうち少なくとも他の１つのドライビング能力と異なるドライビング能力を有する。
望ましくは、前記多数のクロックドライバのそれぞれのドライビング能力は前記格子状分配網が機能的にカップリングされたチップ領域の各エッジから前記クロックドライバのそれぞれが位置する距離に比例する。
【００１０】
前記技術的課題を達成するための本発明の他の一面によるクロック分配網は、半導体集積回路のチップ領域に配置される回路素子にクロック信号を分配する格子状のクロック分配網であって、前記チップ領域の周囲にＸ軸及びＹ軸方向に配置され、前記クロック信号を出力する多数のクロックドライバと、前記チップ領域に前記Ｘ軸及びＹ軸方向に配置され、前記クロックドライバから出力される前記クロック信号を受信して前記回路素子に伝送する分配網を具備して、前記多数のクロックドライバのうち少なくとも１つは前記多数のクロックドライバのうち少なくとも他の１つのドライビング能力と異なるドライビング能力を有する。
望ましくは、前記多数のクロックドライバのそれぞれのドライビング能力は前記格子状の分配網が機能的にカップリングされたチップ領域の各エッジから前記クロックドライバのそれぞれが位置する距離について所定の関数関係を有する。
【００１１】
前記他の技術的な課題を達成するための本発明による装置は、回路領域に信号を分配する信号分配装置と、前記信号分配装置に信号を提供するように動作する多数の信号ドライビング阻止を具備して、前記多数の信号ドライビング素子のうち少なくとも１つは前記多数の信号ドライビング素子のうち他の１つとは異なる方式に信号をドライビングできる。
【００１２】
前記他の技術的な課題を達成するための本発明による方法は多数の回路素子を含む半導体チップ領域に信号を提供する方法であって、第１比率でクロック信号をドライビングする段階と、前記第１比率と異なる第２比率でクロック信号をドライビングする段階と、前記チップ領域の異なる位置で実質的に同じ時間に前記クロック信号を受信する段階を具備する。
【００１３】
前記技術的な課題を達成するための本発明の他の一面による格子状のクロック分配網はクロック信号を半導体集積回路の所定のチップ領域に配置される回路素子に分配するクロック分配網であって、前記チップ領域の周囲にＸ軸及びＹ軸方向に配置され、前記クロック信号を受信して出力する多数のクロックドライバと、前記チップ領域に前記Ｘ軸及びＹ軸方向に格子状に配置されて、前記クロックドライバから出力されるクロック信号を受信して前記回路素子に伝送する分配網を具備する。
【００１４】
そして、前記多数のクロックドライバは前記チップ領域の各辺の中心部に行くほどドライビング能力が大きく、前記チップ領域の各辺の最終点に行くほどドライビング能力が小さいことを特徴とする。
望ましくは、前記クロックドライバの各ドライビング能力は前記チップ領域の各辺の最終点からの距離に対して所定の関数関係を有する。さらに望ましくは、前記クロックドライバの各ドライビング能力は前記クロックドライバのそれぞれのサイズを調節することによって調節される。
【００１５】
本発明と本発明の動作上のメリット及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する図面及び図面に記載された内容を参照せねばならない。
【００１６】
【発明の実施の形態】
以下、添付した図に基づき、本発明を詳細に説明することによって、本発明を詳しく説明する。各図に提示された同じ符号は同じ部材を示す。
図２は、本発明の一実施形態による格子状のクロック分配網を示す図である。これを参照すれば、本発明の一実施形態による格子状のクロック分配網は多数のクロックドライバ２２０、分配網２３０を具備する。
【００１７】
クロックドライバ２２０は、所定のチップ領域２１０の周辺または外郭に配置されて、それぞれクロック信号を受信して出力する。チップ領域２１０は半導体チップの全体領域である場合もあり、一部領域である場合もある。すなわち、クロックドライバ２２０は半導体チップの全体領域の周囲に配置されることもあれば、パーティションされた特定領域の周囲に配置されることもある。
【００１８】
分配網２３０はクロックドライバ２２０から出力されるクロック信号をチップ領域２１０に配置される回路素子に分配するための信号網である。分配網２３０はチップ領域２１０にＸ軸及びＹ軸方向に配列された格子状を有し、メタルラインに構成されうる。このような分配網２３０は多様なロジック素子を含むこともできる。ロジック素子はロジックゲート（ＮＡＮＤ、ＡＮＤ、ＮＯＲなど）を含むことができるが、ここに限定されない。
【００１９】
前述した分配網は半導体チップレイアウトの一例である。特に、半導体チップレイアウトが対称的である必要がない。しかも、半導体チップ層はそれぞれ分配網を含む多数の層を含むことができる。それゆえに、本発明の実施形態は装置を動作させるためにクロック信号を使用する数多くの種類の半導体装置に適用できる。
【００２０】
本発明の一実施形態によるクロックドライバ２２０はサイズが異なったり、特定の動作特性を有することができる。クロックドライバのサイズによって変わる動作特性の１つはクロックドライビング能力である。本発明の一実施形態では、クロックドライバ２２０はチップ領域の各辺（２１１ａ、２１１ｂ、２１１ｃ、２１１ｄ　以下、２１１と表記する）の中心部に近づくほどドライビング能力が大きく、チップ領域の各辺２１１の最終点に近づくほどドライビング能力が小さい。チップ領域の各辺２１１とは、動作要求事項によって定義されたチップ領域２１０の境界であって、言い換えれば、エッジと言える。従って、チップ領域２１０は図２に示したように、Ｘ軸及びＹ軸方向の４つの辺２１１ａ、２１１ｂ、２１１ｃ、２１１ｄ内の領域である。
【００２１】
クロックドライバ２２０の各ドライビング能力は図２に示したように、各クロックドライバ２２０のサイズを調節することによって調節される。すなわち、チップ領域の各辺２１１の中心部に近づくほどクロックドライバ２２０のサイズを大きく設計する。
【００２２】
例えば、Ｘ軸方向に配列されたクロックドライバ２２０ａ、２２０ｂ、２２０ｃ、２２０ｄ、２２０ｆのサイズについて述べれば、チップ領域２１０のＹ軸エッジ２１１ｃ、２１１ｄから最も遠いクロックドライバ２３０ｃはチップ領域２１０のＹ軸エッジ２１１ｃ、２１１ｄから最も近いクロックドライバ２２０ａ、２２０ｅより大きい。同じく、Ｙ軸方向に配列されたクロックドライバのサイズはチップ領域のＸ軸エッジ２１１ａ、２１１ｂから遠いほど大きくなるように設計される。
【００２３】
クロックドライバのドライビング能力は物理的なサイズの変更なしに増加させたり、減少できる。例えば、クロックドライバの全体サイズを変更せずに、クロックドライバの出力を変更できる。同じく、クロックドライバの出力レベルはクロックドライバ内に使用される信号ドライビング回路の種類によって定められる。
【００２４】
本発明の他の一実施形態では、クロックドライバ２２０の各ドライビング能力は実質的に同じサイズの標準ドライバの数で調節される。例えば、チップ領域エッジ２１１に最も近いクロックドライバ２２０にはサイズ“１”を有する標準ドライバを１つ配置し、中心部に近いクロックドライバ２２０ほど配置される標準ドライバの数を増やす。また、クロックドライバ２２０の各ドライビング能力はクロックドライバのサイズ及び数を適切に組み合わせることによって調節されもする。
【００２５】
図３（Ａ）と図３（Ｂ）はチップ領域のエッジからの距離とクロックドライバのドライビング能力との関係の一例を示す。
前述したように、本発明の一実施形態でクロックドライバ２２０の各ドライビング能力はチップ領域の各辺２１１の最終点からの距離に比例する。比例関係は図３（Ａ）に示すように正比例関係の場合もあれば、図３（Ｂ）に示すように所定の関数関係である場合もある。図３（Ａ）及び図３（Ｂ）ではチップ領域のエッジ２１１ｃ、２１１ｄからの距離とクロックドライバ２２０のドライビング能力との関係の一例が図示されている。
【００２６】
前記のようにチップ領域の各辺２１１の最終点からの距離によってクロックドライバ２２０のドライビング能力に差をつけることによって、クロックドライバ２２０から近い地域Ａ１に達するクロック信号は相対的に遅延され、クロックドライバ２２０から遠い地域Ａ２に達するクロック信号は相対的に速くなる。従って、Ａ２地域近くにクロック信号を伝達するクロックドライバ２２０はＡ１地域近くにクロック信号を伝達するクロックドライバより速い速度を有するクロック信号を伝達できる。従って、クロック信号を受信する回路素子のチップ領域での位置に関係なくクロック信号が達する時間がほぼ同じである。それゆえに、チップ領域のクロック信号の間のスキューが少なくなる。
【００２７】
図４（Ａ）及び図４（Ｂ）は、従来の格子状のクロック分配網と本発明の一実施形態による格子状のクロック分配網の動作特性を比べるグラフである。図４（Ａ）及び図４（Ｂ）でクロック信号の１サイクル時間は１ｎｓ、すなわち１０００ｐｓであると仮定する。
【００２８】
まず、図４（Ａ）を参照すれば、チップ領域の回路素子に提供されるクロック信号の間の最大スキューが約１０ｐｓである。すなわち、最も速い立下がりエッジと最も遅い立下がりエッジとの間の時間差または最も速い立上がりエッジと最も遅い立上がりエッジとの間の時間差が約１０ｐｓである。
【００２９】
一方、図４（Ｂ）を参照すれば、同じ条件で、チップ領域の回路素子に提供されるクロック信号間の最大スキューが約８ｐｓである。よって、既存のクロック分配網に比べて約２ｐｓ程度クロックスキューが改善されたことが分かる。
【００３０】
前述した本発明の実施形態はチップ領域内でクロックスキューを縮める例について説明しているが、他のクロックスキューの減少方法をさらに使用できる。例えば、他のドライビング能力を有するクロックドライバは他のインピーダンスレベルで動作する素子及び構成要素を選択することによって具現できる。特に、比較的高いインピーダンスレベルを有する素子及び構成様子はクロック信号が速く伝えられることを妨害する。一方、比較的低いインピーダンスレベルを有する素子及び構成要素はクロック信号が障害なく速く伝えられるようにする。他のインピーダンスレベルを有する素子及び構成要はクロックスキューを減少させるためにクロックドライバ内で、チップ領域に信号を伝えるための媒体として、及び／または格子状のクロック分配網の一部として使用されうる。
【００３１】
本発明は図に示された一実施形態を参考に説明されたが、これは例示的なものに過ぎず、本技術分野の当業者ならばこれより多様な変形及び均等な他の実施形態が可能であることが理解できるであろう。従って、本発明の真の技術的な保護範囲は特許請求の範囲の技術的思想によって定められるものである。
【００３２】
【発明の効果】
以上述べたように、本発明によれば、クロックドライバより近い地域に達するクロック信号とクロックドライバより遠い地域に達するクロック信号との間のスキューが少なくなる。従って、チップ領域の回路素子に達するクロック信号は回路素子の位置に関係なくほぼ一定になる。チップ領域のクロック信号の間のスキューが減少されるので、半導体チップの性能及び動作速度が改善される。
【図面の簡単な説明】
【図１】従来の格子状のクロック分配網を示す図である。
【図２】本発明の一実施形態による格子状のクロック分配網を示す図である。
【図３】（Ａ）及び（Ｂ）は、それぞれＸ軸上でチップ領域のエッジからの距離とクロックドライバのドライビング能力との関係の一例を示す図である。
【図４】（Ａ）及び（Ｂ）は、従来の格子型クロック分配網と本発明の一実施形態による格子型クロック分配網の動作特性を比較する図である。
【符号の説明】
２１０　チップ領域
２１１ａ、２１１ｂ、２１１ｃ、２１１ｄ　チップ領域の各辺
２２０、２２０ａ、２２０ｂ、２２０ｃ、２２０ｄ、２２０ｅ　クロックドライバ
２３０　分配網

Claims (23)

1. クロック信号を出力する多数のクロックドライバと、
   前記多数のクロックドライバから出力されるクロック信号を分配するための格子状の分配網とを具備し、
   前記多数のクロックドライバのうち少なくとも１つは前記多数のクロックドライバのうち少なくとも他の１つのドライビング能力と異なるドライビング能力を有することを特徴とするクロック分配網。
2. 前記多数のクロックドライバのそれぞれのドライビング能力は、
   前記格子状の分配網が機能的にカップリングされたチップ領域のエッジから前記クロックドライバのそれぞれが位置する距離に比例することを特徴とする請求項１に記載のクロック分配網。
3. 前記多数のクロックドライバのそれぞれのドライビング能力は、
   前記格子状の分配網が機能的にカップリングされたチップ領域のエッジから前記クロックドライバのそれぞれが位置する距離について所定の関数関係を有することを特徴とする請求項１に記載のクロック分配網。
4. 前記クロックドライバの各ドライビング能力は、
   前記クロックドライバのそれぞれのサイズを調節することによって調節されることを特徴とする請求項１に記載のクロック分配網。
5. 前記多数のクロックドライバの各ドライビング能力は、
   前記クロックドライバのそれぞれに具現されるドライバの数で調節されることを特徴とする請求項１に記載のクロック分配網。
6. 前記多数のクロックドライバの各ドライビング能力は、
   前記クロックドライバのそれぞれに具現されるドライバのサイズ及び数で調節されることを特徴とする請求項１に記載のクロック分配網。
7. 半導体集積回路のチップ領域に配置される回路素子にクロック信号を分配する格子状のクロック分配網において、
   前記チップ領域の周囲にＸ軸及びＹ軸方向に配置され、前記多数のクロック信号を出力する多数のクロックドライバと、
   前記チップ領域に前記Ｘ軸及びＹ軸方向に配置され、前記多数のクロックドライバから出力されるクロック信号を受信して前記回路素子に伝送する分配網とを具備し、
   前記多数のクロックドライバのうち少なくとも１つは前記多数のクロックドライバのうち少なくとも他の１つのドライビング能力と異なるドライビング能力を有することを特徴とする格子状のクロック分配網。
8. 前記多数のクロックドライバの各ドライビング能力は、
   前記格子状の分配網が機能的にカップリングされたチップ領域のエッジから前記クロックドライバのそれぞれが位置する距離について所定の関数関係を有することを特徴とする請求項７に記載の格子状のクロック分配網。
9. 前記多数のクロックドライバの各ドライビング能力は、
   前記クロックドライバのそれぞれのサイズを調節することによって調節されることを特徴とする請求項７に記載の格子状のクロック分配網。
10. 前記多数のクロックドライバの各ドライビング能力は、
    前記クロックドライバのそれぞれに具現されるドライバの数で調節されることを特徴とする請求項７に記載の格子状のクロック分配網。
11. 前記多数のクロックドライバは、
    前記Ｘ軸及びＹ軸方向に実質的に同じ間隔で配置されることを特徴とする請求項７に記載の格子状のクロック分配網。
12. 前記多数のクロックドライバは、
    前記クロック信号を受信して連続的に出力することを特徴とする請求項１に記載の格子状のクロック分配網。
13. 前記多数のクロックドライバは、定義された側面とエッジとを有するチップ領域の周辺に配置されて、前記多数のクロックドライバは前記エッジの１つからの距離によって特定のドライビング能力を有することを特徴とする請求項１に記載のクロック分配網。
14. 前記多数のクロックドライバのうち１つは、前記多数のクロックドライバのうち他の１つより前記エッジの１つからさらに遠く位置し、前記多数のクロックドライバのうち前記１つは前記多数のクロックドライバのうち他の１つよりさらに大きいドライビング能力を有することを特徴とする請求項１３に記載のクロック分配網。
15. 前記多数のクロックドライバは、
    前記クロック信号を受信して連続的に出力することを特徴とする請求項７に記載の格子状のクロック分配網。
16. 前記多数のクロックドライバは、定義された側面とエッジとを有するチップ領域の周辺に配置されて、前記エッジの１つからの距離によって特定ドライビング能力を有することを特徴とする請求項７に記載の格子状のクロック分配網。
17. 前記多数のクロックドライバのうち１つは、前記多数のクロックドライバのうち他の１つより前記エッジの１つからさらに遠く位置し、前記多数のクロックドライバのうち前記１つは前記多数のクロックドライバのうち前記他の１つよりさらに大きいドライビング能力を有することを特徴とする請求項１６に記載の格子状のクロック分配網。
18. 回路領域に信号を分配する信号分配装置と、
    前記信号分配装置に信号を提供するように動作する多数の信号ドライビング素子とを具備し、
    前記多数の信号ドライビング素子のうち少なくとも１つは前記多数の信号ドライビング素子のうち他の１つとは異なる方式に信号をドライビングできることを特徴とする装置。
19. 前記信号分配装置は、クロック信号を半導体チップ領域に分配することを特徴とする請求項１８に記載の装置
20. 前記多数の信号ドライビング素子はクロック信号をドライビングし、前記信号ドライビング素子の少なくとも１つは他の１つよりさらに大きくクロック信号をドライビングすることを特徴とする請求項１８に記載の装置。
21. 多数の回路素子を含む半導体チップ領域に信号を提供する方法において、
    第１比率でクロック信号をドライビングする段階と、
    前記第１比率と他の第２比率にクロック信号をドライビングする段階と、
    前記チップ領域の他の位置で実質的に同じ時間に前記クロック信号を受信する段階と、を具備することを特徴とする信号提供方法。
22. 前記第１比率は前記第２比率より速いことを特徴とする請求項２１に記載の信号提供方法。
23. 前記第１比率でドライビングされるクロック信号は前記チップ領域内で前記第２比率でドライビングされるクロック信号が移動する距離よりさらに長い距離を移動することを特徴とする請求項２２に記載の信号提供方法。

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