JPH08306864A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH08306864A JPH08306864A JP11190795A JP11190795A JPH08306864A JP H08306864 A JPH08306864 A JP H08306864A JP 11190795 A JP11190795 A JP 11190795A JP 11190795 A JP11190795 A JP 11190795A JP H08306864 A JPH08306864 A JP H08306864A
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- Japan
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- clock
- wiring
- integrated circuit
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Abstract
(57)【要約】
【目的】配線遅延を小さく抑えたまま、クロックスキュ
ーの低減化が図られた半導体集積回路装置を提供する。 【構成】第１のクロック信号ＣＬＫ１で駆動されるバッ
ファ１１，フリップフロップ１２＿１，…，１２＿ｍか
らなる第１のセル群、および第２のクロック信号ＣＬＫ
２で駆動されるバッファ１４，フリップフロップ１５＿
１，…，１５＿ｎからなる第２のセル群の直上のクロッ
ク優先層３１に、第１，第２のセル群それぞれに対応す
るクロック信号伝達用導体面３１ａ，３１ｂを形成しヴ
ィア３２で接続した。
ーの低減化が図られた半導体集積回路装置を提供する。 【構成】第１のクロック信号ＣＬＫ１で駆動されるバッ
ファ１１，フリップフロップ１２＿１，…，１２＿ｍか
らなる第１のセル群、および第２のクロック信号ＣＬＫ
２で駆動されるバッファ１４，フリップフロップ１５＿
１，…，１５＿ｎからなる第２のセル群の直上のクロッ
ク優先層３１に、第１，第２のセル群それぞれに対応す
るクロック信号伝達用導体面３１ａ，３１ｂを形成しヴ
ィア３２で接続した。
Description
【０００１】
【産業上の利用分野】本発明は、クロック信号伝達用配
線に特徴を有する半導体集積回路装置に関する。
線に特徴を有する半導体集積回路装置に関する。
【０００２】
【従来の技術】半導体集積回路装置において、その内部
に形成された複数のセル、例えばフリップフロップやラ
ッチをクロック信号伝達用配線で接続して同一のクロッ
ク信号で駆動する場合、クロック信号伝達用配線を伝達
するクロック信号のタイミングにずれ、即ちクロックス
キューがあると、フリップフロップ等が誤動作する場合
がある。
に形成された複数のセル、例えばフリップフロップやラ
ッチをクロック信号伝達用配線で接続して同一のクロッ
ク信号で駆動する場合、クロック信号伝達用配線を伝達
するクロック信号のタイミングにずれ、即ちクロックス
キューがあると、フリップフロップ等が誤動作する場合
がある。
【０００３】そこで、従来よりクロック信号伝達用配線
の幅を変更してクロック信号の遅延量を制御することに
よりクロックスキューを低減する技術が提案されてい
る。また、クロック信号伝達用配線のレイアウト時に、
各セルへ供給されるクロック信号のタイミングを揃える
バッファをクロック信号伝達用配線に挿入してクロック
信号の遅延量を制御することによりクロックスキューを
低減する技術も提案されている。
の幅を変更してクロック信号の遅延量を制御することに
よりクロックスキューを低減する技術が提案されてい
る。また、クロック信号伝達用配線のレイアウト時に、
各セルへ供給されるクロック信号のタイミングを揃える
バッファをクロック信号伝達用配線に挿入してクロック
信号の遅延量を制御することによりクロックスキューを
低減する技術も提案されている。
【０００４】さらに、各セルへ供給されるクロック信号
のタイミングを遅延させるキャパシタをクロック信号伝
達用配線に設けてクロック信号の遅延量を制御すること
によりクロックスキューを低減する技術も提案されてい
る。
のタイミングを遅延させるキャパシタをクロック信号伝
達用配線に設けてクロック信号の遅延量を制御すること
によりクロックスキューを低減する技術も提案されてい
る。
【０００５】
【発明が解決しようとする課題】しかし、上述したクロ
ック信号伝達用配線の幅を変更したり、配線の途中にバ
ッファを配置してクロックスキューを低減する技術で
は、配線が混雑した場合、クロック信号伝達用配線以外
の配線の配線効率が低下する場合があり、また分岐され
た各クロック信号伝達用配線の抵抗による遅延成分を正
確に制御することが困難である。
ック信号伝達用配線の幅を変更したり、配線の途中にバ
ッファを配置してクロックスキューを低減する技術で
は、配線が混雑した場合、クロック信号伝達用配線以外
の配線の配線効率が低下する場合があり、また分岐され
た各クロック信号伝達用配線の抵抗による遅延成分を正
確に制御することが困難である。
【０００６】さらに、キャパシタをクロック信号伝達用
配線に設けてクロックスキューを低減する技術では、キ
ャパシタの容量による配線遅延が大きくなり、また遅延
を正確に制御するためのキャパシタの作り込みが困難で
ある。本発明は、上記事情に鑑み、配線遅延を小さく抑
えたまま、クロックスキューの低減化が図られた半導体
集積回路装置を提供することを目的とする。
配線に設けてクロックスキューを低減する技術では、キ
ャパシタの容量による配線遅延が大きくなり、また遅延
を正確に制御するためのキャパシタの作り込みが困難で
ある。本発明は、上記事情に鑑み、配線遅延を小さく抑
えたまま、クロックスキューの低減化が図られた半導体
集積回路装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成する本発
明の半導体集積回路装置は、同一のクロック信号で駆動
される複数のセルの直上に、これら複数のセルをクロッ
ク信号伝達用配線で仮に接続したとした場合におけるそ
のクロック信号伝達用配線を面と見立てたときのその面
の角数よりも少ない角数の多角形からなるクロック信号
伝達用導体面を有することを特徴とするものである。
明の半導体集積回路装置は、同一のクロック信号で駆動
される複数のセルの直上に、これら複数のセルをクロッ
ク信号伝達用配線で仮に接続したとした場合におけるそ
のクロック信号伝達用配線を面と見立てたときのその面
の角数よりも少ない角数の多角形からなるクロック信号
伝達用導体面を有することを特徴とするものである。
【０００８】ここで、互いに異なるクロック信号で駆動
される各複数のセルを駆動する各クロック信号を伝達す
る複数の上記クロック信号伝達用導体面が同一配線層に
形成されていてもよい。
される各複数のセルを駆動する各クロック信号を伝達す
る複数の上記クロック信号伝達用導体面が同一配線層に
形成されていてもよい。
【０００９】
【作用】本発明の半導体集積回路装置は、同一のクロッ
ク信号で駆動される複数のセルの直上に、クロック信号
伝達用導体面を有するため、複数のセルそれぞれに同一
のクロック信号が抵抗値の低いクロック信号伝達用導体
面を経由して伝達されることになり、配線遅延が小さ
い。従って、従来の、クロック信号伝達用配線の幅を変
更したり、配線の途中にバッファを配置したりする技術
と比較し、配線効率の低下が避けられ、また分岐された
各クロック信号伝達用配線の抵抗による遅延成分の制御
の困難がなく、さらに従来の、キャパシタをクロック信
号伝達用配線に設けた技術と比較し、キャパシタによる
配線遅延や、困難なキャパシタの作り込みも必要なく、
クロックスキューが容易に低減される。
ク信号で駆動される複数のセルの直上に、クロック信号
伝達用導体面を有するため、複数のセルそれぞれに同一
のクロック信号が抵抗値の低いクロック信号伝達用導体
面を経由して伝達されることになり、配線遅延が小さ
い。従って、従来の、クロック信号伝達用配線の幅を変
更したり、配線の途中にバッファを配置したりする技術
と比較し、配線効率の低下が避けられ、また分岐された
各クロック信号伝達用配線の抵抗による遅延成分の制御
の困難がなく、さらに従来の、キャパシタをクロック信
号伝達用配線に設けた技術と比較し、キャパシタによる
配線遅延や、困難なキャパシタの作り込みも必要なく、
クロックスキューが容易に低減される。
【００１０】また、互いに異なるクロック信号で駆動さ
れる各複数のセルを駆動する各クロック信号を伝達する
複数のクロック信号伝達用導体面を同一配線層に形成す
ると、複数のクロック信号を必要とする場合において
も、クロック信号伝達用導体面を形成するための配線層
が１つで済む。
れる各複数のセルを駆動する各クロック信号を伝達する
複数のクロック信号伝達用導体面を同一配線層に形成す
ると、複数のクロック信号を必要とする場合において
も、クロック信号伝達用導体面を形成するための配線層
が１つで済む。
【００１１】
【実施例】本発明の実施例を図を参照して説明する。図
１は、本発明の一実施例の半導体集積回路装置の論理回
路図である。図１には、第１のクロック信号ＣＬＫ１が
入力されるセルとして、バッファ１１，フリップフロッ
プ１２＿１，１２＿２，１２＿３，…，１２＿ｍが示さ
れている。また、第２のクロック信号ＣＬＫ２が入力さ
れる複数のセルとして、バッファ１４，フリップフロッ
プ１５＿１，１５＿２，１５＿３，…，１５＿ｎも示さ
れている。
１は、本発明の一実施例の半導体集積回路装置の論理回
路図である。図１には、第１のクロック信号ＣＬＫ１が
入力されるセルとして、バッファ１１，フリップフロッ
プ１２＿１，１２＿２，１２＿３，…，１２＿ｍが示さ
れている。また、第２のクロック信号ＣＬＫ２が入力さ
れる複数のセルとして、バッファ１４，フリップフロッ
プ１５＿１，１５＿２，１５＿３，…，１５＿ｎも示さ
れている。
【００１２】バッファ１１の入力には第１のクロック信
号ＣＬＫ１が入力される。そのバッファ１１の出力は各
フリップフロップ１２＿１，１２＿２，１２＿３，…，
１２＿ｍの各クロック端子ＣＬＫに接続されている。こ
こで、第１のクロック信号ＣＬＫ１がバッファ１１に入
力されると、第１のクロック信号ＣＬＫ１はバッファ１
１を経由して各フリップフロップ１２＿１，１２＿２，
１２＿３，…，１２＿ｍの各クロック端子ＣＬＫに入力
され、これにより各フリップフロップ１２＿１，１２＿
２，１２＿３，…，１２＿ｍが駆動される。
号ＣＬＫ１が入力される。そのバッファ１１の出力は各
フリップフロップ１２＿１，１２＿２，１２＿３，…，
１２＿ｍの各クロック端子ＣＬＫに接続されている。こ
こで、第１のクロック信号ＣＬＫ１がバッファ１１に入
力されると、第１のクロック信号ＣＬＫ１はバッファ１
１を経由して各フリップフロップ１２＿１，１２＿２，
１２＿３，…，１２＿ｍの各クロック端子ＣＬＫに入力
され、これにより各フリップフロップ１２＿１，１２＿
２，１２＿３，…，１２＿ｍが駆動される。
【００１３】一方、バッファ１４の入力には第２のクロ
ック信号ＣＬＫ２が入力される。そのバッファ１４の出
力は各フリップフロップ１５＿１，１５＿２，１５＿
３，…，１５＿ｎの各クロック端子ＣＬＫに接続されて
いる。ここで第２のクロック信号ＣＬＫ２がバッファ１
４に入力されると、第２のクロック信号ＣＬＫ２はバッ
ファ１４を経由して各フリップフロップ１５＿１，１５
＿２，１５＿３，…，１５＿ｎの各クロック端子ＣＬＫ
に入力され、これによりフリップフロップ１５＿１，１
５＿２，１５＿３，…，１５＿ｎが駆動される。
ック信号ＣＬＫ２が入力される。そのバッファ１４の出
力は各フリップフロップ１５＿１，１５＿２，１５＿
３，…，１５＿ｎの各クロック端子ＣＬＫに接続されて
いる。ここで第２のクロック信号ＣＬＫ２がバッファ１
４に入力されると、第２のクロック信号ＣＬＫ２はバッ
ファ１４を経由して各フリップフロップ１５＿１，１５
＿２，１５＿３，…，１５＿ｎの各クロック端子ＣＬＫ
に入力され、これによりフリップフロップ１５＿１，１
５＿２，１５＿３，…，１５＿ｎが駆動される。
【００１４】図２は、図１に示す半導体集積回路装置に
おけるセル群の配置・配線のためのフローチャートであ
る。また図３は、図２に示すフローチャートにおけるレ
イアウト図である。図１に示す半導体集積回路装置にお
けるセル群の配置・配線を行なうには、先ず、図２に示
すステップＳ１において、同一クロックグループをもつ
セル群、即ち第１のクロック信号ＣＬＫ１が入力される
バッファ１１，フリップフロップ１２＿１，１２＿２，
１２＿３，…，１２＿ｍからなる第１のセル群と、第２
のクロック信号ＣＬＫ２が入力されるバッファ１４，フ
リップフロップ１５＿１，１５＿２，１５＿３，…，１
５＿ｎからなる第２のセル群とが重ならないように、即
ち、図３（ａ）に示すように、第１のセル群の配置領域
と第２のセル群の配置領域とが分離されるように配置す
る。
おけるセル群の配置・配線のためのフローチャートであ
る。また図３は、図２に示すフローチャートにおけるレ
イアウト図である。図１に示す半導体集積回路装置にお
けるセル群の配置・配線を行なうには、先ず、図２に示
すステップＳ１において、同一クロックグループをもつ
セル群、即ち第１のクロック信号ＣＬＫ１が入力される
バッファ１１，フリップフロップ１２＿１，１２＿２，
１２＿３，…，１２＿ｍからなる第１のセル群と、第２
のクロック信号ＣＬＫ２が入力されるバッファ１４，フ
リップフロップ１５＿１，１５＿２，１５＿３，…，１
５＿ｎからなる第２のセル群とが重ならないように、即
ち、図３（ａ）に示すように、第１のセル群の配置領域
と第２のセル群の配置領域とが分離されるように配置す
る。
【００１５】次に、図２に示すステップＳ２において、
これら第１、第２のセル群の直上の、図３（ｂ）に示す
配線層としてのクロック優先層３１に、第１のセル群の
バッファ１１の出力，各フリップフロップ１２＿１，１
２＿２，１２＿３，…，１２＿ｍの各クロック端子ＣＬ
Ｋを囲む多角形からなるクロック信号伝達用導体面３１
ａを形成する。このクロック信号伝達用導体面３１ａ
は、バッファ１１の出力，各フリップフロップ１２＿
１，１２＿２，１２＿３，…，１２＿ｍの各クロック端
子ＣＬＫを、通常のクロック信号伝達用配線で仮に接続
したとした場合におけるそのクロック信号伝達用配線を
面と見立てたときのその面の角数よりも少ない角数の多
角形からなる面である。同様にしてクロック優先層３１
に、第２のセル群のバッファ１４の出力，各フリップフ
ロップ１５＿１，１５＿２，１５＿３，…，１５＿ｎの
各クロック端子ＣＬＫを囲む多角形からなるクロック信
号伝達用導体面３１ｂを形成する。
これら第１、第２のセル群の直上の、図３（ｂ）に示す
配線層としてのクロック優先層３１に、第１のセル群の
バッファ１１の出力，各フリップフロップ１２＿１，１
２＿２，１２＿３，…，１２＿ｍの各クロック端子ＣＬ
Ｋを囲む多角形からなるクロック信号伝達用導体面３１
ａを形成する。このクロック信号伝達用導体面３１ａ
は、バッファ１１の出力，各フリップフロップ１２＿
１，１２＿２，１２＿３，…，１２＿ｍの各クロック端
子ＣＬＫを、通常のクロック信号伝達用配線で仮に接続
したとした場合におけるそのクロック信号伝達用配線を
面と見立てたときのその面の角数よりも少ない角数の多
角形からなる面である。同様にしてクロック優先層３１
に、第２のセル群のバッファ１４の出力，各フリップフ
ロップ１５＿１，１５＿２，１５＿３，…，１５＿ｎの
各クロック端子ＣＬＫを囲む多角形からなるクロック信
号伝達用導体面３１ｂを形成する。
【００１６】さらに、ステップＳ３において、クロック
信号伝達用導体面３１ａと第１のセル群のバッファ１１
の出力，各フリップフロップ１２＿１，１２＿２，１２
＿３，…，１２＿ｍの各クロック端子ＣＬＫをそれぞれ
ヴィア３２で接続し、またクロック信号伝達用導体面３
１ｂと第２のセル群のバッファ１４の出力，各フリップ
フロップ１５＿１，１５＿２，１５＿３，…，１５＿ｎ
の各クロック端子ＣＬＫもそれぞれヴィア３２で接続す
る。
信号伝達用導体面３１ａと第１のセル群のバッファ１１
の出力，各フリップフロップ１２＿１，１２＿２，１２
＿３，…，１２＿ｍの各クロック端子ＣＬＫをそれぞれ
ヴィア３２で接続し、またクロック信号伝達用導体面３
１ｂと第２のセル群のバッファ１４の出力，各フリップ
フロップ１５＿１，１５＿２，１５＿３，…，１５＿ｎ
の各クロック端子ＣＬＫもそれぞれヴィア３２で接続す
る。
【００１７】このようにして第１のセル群および第２の
セル群それぞれが接続されているため、各クロック信号
ＣＬＫ１，ＣＬＫ２は、各クロック信号伝達用導体面３
１ａ，３１ｂを経由して伝達されることになり、配線遅
延が小さくクロックスキューが低減される。
セル群それぞれが接続されているため、各クロック信号
ＣＬＫ１，ＣＬＫ２は、各クロック信号伝達用導体面３
１ａ，３１ｂを経由して伝達されることになり、配線遅
延が小さくクロックスキューが低減される。
【００１８】
【発明の効果】以上説明したように、本発明の半導体集
積回路装置は、配線遅延を小さく抑えたまま、クロック
スキューが容易に低減される。従って、特に高周波で動
作する半導体集積回路装置が容易に作成される。
積回路装置は、配線遅延を小さく抑えたまま、クロック
スキューが容易に低減される。従って、特に高周波で動
作する半導体集積回路装置が容易に作成される。
【図１】本発明の一実施例の半導体集積回路装置の論理
回路図である。
回路図である。
【図２】図１に示す半導体集積回路装置におけるセル群
の配置・配線のためのフローチャートである。
の配置・配線のためのフローチャートである。
【図３】図２に示すフローチャートにおけるレイアウト
図である。
図である。
１１，１４ バッファ １２＿１，１２＿２，１２＿３，…，１２＿ｍ，１５＿
１，１５＿２，１５＿３，…，１５＿ｎ フリップフロ
ップ ３１ クロック優先層 ３１ａ，３１ｂ クロック信号伝達用導体面 ３２ ヴィア
１，１５＿２，１５＿３，…，１５＿ｎ フリップフロ
ップ ３１ クロック優先層 ３１ａ，３１ｂ クロック信号伝達用導体面 ３２ ヴィア
Claims (2)
- 【請求項１】 同一のクロック信号で駆動される複数の
セルの直上に、これら複数のセルをクロック信号伝達用
配線で接続した場合における該クロック信号伝達用配線
を面と見立てたときの該面の角数よりも少ない角数の多
角形からなるクロック信号伝達用導体面を有することを
特徴とする半導体集積回路装置。 - 【請求項２】 互いに異なるクロック信号で駆動される
各複数のセルを駆動する各クロック信号を伝達する複数
の前記クロック信号伝達用導体面が同一配線層に形成さ
れてなることを特徴とする請求項１記載の半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11190795A JPH08306864A (ja) | 1995-05-10 | 1995-05-10 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11190795A JPH08306864A (ja) | 1995-05-10 | 1995-05-10 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08306864A true JPH08306864A (ja) | 1996-11-22 |
Family
ID=14573120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11190795A Pending JPH08306864A (ja) | 1995-05-10 | 1995-05-10 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08306864A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008047768A (ja) * | 2006-08-18 | 2008-02-28 | Kawasaki Microelectronics Kk | 半導体集積回路および半導体集積回路の設計方法 |
-
1995
- 1995-05-10 JP JP11190795A patent/JPH08306864A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008047768A (ja) * | 2006-08-18 | 2008-02-28 | Kawasaki Microelectronics Kk | 半導体集積回路および半導体集積回路の設計方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Effective date: 20050823 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Effective date: 20051220 Free format text: JAPANESE INTERMEDIATE CODE: A02 |