JP2005057177A - 半導体集積回路装置およびその設計方法と検査方法 - Google Patents

Abstract

【課題】通常使用時には出力信号の出力スイッチング時期をシフトし、検査時にはスイッチングを同時にする回路により、電源端子の増加を抑制し、かつ検査時間の増加を抑制する半導体集積回路装置とその設計方法およびその検査方法を提供する。
【解決手段】単位Ｉ／Ｏセル内の回路において、通常使用時には、外部クロックを遅延させるクロック遅延用バッファ回路２の出力を選択し、検査時には外部クロックを選択する通常・検査モード切替セレクタ９の出力信号を同期出力用のフリップフロップ回路１のクロック端子ＣＫに接続することにより、通常使用時にはＩ／Ｏセルによる電源電流のピーク電流を平均化し、電源端子の増加を抑制し、かつ検査時には遅延値最小から最大までを１つのストローブポイントで網羅することができ、複数のストローブポイントでの検査実施の必要がなく、検査時間増大を抑えることができる。
【選択図】図１

Description

本発明は、ＳｉやＧａＡｓなどからなる半導体基板上或いはその基板の内部にトランジスタ、ダイオード、抵抗、およびコンデンサなどを作り込み、その表面を薄い絶縁物膜（主としてＳｉＯ₂膜）で覆った後、その上から導電性膜で配線や端子を取り付けるようにした半導体集積回路装置に係り、特に、半導体集積回路装置のパッケージに設定する電源端子の数を、任意に決定することができ、かつそれに伴う検査時間の増大を防止した半導体集積回路装置およびその設計方法とその検査方法に関するものである。

以下、従来の一例について、図面を参照しながら説明する。

一般的に半導体集積回路装置に設けられる電源端子の数は、出力バッファが動作する際、ＶＤＤ〜ＶＳＳ間に瞬時に流れるスイッチング電流量に比例して増加させる必要がある。しかし、半導体集積回路装置に設けることができる端子の数は限られており、このような有限な数の端子を電源端子に用いるとすれば、入力信号や出力信号および双方向信号のための信号端子として使用できる端子の数は減少せざるをえない。したがって、増加する電源端子の数は、できるだけ少なく抑えることが望まれる。このような理由から、従来は下記に示す構成が採られていた。

図１４は、従来の例を説明するためのチップ全体の構成を示す図である。図１４において、符号２０はチップの内部領域、２１は入出力領域（以下、Ｉ／Ｏ領域と称する）、３８は単位入出力セル（以下、単位Ｉ／Ｏセルと称する）、２８はクロック信号導入路である。内部回路に供給するクロックは、誤動作防止のため、外部から入力された後、Ｉ／Ｏ領域２１内のすべての単位Ｉ／Ｏセルを通ってから供給される。

ここで、単位Ｉ／Ｏセル３８はＩ／Ｏ領域２１に配置された単位Ｉ／Ｏセルの一例を示したもので、出力信号および双方向信号用の端子に対応する位置に単位Ｉ／Ｏセルが配置される。

図１５および図１６は、従来の例における単位Ｉ／Ｏセルの回路構成図であり、図１４の単位Ｉ／Ｏセル３８として使用する電気回路を示している。

図１５において、符号１は同期出力用のフリップフロップ回路、２はクロック遅延用バッファ回路、３は出力バッファ回路、４はデータ信号入力路、５はデータ信号出力路、６はクロック信号入力路、７はクロック信号出力路である。

図１５の電気回路は、クロック信号入力路６から入力されたクロック信号が、クロック遅延用バッファ回路２により所定時間だけ遅延させられた後、クロック信号出力路７とフリップフロップ回路１のクロック端子ＣＫに同時に送出されるように構成されている。

また、図１６の電気回路は、クロック信号入力路６から入力されたクロック信号が、クロック遅延用バッファ回路２を経由することなく、クロック信号出力路７とフリップフロップ回路１のクロック端子ＣＫに、直接かつ同時に送出されるように構成されている。

このため、クロック信号入力路６から入力されたクロック信号は、遅延することなく、クロック信号出力路７とフリップフロップ回路１のＣＫ端子へ同時に送出される。

また、データ信号入力路４から入力されたデータ信号は、フリップフロップ回路１のデータ端子Ｄに送出され、フリップフロップ回路１による信号処理を経て、出力端子Ｑから出力バッファ回路３へ送出される。また、この信号は、出力バッファ回路３を経た後、データ信号出力路５から外部に送出される。

したがって、図１５の単位Ｉ／Ｏセルでは、クロック遅延用バッファ回路２による遅延したクロック信号に同期して出力信号が出力され、図１６の単位Ｉ／Ｏセルでは、遅延が付加されないクロック信号に同期して出力信号が出力される。

このため、半導体集積回路装置の回路設計者は、たとえば配線層の設定によって、図１４の単位Ｉ／Ｏセル３８として、図１５と図１６のいずれを選択するかによって、フリップフロップ回路１の動作時刻を、クロック遅延用バッファ回路２による遅延量刻みでフレキシブルに決定できるようにするのが一般的である。

すなわち、図１４の単位Ｉ／Ｏセル３８として、図１５のような単位Ｉ／Ｏセルを１つ配置し、並べるごとに、各単位Ｉ／Ｏセルにおけるフリップフロップ回路１の出力端子Ｑに、所定時間ｔｄずつシフトした信号が出力されるようになる。このため、回路設計者は、半導体集積回路装置の仕様としては同期した同時出力であるにもかかわらず、同時出力とはみなされない出力、換言するならば、電源端子を付加する必要のない出力を、単位Ｉ／Ｏセルの選択をすることのみで容易に生むことができるようになる。

したがって、クロックに遅延回路を採用しない場合、クロックに同期して出力される信号が変化するので、ＶＤＤ〜ＶＳＳ間を流れる電流量は、スイッチング時刻をｔ０とすると、図１７に示す如く、時刻ｔ０において電源電流値がピークとなるが、クロックに遅延回路を使用することによって、スイッチング時刻を、ｔ０、ｔ１、ｔ２、・・・とシフトすることができ、図１８に示す如く平均化することができる。

よって、パッケージに設定する電源端子の追加量を軽減することができる（たとえば、特許文献１参照）。
特開平７−２２５９４号公報

しかしながら従来の構成では、トランジスタのしきい値（Ｖｔ）、配線抵抗、負荷容量など製造プロセスのバラツキにより、遅延値の最小と最大の差が大きくなる。

そして、その差が大きくなりすぎると検査時、１つのストローブポイントで共用できなくなり、複数のストローブポイントでの検査実施の必要があり、検査時間が増大するという不都合が生じていた。

本発明は上記の課題を解決するものであり、半導体集積回路装置のパッケージに設定する電源端子の数を、任意に決定することができるようにし、かつそれに伴う検査時間の増大防止を実現することを目的とする。

上記の課題を解決するために、本発明の半導体集積回路装置は、フリップフロップ回路と、外部クロック信号を遅延させるクロック遅延用バッファ回路と、クロック遅延用バッファ回路の出力信号と外部クロック信号のいずれかを選択するセレクタと、セレクタの出力信号をフリップフロップ回路のクロック端子とクロック信号出力路に送出する配線と、を具備した出力もしくは双方向セルを、入出力セルが配置される入出力領域内に配置する。

この構成によれば、通常使用時には、クロック信号に同期して変化する出力信号の出力タイミングが、１つのクロック遅延用バッファ回路ごとに、クロック遅延量に比例してシフトする。このことによって、ＶＤＤ〜ＶＳＳ間を流れる電源電流のピーク値が分散し平均化され、電源電流のピーク値に比例して増加する電源端子数の増加を抑制することができる。

また、検査時には、クロック遅延用バッファ回路をスルーする構成になっており、出力信号の遅延量の最大と最小の差が小さくなり、１つのストローブポイントで検査ができ、複数のストローブポイントを使用する場合に比較して、検査時間が短縮される。

さらに、遅延時間の異なる複数のクロック遅延用バッファ回路を設けることにより、クロック信号の進行方向に対しての遅延量は、増加する方向だけでなく、多くのバリエーションのなかから選択することが可能となる。

さらに、クロック信号をクロックツリーとなるようにクロックバッファを構成することにより、クロックバッファの負荷を分散することができ、Ｉ／Ｏセル数の増加およびクロック周波数の高速化に対応することができる。

また、同期出力用のフリップフロップ回路のクロック入力として、外部クロックに同期するクロック信号と外部クロックに非同期のクロック信号のいずれかを選択する構成にすることにより、外部クロックに非同期の内部クロックに同期している信号の出力に対応することができる。

以上のように本発明に係る単位Ｉ／Ｏセルは、セル内部にフリップフロップ回路と、クロック遅延用バッファ回路とクロックスルー用配線と検査時にクロック遅延用バッファをスルー可能なセレクタを具備し、出力バッファのスイッチング時期をシフト可能とし、かつ検査時に出力遅延値を抑えることを特徴とし、半導体集積回路装置のパッケージに設定する電源端子の数を、設計者が任意に決定することができるようにし、かつそれに伴う検査時間の増大防止を実現するものである。

以下、本発明の実施形態について、図面を参照しながら説明する。

（実施形態１）
図１は、本発明の実施形態１に係る出力信号、および双方向信号に対応する単位Ｉ／Ｏセルの回路構成図である。この図１において、１は同期出力用のフリップフロップ回路、２はクロック遅延用バッファ回路、３は出力バッファ回路、４はデータ信号入力路、５はデータ信号出力路、６はクロック信号入力路、７はクロック信号出力路、８は検査モード信号入力路、９は通常・検査モード切換セレクタである。

検査モード信号入力路８（通常使用時は“０”で、検査時には、“１”となる信号）を設けて、検査時には、クロック遅延用バッファ回路２をスルーした信号をフリップフロップ回路１のクロックに使用する。

図２はチップ全体の構成を示す図である。図２において、２１はＩ／Ｏ領域であり、２０は集積回路の内部領域であり、２８はクロック信号導入路であり、２２は単位Ｉ／Ｏセルである。

ここで、単位Ｉ／Ｏセル２２はＩ／Ｏ領域２１に配置された単位Ｉ／Ｏセルの一例を示したもので、出力信号および双方向信号用の端子に対応する位置に単位Ｉ／Ｏセルは配置される。

ところで、図１の電気回路は、通常使用時には、クロック信号入力路６から入力されたクロック信号が、クロック遅延用バッファ回路２により所定時間だけ遅延が付加された後、クロック信号出力路７とフリップフロップ回路１のクロック端子ＣＫに同時に送出されるように構成されている。検査時には、クロック信号入力路６から入力されたクロック信号が、クロック遅延用バッファ回路２を通過せず、クロック信号が直接クロック信号出力路７とフリップフロップ回路１のクロック端子ＣＫに同時に送出されるように構成されている。

また、データ信号入力路４から入力されたデータ信号は、フリップフロップ回路１のデータ端子Ｄに送出され、フリップフロップ回路１による信号処理を経て、出力端子Ｑから出力バッファ回路３へ送出される。また、この信号は、出力バッファ回路３を経た後、データ信号出力路５から外部に送出される。

したがって、図１の単位Ｉ／Ｏセルでは、通常使用時には、クロック遅延用バッファ回路２による遅延したクロック信号に同期して出力信号が出力され、検査時には、遅延が付加されないクロック信号に同期した出力信号が出力される。

通常使用時には、出力信号が図１のＩ／Ｏセルごとに、遅延が付加されたクロックに同期して出力するため、ＶＤＤ〜ＶＳＳ間を流れる電流量は分散し平均化されるので、ピーク電流が減少する。このことにより、パッケージに設定する電源端子の追加数を軽減することができる。

検査時には、クロックに同期して出力信号が出力されるが、検査時の出力負荷は検査用のプローブだけであるので、通常使用時より出力負荷を低減することができ、チップの出力信号が同時に変化してもピーク電流は減少するので支障ない。

図３に、図１の単位Ｉ／Ｏセルを使用したチップの検査時のタイミングチャートを示す。１０はクロック信号入力路６での信号、１１はデータ信号入力路４での信号、１２、１３は、データ信号出力路５での信号で、１２は、プロセスバラツキによる遅延値最小の場合、１３は、プロセスバラツキによる遅延値最大の場合、１４は、検査時のストローブポイントである。図１９の従来のタイミングチャートと比べるとクロック遅延用バッファ回路を介さない分だけ遅延差は、相対的に少なくなり、遅延値最小から最大までを１つのストローブポイントで網羅することができ、複数のストローブポイントでの検査実施の必要がなく、検査時間増大を抑えることができる。

なお、Ｉ／Ｏ領域に、出力信号および双方向信号に対して図１の単位Ｉ／Ｏセルを配置する例を示したが、通常使用時に出力信号の遅延量をフレキシブルに調整するために、検査モード信号入力路８の信号を“１”に固定したクロック遅延の付加なしの図１の単位Ｉ／Ｏセルを必要に応じて配置することも可能である。

（実施形態２）
次に、本発明の実施形態２について、図面を参照しながら説明する。

図４、図５および図６は本発明の実施形態２に係る出力信号および双方向信号に対応する単位Ｉ／Ｏセルの回路構成図である。

図４において、１５はクロック遅延用バッファ回路２と異なる遅延値のクロック遅延用バッファ回路、１６は第２のクロック信号出力路、１７は遅延用バッファ切換信号入力路、１８は遅延用バッファ切換セレクタであり、これらの回路が図１の単位Ｉ／Ｏセルの回路構成に加えられている。

図４の単位Ｉ／Ｏセルは、図１の単位Ｉ／Ｏセルの機能に加えて、遅延用バッファ切換信号により、複数のバッファ遅延値のなかから１つを選択することができる。

図５および図６において、１は同期出力用のフリップフロップ回路、３は出力バッファ回路、４はデータ信号入力路、５はデータ信号出力路、６は第１のクロック信号入力路、７は第１のクロック信号出力路、１９は第２のクロック信号入力路、１６は第２のクロック信号出力路である。なお、第１、第２のクロック信号入出力路共にスルーで接続されている。図５と図６の違いは、フリップフロップ回路１のクロックＣＫの接続先が、図５では第２のクロック信号であり、図６では第１のクロック信号である。

図７は、出力信号および双方向信号に対応する単位Ｉ／Ｏセルに図４、図５、および図６の単位Ｉ／Ｏセルを使用したチップ全体の構成を示す図の一例である。図７において、単位Ｉ／Ｏセル２２、２３は図４の単位Ｉ／Ｏセルが配置された位置であり、２４が示す範囲は図６の単位Ｉ／Ｏセルが配置されるＩ／Ｏ配置領域を示し、２５、２６、および２７が示す範囲は図５あるいは図６の単位Ｉ／Ｏセルが配置されるＩ／Ｏ配置領域を示す。このような単位Ｉ／Ｏセルの配置構成で、配置された図４の単位Ｉ／Ｏセル２２は、クロック遅延用バッファの切換に関して、たとえば、クロック遅延用バッファ回路２を選択し、配置された図４の単位Ｉ／Ｏセル２３は、たとえば、クロック遅延用バッファ回路１５を選択するよう遅延用バッファ切換信号を設定する。

このように設定することにより、通常使用時に関して実施形態１では、クロック信号の進行方向に対して遅延は、増える方向にしかなかったが、多くのバリエーションが可能となる。

ここで、たとえば、クロック遅延用バッファ回路２の遅延値は１Ｔｄ、クロック遅延用バッファ回路１５の遅延値は２Ｔｄであるとすると、Ｉ／Ｏセル配置領域２４の遅延は０Ｔｄ、Ｉ／Ｏセル配置領域２５の遅延は図５の単位Ｉ／Ｏセルでは２Ｔｄとなり図６の単位Ｉ／Ｏセルでは０Ｔｄとなる。また、Ｉ／Ｏセル配置領域２６の遅延は図５の単位Ｉ／Ｏセルでは１Ｔｄとなり図６の単位Ｉ／Ｏセルでは０Ｔｄとなる。また、Ｉ／Ｏセル配置領域２７の遅延は図５の単位Ｉ／Ｏセルでは２Ｔｄとなり図６の単位Ｉ／Ｏセルでは０Ｔｄとなり、遅延の分布にバリエーションを与えることができる。したがって、クロック信号の進行方向に関係なく、自由にＩ／Ｏの出力遅延を設定することができる。

検査時には、クロック信号に同期して出力信号が出力されるので、１つのストローブポイントで検査することができ、複数のストローブポイントでの検査実施の必要がなくなり、検査時間増大を抑えることができる。

なお、ここでは、クロック遅延用バッファ回路の遅延値は２種類の例を示したが、複数個の遅延値から選択することも可能である。

（実施形態３）
次に、本発明の実施形態３について、図面を参照しながら説明する。

図８、図９、図１０および図１１は、本発明の実施形態３に係る出力信号および双方向信号に対応する単位Ｉ／Ｏセルの回路構成図である。

図８は、図１の単位Ｉ／Ｏセルの回路構成と比べると、クロック信号の入力路から出力路に直結したスルー配線が２本追加されている。

１本目は、第１のクロック信号入力路６から第１のクロック信号出力路７のスルー配線（以降第１のクロック信号という）、２本目は、第２のクロック信号入力路１９から第２のクロック信号出力路１６のスルー配線（以降第２のクロック信号という）である。

この図８において、１は同期出力用のフリップフロップ回路、２はクロック遅延用バッファ回路、３は出力バッファ回路、４はデータ信号入力路、５はデータ信号出力路、２９は第３のクロック信号入力路、３０は第３のクロック信号出力路、８は検査モード信号入力路、９は通常・検査モード切換セレクタである。検査モード信号入力路８（通常使用時は“０”で、検査時には、“１”となる信号）を設けて、検査時には、クロック遅延用バッファ回路２をスルーした信号をフリップフロップ回路１のクロックに使用する。

図９において、１はフリップフロップ回路、３は出力バッファ回路、４はデータ信号入力路、５はデータ信号出力路、６は第１のクロック信号入力路、７は第１のクロック信号出力路、１９は第２のクロック信号入力路、１６は第２のクロック信号出力路、２９は第３のクロック信号入力路、３０は第３のクロック信号出力路である。なお、第１および第２のクロック信号は共にスルーで接続されており、第３のクロック信号入力路２９は、第３のクロック信号出力路３０にスルーで接続されているのに加えて、フリップフロップ回路１のクロックＣＫにも接続されている。

図１０および図１１において、１はフリップフロップ回路、３は出力バッファ回路、４はデータ信号入力路、５はデータ信号出力路、６は第１のクロック信号入力路、７は第１のクロック信号出力路、１９は第２のクロック信号入力路、１６は第２のクロック信号出力路、２９は第３のクロック信号入力路、３０は第３のクロック信号出力路、図１０の３１は第１のクロック信号を入力とし第２のクロック信号を出力とするクロックツリー用バッファで、図１１の３２は第２のクロック信号を入力とし第３のクロック信号を出力とするクロックツリー用バッファである。

図１２は、出力信号および双方向信号に対応する単位Ｉ／Ｏに、図８、図９、図１０、および図１１の単位Ｉ／Ｏセルを使用したチップ全体の構成を示す図の一例である。

図１２において、２０は内部領域、２１はＩ／Ｏ領域、単位Ｉ／Ｏセル３３はクロックツリー用バッファ３１を含む図１０の単位Ｉ／Ｏセルの配置を示し、単位Ｉ／Ｏセル３４はクロックツリー用バッファ３２を含む図１１の単位Ｉ／Ｏセルの配置を示す。また、４１は第１のクロック信号線、４２は第２のクロック信号線、４３は第３のクロック信号線Ａ、４４は第３のクロック信号線Ｂを示す。

この構成により、第１のクロック信号が図１０の単位Ｉ／Ｏセルのバッファを経由して第２のクロック信号となり、このクロック信号が２箇所に配置された単位Ｉ／Ｏセル３４（図１１の単位Ｉ／Ｏ）によって２本の枝に分かれ、クロックツリーを形成し、第３のクロック信号ＡおよびＢが生成される。

クロックツリーにより生成された２本の第３のクロック信号ＡおよびＢは、実施形態１におけるクロック信号と同様のクロック信号となり、それぞれＩ／Ｏ領域２１に配置された図８の単位Ｉ／Ｏセル（クロック信号の遅延が追加されるセル）および図９の単位Ｉ／Ｏセル（クロック信号の遅延が追加されないセル）のクロック信号となる。

以上のようなクロックツリーの構成にすることにより、クロック入力から各単位Ｉ／Ｏセルまでの負荷配分（配線長・バッファ段数および駆動能力）を等分にすることが可能となる。したがって、単位Ｉ／Ｏセル数の増加およびクロック周波数の高速化に対応することができる。

なお、ここでは、１組のクロックツリーの例を示したが単位Ｉ／Ｏセル数が増加する場合、複数のクロックツリーを形成することにより、クロックツリーの負荷を分散することも可能である。

（実施形態４）
次に、本発明の実施形態４について図面を参照しながら説明する。

図１３は、本発明の実施形態４に係る出力信号および双方向信号に対応する単位Ｉ／Ｏセルの回路構成図である。図１の回路構成と比べると、内部クロック信号入力路３５、使用クロック切換信号入力路３６、使用クロック切換セレクタ３７が追加されている。つまり、フリップフロップ回路１のクロック端子ＣＫ入力を使用クロック切換信号入力路３６によって、外部から入力されたクロック信号入力路６と外部クロックに非同期の内部クロック信号入力路３５とを切換えることができる。

本発明の単位Ｉ／Ｏセルを使用することにより、データ信号入力路４の入力信号をクロック信号入力路６の外部クロック信号に同期して出力するかあるいは、外部クロックに非同期である内部クロック信号入力路３５の内部クロック信号に同期して出力するかを選択することができ、外部クロック信号に非同期の内部クロック入力路３５に同期している信号を出力する場合にも対応することができる。

また、検査時には使用クロック切換信号入力路３６の信号を“０”とし、検査モード信号入力路８の信号を“１”とすることにより、遅延のない外部クロック信号に同期して出力信号が出力するため、１つのストローブポイントで検査ができ、検査時間の増加を抑制することができる。

本発明は、出力信号のスイッチングのタイミングをシフトできるようにし、ＶＤＤ〜ＶＳＳ間のピーク電流を平均化することにより、電源端子数を抑制し、入力信号や出力信号の端子を最大限有効活用すると共に、出力信号のスイッチング時期をシフトしたことによる検査時の検査時間の増加を抑制するものであり、半導体集積回路装置全般に応用することができ、応用分野は家電分野産業用分野など広範囲にわたり、その産業上の利用可能性は非常に広くかつ大きい。

本発明の実施形態１に係る単位Ｉ／Ｏセルの回路構成図 本発明の実施形態１に係るチップ全体の構成を示す図 本発明の実施形態１に係るタイミングチャート 本発明の実施形態2に係る単位Ｉ／Ｏセルの回路構成図 本発明の実施形態2に係る単位Ｉ／Ｏセルの回路構成図 本発明の実施形態2に係る単位Ｉ／Ｏセルの回路構成図 本発明の実施形態2に係るチップ全体の構成を示す図 本発明の実施形態３に係る単位Ｉ／Ｏセルの回路構成図 本発明の実施形態３に係る単位Ｉ／Ｏセルの回路構成図 本発明の実施形態３に係る単位Ｉ／Ｏセルの回路構成図 本発明の実施形態３に係る単位Ｉ／Ｏセルの回路構成図 本発明の実施形態３に係るチップ全体の構成を示す図 本発明の実施形態4に係る単位Ｉ／Ｏセルの回路構成図 従来の例のチップ全体の構成を示す図 従来の例の単位Ｉ／Ｏセルの回路構成図 従来の例の単位Ｉ／Ｏセルの回路構成図 従来のＶＤＤ〜ＶＳＳ間に流れる電流と時間の関係図 従来のＶＤＤ〜ＶＳＳ間に流れる電流と時間の関係図 従来の一実施例のタイミングチャート

符号の説明

１ フリップフロップ回路
２，１５ クロック遅延用バッファ回路
３ 出力バッファ回路
４ データ信号入力路
５ データ信号出力路
６ クロック信号入力路（第１のクロック信号入力路）
７ クロック信号出力路（第１のクロック信号出力路）
８ 検査モード信号入力路
９ 通常・検査モード切換セレクタ
１０ クロック信号入力路６での信号
１１ データ信号入力路４での信号
１２ データ信号出力路５での信号（遅延値最小）
１３ データ信号出力路５での信号（遅延値最大）
１４ ストローブポイント
１６ 第２のクロック信号出力路
１７ 遅延用バッファ切換信号入力路
１８ 遅延用バッファ切換セレクタ
１９ 第２のクロック信号入力路
２０ 内部領域
２１ Ｉ／Ｏ領域
２２，２３，３３，３４，３８ 単位Ｉ／Ｏセル
２４，２５，２６，２７ Ｉ／Ｏセル配置領域
２８ クロック信号導入路
２９ 第３のクロック信号入力路
３０ 第３のクロック信号出力路
３１，３２ クロックツリー用バッファ
３５ 内部クロック信号入力路
３６ 使用クロック切換信号入力路
３７ 使用クロック切換セレクタ
４１ 第１のクロック信号線
４２ 第２のクロック信号線
４３ 第３のクロック信号線Ａ
４４ 第３のクロック信号線Ｂ

Claims (7)

1. フリップフロップ回路と、外部クロック信号を遅延させるクロック遅延用バッファ回路と、前記クロック遅延用バッファ回路の出力信号と前記外部クロック信号のいずれかを選択するセレクタと、前記セレクタの出力信号を前記フリップフロップ回路のクロック端子とクロック信号出力路に送出する配線と、を具備した出力もしくは双方向セルを、入出力セルが配置される入出力領域内に、配置することを特徴とする半導体集積回路装置。
2. 外部クロック信号を遅延させる異なる遅延時間のクロック遅延用バッファ回路と、前記クロック遅延用バッファ回路の出力信号のいずれか１つを選択する第１のセレクタと、前記第１のセレクタの出力信号と前記外部クロック信号のいずれかを選択する第２のセレクタと、前記第２のセレクタの出力信号をフリップフロップ回路のクロック端子とクロック信号出力路に送出する配線と、を具備することを特徴とする請求項１記載の半導体集積回路装置。
3. 遅延が付加されないクロック信号のスルー用配線と、遅延が付加されたクロック信号のスルー用配線と、前記スルー用配線の１つをフリップフロップ回路のクロック端子に接続する配線と、を具備した出力もしくは双方向セルを、入出力セルが配置される入出力領域内に配置することを特徴とする請求項２記載の半導体集積回路装置。
4. 第１のクロック信号を入力とし第２のクロック信号を出力する第１のバッファ回路と、第２のクロック信号をスルーとする配線と、第３のクロック信号をクロック入力とするフリップフロップ回路と、を具備する第１の出力もしくは双方向セルと、
   第１のクロック信号をスルーとする配線と、第２のクロック信号を入力とし第３のクロック信号を出力する第２のバッファ回路と、前記第３のクロック信号をクロック入力とするフリップフロップ回路と、を具備する第２の出力もしくは双方向セルと、
   第１のクロック信号をスルーとする配線と、第２のクロック信号をスルーとする配線と、第３のクロック信号をスルーとする配線と、前記第３のクロック信号をクロック入力とするフリップフロップ回路と、を具備する第３の出力もしくは双方向セルと、
   第１のクロック信号をスルーする配線と、第２のクロック信号をスルーする配線と、第３のクロック信号を遅延させるクロック遅延用バッファ回路と、前記クロック遅延用バッファ回路の出力信号と前記第３のクロック信号のいずれかを選択するセレクタと、前記セレクタの出力信号をフリップフロップ回路のクロック端子と第３のクロック信号出力路に送出する配線と、を具備した出力もしくは双方向セルと、
   を入出力セルが配置される入出力領域内に配置することを特徴とする請求項１記載の半導体集積回路装置。
5. 外部クロック信号に同期するクロック信号と前記外部クロック信号に非同期の複数のクロック信号のいずれかを選択するセレクタと、前記セレクタの出力信号をクロック入力とするフリップフロップ回路と、を具備した出力もしくは双方向セルを、入出力セルが配置される入出力領域内に配置することを特徴とする請求項１記載の半導体集積回路装置。
6. 請求項４記載の半導体集積回路装置において、第１の出力もしくは双方向セル内にある第１のバッファ回路と、第２の出力もしくは双方向セル内にある第２のバッファ回路によってクロックツリーとなるように第１の出力もしくは双方向セルと第２の出力もしくは双方向セルを入出力セルが配置される入出力領域内に配置することを特徴とする半導体集積回路装置の設計方法。
7. 請求項１記載の半導体集積回路装置において、通常使用時には外部クロック信号を遅延させるクロック遅延用バッファ回路の出力信号をフリップフロップ回路のクロック入力とし、検査時には前記外部クロック信号を前記フリップフロップ回路のクロック入力とすることを特徴とする半導体集積回路装置の検査方法。

Images