JP2015008338A - 半導体装置 - Google Patents
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Abstract
【課題】出力回路で発生した電源ノイズが他の出力回路へ伝播するのを低減する半導体装置を提供する。【解決手段】DQS出力回路12とDQSB出力回路13の組に対してVDDQ電源パッド24bとVSSQ電源パッド25cが配置され、チップ内VDDQ電源配線16、VDDS配線17の、VSSQ電源パッド25bと25cの間等に抵抗18が配置されている。VSSQ電源パッド25bと25cは異なるVSSQ電源ボール32、41に接続されている。【選択図】図1
Description
本発明は、複数の出力回路と、これら出力回路に電源電圧を供給する電源配線と、電源配線に接続される電源パッドと、を有するチップと、電源パッドと接続される電源ボールを有し、前記チップが搭載された基板と、を備える半導体装置に関する。
図10は半導体チップの模式図である。半導体チップ2は基板1に搭載され、半導体チップ2の中央部にはセンターパッド3が配置されている。そして、センターパッド3の両脇の基板1にはボール4が多数配置されている。半導体チップ2のセンターパッド3は基板1のベタ配線(不図示)などに接続されている。半導体チップ2のセンターパッド3から基板1のベタ配線への接続は、ボンディングやリードなどにより行われる。基板1のベタ配線は、ボール3に接続されている。それぞれの信号、電源に対応するボール3は、JEDEC(Joint Electronic Device−Electronic IndustrialAssociation)などの規格により定められている。
図11は図10の5の部分の、半導体チップ2の詳細図、図12は図11の拡大図である。DQ出力回路11、DQS出力回路12、DQSB出力回路13、補償容量14、およびESD(Electrostatic Discharge)素子15が、低抵抗配線であるチップ内出力VDDQ電源配線16、チップ内出力VSSQ電源配線17と接続されている。DQ出力回路11は出力信号DQを出力する回路である。DQS出力回路12は、データ・ストローブ信号DQSを出力する回路である。DQSB出力回路13は、データ・ストローブ信号DQSを反転したデータ・ストローブ信号DQSBを出力する回路である。データ・ストローブ信号DQS、DQSBは、出力信号DQの基準クロックとして機能する。補償容量14はチップ内出力VDDQ電源配線16、チップ内出力VSSQ電源配線17の電圧変動を抑える役目をする。ESD素子15は、静電気保護のための素子である。チップ内出力VDDQ電源配線16、チップ内出力VSSQ電源配線17はそれぞれハイの電源電圧VDDQ、ロウの電源電圧VSSQをDQ出力回路11、DQS出力回路12、DQSB出力回路13に供給するための配線である。DQ出力回路11、DQS出力回路12、DQSB出力回路13の出力信号線はそれぞれ出力回路パッド21、22、23に接続され、そこから基板1の対応するベタ配線に接続されている。図では省略されているが、ベタ配線は、基板1の対応するボール4に接続されている。チップ内出力VDDQ電源配線16はチップ2の電源パッド24a〜24eに接続され、チップ内出力VSSQ電源配線17はチップ2の電源パッド25a〜25eに接続されている。電源パッド24a、24b、24c、24d、24eから基板1のVDDQ電源ボール31、42、42、34まで、電源パッド25a、25b、25c、25d、25eから基板1のVSSQ電源ボール41、32、32、43、43までは、これら電源パッドと基板1のベタ配線との間のボンディング(図中、破線)などで接続されている。ベタ配線は、基板1のVDDQ電源ボール31、34、42、VSSQ電源ボール32、41、43に接続されている。VDDQ電源ボール31、34、42から、VDDQ電源パッド24a〜24e、チップ内出力VDDQ電源配線16を経て電源電圧VDDQがDQ,DQS,DQSBの各出力回路111、12、13に供給される。VSSQ電源ボール32、41、43から、VSSQ電源パッド25a〜25e、チップ内出力VSSQ電源配線17を経て電源電圧VSSQがDQ,DQS,DQSBの各出力回路111、12、13に供給される。なお、DQ,DQS,DQSBの各出力回路111、12、13の出力回路パッド21、22、23からの信号配線も基板1のボール3と接続されているが、図11、図12ではその信号配線の図示は省略されている。
図13はDQ、DQS、DQSBの各出力回路11、12、13の回路図である。図13では、DQS出力回路12のみ構成を示しているが、DQSB出力回路13、DQ出力回路11もDQS出力回路12と同様の構成である。DQ出力回路11はメモリ(不図示)に記憶されているデータData<n>R、Data<n>FをクロックLCLKOEに同期して取り込み、データ信号DQを内部動作電源VDD、VSSから外部出力電源VDDQ、VSSQとして、順次出力する。このとき、データData<n>RはクロックLCLKOEの立ち上がりに、データData<n>FはクロックLCLKOEの立ち下りに同期して出力される。DQSとDQSBは、外部からのREADコマンドの入力を受けて図示されない回路で生成される。そして、DQS出力回路12、DQSB出力回路13より出力される。DQSBはDQSの逆相となる。DQS,DQSB,DQの各出力回路12、13、11は同じ構成であるが、その配置位置によりクロックCLCKOEの入力タイミングにスキューが生じ、クロックCLCKOEのタイミング差(tDQSQ)が発生する(図14A)。図13では、DQS、DQSBの出力回路12、13へのクロックCLCKOEの入力タイミングが、DQ出力回路11への入力タイミングよりも遅いので、出力信号DQ1に対する出力信号DQS、DQSBのタイミング差(tDQSQ)が最も大きくなる。
図14A、図14Bの出力信号DQ、DQS、およびDQSBの波形図により、電源ノイズが発生する理由を説明する。出力信号DQS、DQSBは常に逆相に動作するが、出力信号DQはデータパタンにより切り替わる。出力信号DQのデータパタンが切り替わらない時、出力回路11、12、13から電源ノイズは発生しない。例えば、出力信号DQのパタンがハイからロウに一斉に切り替わるとき(図14A)、電源電圧VSSQが浮き上がる。ここで、DQS、DQSBの出力回路12、13は、配置位置の関係上、DQ1の出力回路11よりも時間tDQSQ遅れて動作している。このため、電源電圧VSSQの浮き上がりによる電源ノイズの影響を受け、この時出力信号DQと同相の出力信号DQSBの立ち下がり遅延が発生し、Voxの値が大きくなる。逆に、出力信号DQがロウからハイに切り替わるときにも、電源電圧VDDQが沈むことにより電源ノイズが発生し、電源ハイによりVoxの値が小さくなる。Voxとは、出力信号DQSとDQSBがクロスするときの電位である。Voxの理想の値は、(VDDQ―VSSQ)/2である。Voxのクロスポイントは、規格により範囲が定まっており、その値が規格の範囲からずれると問題となる。
図15、図16は電源ノイズの伝播経路を示している。図15は、DQ1の出力回路11(図中星印で示す)で発生した電源ノイズが、チップ内出力VDDQ電源配線16、チップ内出力VSSQ電源配線17を介して、DQS、DQSBの出力回路12、13に伝播する様子を示している。チップ内出力VDDQ電源配線16、チップ内出力VSSQ電源配線17は低抵抗線で形成されているので、電源ノイズがチップ内出力VDDQ電源配線16、チップ内出力VSSQ電源配線17を介して容易にDQS、DQSBの出力回路12、13に伝播する。図16は、DQ1の出力回路11で発生した電源ノイズが基板1のワイヤーを経由して伝播する様子を示している。DQS、DQSBの出力回路12、13とDQ出力回路11とでVSSQ電源パッド(25bと25c)を共有しているので、電源ノイズがワイヤーとVSSQ電源パッド25bと25cを介して、DQ出力回路11からDQS、DQSBの出力回路12、13に伝播する。
DQ出力回路11で発生した電源ノイズのDQS、DQSBの出力回路12、13への伝播経路には、上述したように2種類ある。
特許文献1は、半導体メモリの複数の回路ブロックの電源分離方式に関して、複数種類の組み合わせのうちの最適な組み合わせを簡単に探索する技術を開示しているが、発生した電源ノイズを低減させる構成については何ら記載されていない。
本発明の目的は、出力回路で発生した電源ノイズが他の出力回路へ伝播するのを低減する半導体装置を提供することにある。
複数の出力回路のうち、第1の数からなる第1の出力回路と、第1の出力回路に対応して配置された第1の電源パッドと、第1の出力回路に前記第1の電源パッドを接続する、電源配線の一部である第1の電源配線とを第1の組とする。第1の出力回路を除く複数の出力回路のうち、第2の数からなる第2の出力回路と、第2の出力回路に対応して配置された第2の電源パッドと、第2の出力回路に第2の電源パッドを接続する、電源配線の一部である第2の電源配線を第2の組とする。そして第1の電源配線と第2の電源配線とを互いに分離する抵抗を、第1の電源配線と第2の電源配線との間に接続する。
この構成により、チップ内出力電源配線を介して特定の数の出力回路に伝播する電源ノイズが低減される。
第1の電源パッドと第2の電源パッドとが一つの電源ボールに接続されると共に、第1の電源パッドに前記一つの電源ボールを接続する配線と第2の電源パッドに前記一つの電源ボールを接続する配線とが、前記一つの電源ボールを介して接続されている。
この構成により、基板のワイヤーを介して特定の数の出力回路に伝播する電源ノイズが電源により吸収される。
1)チップ内出力電源配線を介して特定の数の出力回路に伝播する電源ノイズを低減することができる。その理由は、特定の数の出力回路を1つの組として、他の出力回路と共有しない電源パッドを配置し、さらに前記組とその他の出力回路の電源配線の途中に抵抗を配置して、前記組のチップ内出力電源配線をその他の出力回路のチップ内出力電源配線から分離しているためである。
2)さらに、基板のワイヤーを介して伝播する電源ノイズを電源により吸収することができる。その理由は、第1の電源パッドと第2の電源パッドとが一つの電源ボールに接続されると共に、第1の電源パッドに前記一つの電源ボールを接続する配線と第2の電源パッドに前記一つの電源ボールを接続する配線とが、前記一つの電源ボールを介して接続されているからである。
3)異なる出力回路から伝播される電源ノイズを低減することで、出力回路の出力信号の立ち下がりまたは立ち下がりに起こる遅延を防止し、AC特性を向上させることができる。
次に、本発明の実施の形態について図面を参照して説明する。
[第1の実施形態]
図1は本発明の第1の実施形態の半導体装置を示す図、図2は図1を拡大した図である。図1、図2中、図10、図11中と同じ参照番号は同じ部品を指す。
図1は本発明の第1の実施形態の半導体装置を示す図、図2は図1を拡大した図である。図1、図2中、図10、図11中と同じ参照番号は同じ部品を指す。
本実施形態では、VDDQ電源パッド24fが設けられ、VDDQ電源ボール44に接続され、VSSQ電源パッド25cはVSSQ電源ボール41に接続され、VDDQ電源パッド24cはVDDQ電源ボール34に接続され、VSSQ電源パッド25dはVSSQ電源ボール33に接続されている。これにより、DQS出力回路12とDQSB出力回路13の組に対してVDDQ電源パッド24bとVSSQ電源パッド25cが配置され、隣り合う2つのDQ出力回路11に対してVDDQとVSSQの電源パッドの対(24aと25a、24fと25b、24cと25d、24dと25e)が配置されていることになる。さらに、本実施形態では、DQS出力回路12とDQS出力回路13に対して配置されたVDDQ電源パッド24bとVSSQ電源パッド25cと、これらと互いに隣り合うVDDQ電源パッド24c、VSSQ電源パッド25bの間のチップ内出力VDDQ電源配線16およびチップ内出力VSSQ電源配線17の途中に抵抗18が配置されている。この抵抗18は、チップ内出力VDDQ電源配線16、チップ内出力VSSQ電源配線17を伝播する電源ノイズを低減することができる。ここで、抵抗18の抵抗値は目的を達成できる値であれば、特に制限を受けないが、数十〜数百Ω程度が好ましい。通常、このような抵抗にはタングステン抵抗を利用するが、特に材料も制限を受けない。VDDQ電源パッド、VSSQ電源パッドとVDDQ電源ボール、VSSQ電源ボールを接続する配線同士が、VDDQ電源ボール、VSSQ電源ボールに達する前には互いに接続されないので、この配線を介して伝播する電源ノイズを電源により吸収することができる。
図3は本実施形態における出力信号DQ、DQS、DQSBの波形図である。出力信号DQのスイッチング(ハイ→ロウ)により電源ノイズが発生しても(点線)、出力信号DQS、DQSBに伝播する電源ノイズは低減されている(実線)。このため、電源電圧VSSQの浮き上がり小さくなり、出力信号DQSBの立ち下がりが遅延することにより生じるVoxの値の変化が小さくなっている。なお、図3において、VSSQ_a、VSSQ_b、VSSQ_cはそれぞれ図1、図2中のVSSQ電源パッド25b、25c、25dの電位である。
Voxスペックは出力信号DQSとDQSBのそれぞれに関係するため、DQSとDQSBの出力回路12、13を分離した構成としてもよい。これにより、DQSとDQSBの電源ノイズによる影響がさらに低減される。
DQS出力回路12とDQSB出力回路13の組に対してVDDQ電源パッド24bとVSSQ電源パッド25cが配置されているが、これらの電源パッドに接続される電源ボールVDDQ、VSSQが共有して使用されない場合は、DQS出力回路12とDQS出力回路13に対して配置されたVDDQ電源パッド24bとVSSQ電源パッド25cと、これらと互いに隣り合うVDDQ電源パッド24c、VSSQ電源パッド25bの間のチップ内出力VDDQ電源配線16およびチップ内出力VSSQ電源配線17の途中に抵抗18を配置するのみで、DQS出力回路12とDQS出力回路13への電源ノイズの伝播を低減することができる。
[第2の実施形態]
図4は本発明の第2の実施形態の半導体装置を示す図である。
図4は本発明の第2の実施形態の半導体装置を示す図である。
出力信号DQにズレが生じた場合にも、出力信号DQS,DQSBのVoxの値に変化が生じた場合と同様にAC特性に影響を与える。出力信号DQにズレが発生する理由は、Voxの値がノイズにより変化する理由と同様であるが、出力信号DQのズレはtDQSQのズレとして生じる。本実施形態は、出力信号DQのズレも低減するものである。
本実施形態の第1の実施形態との違いは、出力回路DQSとDQSBの組み合わせのみでなく、出力回路DQも2つの隣り合うDQ出力回路を組として、それぞれの組にVDDQとVSSQの電源パッドが配置されていることである。さらに、チップ内出力VDDQ電源配線16とチップ内出力VSSQ電源配線17の、それぞれ組の間に抵抗18が配置されている点である。これにより、出力信号DQも他の組のDQ出力回路で発生した電源ノイズの影響を受けることがなくなる。そして、出力信号DQの立ち上がりまたは立ち下がりの遅延がなくなる。
本実施形態では、DQ出力回路11、DQS出力回路12,DQSB出力回路13に対して本発明を適用しているが、出力信号DQのtDQSQのズレをなくすためにDQ出力回路11のみに適用することも可能である。
[第3の実施形態]
図5は本発明の第3の実施形態の半導体装置を示す図である。
図5は本発明の第3の実施形態の半導体装置を示す図である。
本実施形態の第2の実施形態との違いは、DQS出力回路12とDQSB出力回路13の組、2つの隣り合うDQ出力回路11の組毎に補償容量14を配置した点である。各組間のチップ内出力VDDQ電源配線16とチップ内出力VSSQ電源配線17間に配置された抵抗18と補償容量15がロウパスフィルタを構成することで電源ノイズをさらに抑えることができる。
ロウパスフィルタの特性は次式で表される。
|Vout|/|Vin|= 1/√(1+ω^2*C^2*R^2) :ω=2πf
20log|Vout|/|Vin| (dB)
ここで、Vin、Voutはロウパスフィルタの入出力、Cは補償容量15の容量、Rは抵抗18の抵抗値である。
20log|Vout|/|Vin| (dB)
ここで、Vin、Voutはロウパスフィルタの入出力、Cは補償容量15の容量、Rは抵抗18の抵抗値である。
電源ノイズの発生は出力信号DQのスイッチングによるので、DQ出力回路11の動作における周波数(tCK)に依存すると考えられる。1組単位の補償容量14が121pF程度した場合の、周波数を変化させた際のロウパスフィルタの周波数特性の抵抗値依存性を図6に示す。図からわかるように、tCK=0.87(ns)−100(Ω)の設定で、電源ノイズが99%低減され、tCK=10.0(ns)−100(Ω)の設定で電源ノイズが90%低減される。
補償容量14の容量と抵抗18の抵抗値を調整することにより、所望の周波数の電源ノイズをカットすることができる。
[第4の実施形態]
図7は本発明の第4の実施形態の半導体装置を示す図である。
図7は本発明の第4の実施形態の半導体装置を示す図である。
本実施形態の第3の実施形態との違いは、DQS出力回路12とDQSB出力回路13の組、2つの隣り合うDQ出力回路11の組毎にESD素子15が配置されている点である。ESD素子15を組毎に配置することで、各出力回路11、12、13の近くにESD素子15が配置されることになるので良好なESD耐性が得られる。
[第5の実施形態]
図8は本発明の第5の実施形態の半導体装置を示す図である。
図8は本発明の第5の実施形態の半導体装置を示す図である。
本実施例形態の第4の実施形態との違いは、ESD素子15を各組間の抵抗18に対して設けた点である。これにより、ESD素子15の数が第4の実施形態と比較して1つ減るとともに、半導体装置の省スペース化が可能になる。
[第6の実施形態]
図9は本発明の第6の実施形態の半導体装置を示す図である。
図9は本発明の第6の実施形態の半導体装置を示す図である。
本実施形態は、第2の実施形態においては、組毎にESD素子15を配置したものである。
[他の実施形態]
第2から第6の実施形態において、各組における出力回路(DQ出力回路11、DQS出力回路12、DQSB出力回路13)の数を1つとすることもできる。さらに、3つ以上の任意の個数とすることもできる。さらに、VoxスペックのあるDQS出力回路12、DQSB出力回路13を分離した構成とすることもできる。
第2から第6の実施形態において、各組における出力回路(DQ出力回路11、DQS出力回路12、DQSB出力回路13)の数を1つとすることもできる。さらに、3つ以上の任意の個数とすることもできる。さらに、VoxスペックのあるDQS出力回路12、DQSB出力回路13を分離した構成とすることもできる。
第2から第6の実施形態において、各組における電源パッドVDDQ、VSSQと接続される電源ボールVDDQ、VSSQが、他の電源パッドVDDQ、VSSQに対して共有されていないならば、各組を分離するように電源配線VDDQ、VSSQの途中に抵抗を配置するのみで、電源ノイズの伝播を低減することができる。
これらの構成は目的とする電源ノイズ低減、チップサイズ、基板のレイアウトを考慮して決定すればよい。
1 基板
2 半導体チップ
3 センターパッド
4 ボール
5 部分
11 DQ出力回路
12 DQS出力回路
13 DQSB出力回路
14 補償容量
15 ESD素子
16 チップ内出力VDDQ電源配線
17 チップ内出力VSSQ電源配線
18 抵抗
21 DQパッド
22 DQSパッド
23 DQSBパッド
24a〜24f VDDQ電源パッド
25a〜25e VSSQ電源パッド
31〜35、41〜44 電源ボール
2 半導体チップ
3 センターパッド
4 ボール
5 部分
11 DQ出力回路
12 DQS出力回路
13 DQSB出力回路
14 補償容量
15 ESD素子
16 チップ内出力VDDQ電源配線
17 チップ内出力VSSQ電源配線
18 抵抗
21 DQパッド
22 DQSパッド
23 DQSBパッド
24a〜24f VDDQ電源パッド
25a〜25e VSSQ電源パッド
31〜35、41〜44 電源ボール
Claims (9)
- 第1の電源電圧がそれぞれ供給される第1の電源パッド及び第2の電源パッドと、
第1の回路及び第2の回路と、
前記第1の電源パッドと前記第1の回路との間に何ら直列的な抵抗を介することなく、前記第1の電源パッドを前記第1の回路に相互接続する第1の電源配線と、
前記第2の電源パッドと前記第2の回路との間に何ら直列的な抵抗を介することなく、前記第2の電源パッドを前記第2の回路に相互接続する第2の電源配線と、
前記第1の電源配線及び前記第2の電源配線を相互接続する第1の抵抗と、を備える装置。 - 第1の信号パッド及び第2の信号パッドを更に備え、
前記第1の回路は、前記第1の信号パッドに接続された出力ノードを有し、
前記第2の回路は、前記第2の信号パッドに接続された出力ノードを有する、ことを特徴とする請求項1に記載の装置。 - 前記第1の電源電圧が供給される第3の電源パッドと、
第3の回路と、
前記第3の電源パッドと前記第3の回路との間に何ら直列的な抵抗を介することなく、前記第3の電源パッドを前記第3の回路に相互接続する第3の電源配線と、
前記第3の電源配線及び前記第1の電源配線を相互接続する第2の抵抗と、を更に備える請求項1に記載の装置。 - 第1の信号パッド、第2の信号パッド及び第3の信号パッド、を更に備え、
前記第1の回路は、前記第1の信号パッドに接続された出力ノードを有し、
前記第2の回路は、前記第2の信号パッドに接続された出力ノードを有し、
前記第3の回路は、前記第3の信号パッドに接続された出力ノードを有する、ことを特徴とする請求項3に記載の装置。 - 第4の回路を更に備え、
前記第1の電源配線は、前記第1の電源パッドと前記第4の回路との間に何ら直列的な抵抗を介することなく、前記第1の電源パッドを前記第4の回路に相互接続する、ことを特徴とする請求項3に記載の装置。 - 第1の信号パッド、第2の信号パッド、第3の信号パッド及び第4の信号パッド、を更に備え、
前記第1の回路は、前記第1の信号パッドに接続された出力ノードを有し、
前記第2の回路は、前記第2の信号パッドに接続された出力ノードを有し、
前記第3の回路は、前記第3の信号パッドに接続された出力ノードを有し、
前記第4の回路は、前記第4の信号パッドに接続された出力ノードを有する、ことを特徴とする請求項5に記載の装置。 - 前記第1の抵抗は、タングステン抵抗を含む、請求項1に記載の装置。
- 前記第1の抵抗は、数十オームと数百オームとの間の抵抗値を示す、請求項1に記載の装置。
- 前記第1の電源パッド及び前記第2の電源パッド、前記第1の回路及び前記第2の回路、前記第1の電源線及び前記第2の電源線、並びに前記第1の抵抗を有する半導体チップと、
前記半導体チップが載置される基板と、を更に備え、
前記基板は、
互いに別々に配置され、前記第1の電源電圧がそれぞれに供給される第1の電源端子及び第2の電源端子と、
前記第1の電源端子から前記半導体チップの前記第1の電源パッドへ伸びる第1の電源配線と、
前記第2の電源端子から前記半導体チップの前記第2の電源パッドへ伸びる第2の電源配線と、を有する、ことを特徴とする請求項1に記載の装置。
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