JP2003045172A - メモリモジュール - Google Patents
メモリモジュールInfo
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dram (AREA)
- Memory System (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 レジスタ付メモリモジュールにおいて、無終
端のデュアルＴ−ブランチトポロジを採用し、高周波動
作に対応することのできるように改良されたレジスタ付
メモリモジュールを提供すること。 【解決手段】 Ｃ／Ａレジスタの出力用トランジスタの
出力端に対して直接的に又は間接的にシリアル接続され
たインピーダンス調整手段を設ける。インピーダンス調
整手段は、内部Ｃ／Ａバスの入力端部からＣ／Ａレジス
タ側を見た場合における出力インピーダンスがＣ／Ａレ
ジスタから出力される内部信号の動作範囲内において実
質的に一定となるように、該出力インピーダンスの調整
を行う。更に、立上り時間／立下り時間調整手段を設け
て、内部信号が所定のｔＲ／ｔＦを有するように、該内
部信号のｔＲ／ｔＦを調整することにより、良好な波形
が得られる。
端のデュアルＴ−ブランチトポロジを採用し、高周波動
作に対応することのできるように改良されたレジスタ付
メモリモジュールを提供すること。 【解決手段】 Ｃ／Ａレジスタの出力用トランジスタの
出力端に対して直接的に又は間接的にシリアル接続され
たインピーダンス調整手段を設ける。インピーダンス調
整手段は、内部Ｃ／Ａバスの入力端部からＣ／Ａレジス
タ側を見た場合における出力インピーダンスがＣ／Ａレ
ジスタから出力される内部信号の動作範囲内において実
質的に一定となるように、該出力インピーダンスの調整
を行う。更に、立上り時間／立下り時間調整手段を設け
て、内部信号が所定のｔＲ／ｔＦを有するように、該内
部信号のｔＲ／ｔＦを調整することにより、良好な波形
が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、一の基板上に複数
のメモリデバイスを搭載してなるメモリモジュールに関
し、特に、レジスタ付メモリモジュール又はバッファ付
メモリモジュールに関する。
のメモリデバイスを搭載してなるメモリモジュールに関
し、特に、レジスタ付メモリモジュール又はバッファ付
メモリモジュールに関する。
【０００２】
【従来の技術】レジスタ付メモリモジュールとは、基板
上に複数のメモリデバイスに共通のコマンド／アドレス
（Ｃ／Ａ）レジスタを有するタイプのメモリモジュール
である。ここで、Ｃ／Ａレジスタは、メモリモジュール
に送られてきたコマンド信号やアドレス信号をラッチし
（一時的に格納し）、そのラッチした（一時的に格納し
た）コマンド信号やアドレス信号を対応するメモリデバ
イスに対して内部信号として出力する。
上に複数のメモリデバイスに共通のコマンド／アドレス
（Ｃ／Ａ）レジスタを有するタイプのメモリモジュール
である。ここで、Ｃ／Ａレジスタは、メモリモジュール
に送られてきたコマンド信号やアドレス信号をラッチし
（一時的に格納し）、そのラッチした（一時的に格納し
た）コマンド信号やアドレス信号を対応するメモリデバ
イスに対して内部信号として出力する。
【０００３】一般に、パーソナルコンピュータ等に使用
されるメモリモジュールの数は複数であり、しかも、各
メモリモジュール上には複数のメモリデバイスが搭載さ
れている。このため、それら全てのメモリデバイスに対
してＣＰＵ又はチップセット（メモリコントローラ）か
らＣ／Ａ信号を直接供給することとすると、Ｃ／Ａ信号
は大きな容量負荷を駆動しなければならないこととな
る。そこで、これらの容量負荷を軽減させるため、各メ
モリモジュール毎にＣ／Ａレジスタが設けられている。
これにより、一つのメモリモジュール上に搭載されたメ
モリデバイスは、それと同じメモリモジュール上に搭載
されたレジスタにより駆動されることとなり、一方、Ｃ
ＰＵ又はチップセット側から見た場合におけるそのメモ
リモジュール上の負荷は該Ｃ／Ａレジスタのみとなる。
されるメモリモジュールの数は複数であり、しかも、各
メモリモジュール上には複数のメモリデバイスが搭載さ
れている。このため、それら全てのメモリデバイスに対
してＣＰＵ又はチップセット（メモリコントローラ）か
らＣ／Ａ信号を直接供給することとすると、Ｃ／Ａ信号
は大きな容量負荷を駆動しなければならないこととな
る。そこで、これらの容量負荷を軽減させるため、各メ
モリモジュール毎にＣ／Ａレジスタが設けられている。
これにより、一つのメモリモジュール上に搭載されたメ
モリデバイスは、それと同じメモリモジュール上に搭載
されたレジスタにより駆動されることとなり、一方、Ｃ
ＰＵ又はチップセット側から見た場合におけるそのメモ
リモジュール上の負荷は該Ｃ／Ａレジスタのみとなる。
【０００４】従来、Ｃ／Ａレジスタと複数のメモリデバ
イスとを接続するバス（以下、「内部Ｃ／Ａバス」とい
う）のトポロジに関し、種々の提案がなされている。代
表的なバストポロジとしては、一段階層を有するトポロ
ジ（以下、本明細書において「シングルＴ−ブランチト
ポロジ」という。）と、二段階層を有するトポロジ（以
下、本明細書において「デュアルＴ−ブランチトポロ
ジ」という。）とが知られている。後者の例としては、
http://www.chips.ibm.com/products/memoryにて示され
るＷｅｂサイトにて入手可能な“ＤＤＲ ＳＤＲＡＭ
Ｒｅｇｉｓｔｅｒｄ ＤＩＭＭ Ｄｅｓｉｇｎ Ｓｐｅ
ｃｉｆｉｃａｔｉｏｎ−Ｒｅｖｉｓｉｏｎ１．０”に開
示されているものが挙げられる。デュアルＴ−ブランチ
トポロジは、デバイス搭載数が多い場合において、Ｃ／
Ａレジスタから各デバイスに対する信号伝搬上の遅延量
の差を少なくできる点で、シングルＴ−ブランチトポロ
ジと比較して有利である。
イスとを接続するバス（以下、「内部Ｃ／Ａバス」とい
う）のトポロジに関し、種々の提案がなされている。代
表的なバストポロジとしては、一段階層を有するトポロ
ジ（以下、本明細書において「シングルＴ−ブランチト
ポロジ」という。）と、二段階層を有するトポロジ（以
下、本明細書において「デュアルＴ−ブランチトポロ
ジ」という。）とが知られている。後者の例としては、
http://www.chips.ibm.com/products/memoryにて示され
るＷｅｂサイトにて入手可能な“ＤＤＲ ＳＤＲＡＭ
Ｒｅｇｉｓｔｅｒｄ ＤＩＭＭ Ｄｅｓｉｇｎ Ｓｐｅ
ｃｉｆｉｃａｔｉｏｎ−Ｒｅｖｉｓｉｏｎ１．０”に開
示されているものが挙げられる。デュアルＴ−ブランチ
トポロジは、デバイス搭載数が多い場合において、Ｃ／
Ａレジスタから各デバイスに対する信号伝搬上の遅延量
の差を少なくできる点で、シングルＴ−ブランチトポロ
ジと比較して有利である。
【０００５】
【発明が解決しようとする課題】近年、メモリデバイス
の分野においては、データ転送速度の向上が強く望まれ
ており、それに伴って、コマンド信号／アドレス信号の
周波数を高くする必要がある。
の分野においては、データ転送速度の向上が強く望まれ
ており、それに伴って、コマンド信号／アドレス信号の
周波数を高くする必要がある。
【０００６】高周波動作に対応するために、バス線を終
端する技術も知られているが、この技術によると消費電
力が大きくなるという欠点がある。
端する技術も知られているが、この技術によると消費電
力が大きくなるという欠点がある。
【０００７】本発明は、レジスタ付メモリモジュールに
おいて、無終端のデュアルＴ−ブランチトポロジを採用
し、高周波動作に対応することのできるように改良され
たレジスタ付メモリモジュールを提供することを目的と
する。
おいて、無終端のデュアルＴ−ブランチトポロジを採用
し、高周波動作に対応することのできるように改良され
たレジスタ付メモリモジュールを提供することを目的と
する。
【０００８】
【課題を解決するための手段】本発明の発明者は、上述
した課題を解決すべく、現行の製品を高周波数で動作さ
せるシミュレーションを行った。詳しくは、現行の製品
は、６７ＭＨｚで動作するＣ／Ａレジスタ付メモリモジ
ュールであり、これを１５０ＭＨｚで動作させるシミュ
レーションを行った。しかし、無終端では、Ｃ／Ａレジ
スタの出力用トランジスタであるＭＯＳトランジスタの
サイズを様々に変化させても、良好な波形は得られなか
った。一般に良好な波形を得るためには終端すれば良い
ことが知られているが、この技術によると、消費電力が
大きくなるという他の問題が生じてしまうことから、終
端抵抗を用いずに良好な波形を得る方法はないかと思考
した。
した課題を解決すべく、現行の製品を高周波数で動作さ
せるシミュレーションを行った。詳しくは、現行の製品
は、６７ＭＨｚで動作するＣ／Ａレジスタ付メモリモジ
ュールであり、これを１５０ＭＨｚで動作させるシミュ
レーションを行った。しかし、無終端では、Ｃ／Ａレジ
スタの出力用トランジスタであるＭＯＳトランジスタの
サイズを様々に変化させても、良好な波形は得られなか
った。一般に良好な波形を得るためには終端すれば良い
ことが知られているが、この技術によると、消費電力が
大きくなるという他の問題が生じてしまうことから、終
端抵抗を用いずに良好な波形を得る方法はないかと思考
した。
【０００９】通常、この種のシミュレーションを開始す
る際には、トポロジの波形入力に相当するインピーダン
ス（例えば、レジスタ付メモリモジュールにおいては、
Ｃ／Ａレジスタの出力用トランジスタに相当する箇所の
インピーダンスであり、内部Ｃ／Ａバス入力端からＣ／
Ａレジスタを見た場合のＣ／Ａレジスタの出力インピー
ダンス）を、抵抗素子に置換えて、波形調査等を行う。
様々なトポロジーの調査を行うために、上述のような抵
抗素子の配置によって出力インピーダンスを仮定しシミ
ュレーションを行った結果、シングルＴ−ブランチトポ
ロジではなくデュアルＴ−ブランチトポロジにおいて、
無終端で、周波数を１５０ＭＨｚに上げても、良好な波
形を得ることができた。
る際には、トポロジの波形入力に相当するインピーダン
ス（例えば、レジスタ付メモリモジュールにおいては、
Ｃ／Ａレジスタの出力用トランジスタに相当する箇所の
インピーダンスであり、内部Ｃ／Ａバス入力端からＣ／
Ａレジスタを見た場合のＣ／Ａレジスタの出力インピー
ダンス）を、抵抗素子に置換えて、波形調査等を行う。
様々なトポロジーの調査を行うために、上述のような抵
抗素子の配置によって出力インピーダンスを仮定しシミ
ュレーションを行った結果、シングルＴ−ブランチトポ
ロジではなくデュアルＴ−ブランチトポロジにおいて、
無終端で、周波数を１５０ＭＨｚに上げても、良好な波
形を得ることができた。
【００１０】その後さらに、より現実にそうように、抵
抗素子で仮定していた出力インピーダンスをＭＯＳトラ
ンジスタに置換えてシミュレーションを行ったが、良好
な波形を得ることはできなかった。
抗素子で仮定していた出力インピーダンスをＭＯＳトラ
ンジスタに置換えてシミュレーションを行ったが、良好
な波形を得ることはできなかった。
【００１１】考察を重ねた結果、上述した問題の原因を
トランジスタのオン抵抗が一定でない（トランジスタが
線形領域で動作していない）ことにあると想定した。す
なわち、上記問題は、内部Ｃ／Ａバスの入力端からＣ／
Ａレジスタを見た場合における出力インピーダンスが一
定でないことに起因するものと推定し、この出力インピ
ーダンスを実質的に一定とした状態でバス駆動を行うこ
ととすれば問題が解消できるものと考えた。その考察に
基づき、出力インピーダンスが実質的に一定となるよう
に、出力用ＭＯＳトランジスタの出力端にシリアルに抵
抗を設けるようにして、再度シミュレーションを行っ
た。しかし、良好な結果は得られなかった。
トランジスタのオン抵抗が一定でない（トランジスタが
線形領域で動作していない）ことにあると想定した。す
なわち、上記問題は、内部Ｃ／Ａバスの入力端からＣ／
Ａレジスタを見た場合における出力インピーダンスが一
定でないことに起因するものと推定し、この出力インピ
ーダンスを実質的に一定とした状態でバス駆動を行うこ
ととすれば問題が解消できるものと考えた。その考察に
基づき、出力インピーダンスが実質的に一定となるよう
に、出力用ＭＯＳトランジスタの出力端にシリアルに抵
抗を設けるようにして、再度シミュレーションを行っ
た。しかし、良好な結果は得られなかった。
【００１２】更に考察を重ね、出力波形の傾き、すなわ
ち立上り時間／立下り時間（以下、「ｔＲ／ｔＦ」と略
す。）も良好な波形に寄与することを見出した。
ち立上り時間／立下り時間（以下、「ｔＲ／ｔＦ」と略
す。）も良好な波形に寄与することを見出した。
【００１３】本発明の発明者は、更に、モジュール搭載
デバイス数を変えながら、検証を続け、出力インピーダ
ンスが該デバイス数に依存することを見出した。
デバイス数を変えながら、検証を続け、出力インピーダ
ンスが該デバイス数に依存することを見出した。
【００１４】本発明は、上述した考察及びその結果に基
づき、先に掲げた課題を解決するための具体的手段とし
て、以下に示すメモリモジュールを提供する。
づき、先に掲げた課題を解決するための具体的手段とし
て、以下に示すメモリモジュールを提供する。
【００１５】すなわち、本発明によれば、第１のメモリ
モジュールとして、出力用トランジスタを有し且つ外部
からコマンド／アドレス信号に応じて内部信号を生成す
るコマンド／アドレスレジスタ手段と、第１及び第２の
群にグループ化された複数のメモリデバイスと、前記コ
マンド／アドレスレジスタ手段と前記複数のメモリデバ
イスとを接続する配線と、前記コマンド／アドレスレジ
スタ手段及び前記複数のメモリデバイスが搭載された基
板とを有するメモリモジュールであって、前記配線は、
前記コマンド／アドレスレジスタ手段から第１分岐点ま
で延設された第１配線部と、前記第１分岐点から第２分
岐点まで延設された第２配線部と、前記第１分岐点から
第３分岐点まで延設された第３配線部と、前記第２分岐
点から派生し前記第１の群に属する前記メモリデバイス
まで至る第４配線部と、前記第３分岐点から派生し前記
第２の群に属する前記メモリデバイスまで至る第５配線
部とを有する配線とを有しており、前記コマンド／アド
レスレジスタ手段は、前記第１配線部との接続点から当
該コマンド／アドレスレジスタ手段を見た場合における
出力インピーダンスが前記内部信号の動作電圧範囲内に
おいて実質的に一定となるように、該出力インピーダン
スの調整を行うためのインピーダンス調整手段と、前記
内部信号が所定の立上り時間／立下り時間を有するよう
に、該内部信号の立上り時間／立下り時間を調整するた
めの立上り時間／立下り時間調整手段とを備えているこ
とを特徴とするメモリモジュールが得られる。
モジュールとして、出力用トランジスタを有し且つ外部
からコマンド／アドレス信号に応じて内部信号を生成す
るコマンド／アドレスレジスタ手段と、第１及び第２の
群にグループ化された複数のメモリデバイスと、前記コ
マンド／アドレスレジスタ手段と前記複数のメモリデバ
イスとを接続する配線と、前記コマンド／アドレスレジ
スタ手段及び前記複数のメモリデバイスが搭載された基
板とを有するメモリモジュールであって、前記配線は、
前記コマンド／アドレスレジスタ手段から第１分岐点ま
で延設された第１配線部と、前記第１分岐点から第２分
岐点まで延設された第２配線部と、前記第１分岐点から
第３分岐点まで延設された第３配線部と、前記第２分岐
点から派生し前記第１の群に属する前記メモリデバイス
まで至る第４配線部と、前記第３分岐点から派生し前記
第２の群に属する前記メモリデバイスまで至る第５配線
部とを有する配線とを有しており、前記コマンド／アド
レスレジスタ手段は、前記第１配線部との接続点から当
該コマンド／アドレスレジスタ手段を見た場合における
出力インピーダンスが前記内部信号の動作電圧範囲内に
おいて実質的に一定となるように、該出力インピーダン
スの調整を行うためのインピーダンス調整手段と、前記
内部信号が所定の立上り時間／立下り時間を有するよう
に、該内部信号の立上り時間／立下り時間を調整するた
めの立上り時間／立下り時間調整手段とを備えているこ
とを特徴とするメモリモジュールが得られる。
【００１６】また、本発明によれば、第２のメモリモジ
ュールとして、前記第１のメモリモジュールにおいて、
前記複数のメモリデバイス及び前記配線の双方とも終端
されていない、ことを特徴とするメモリモジュールが得
られる。
ュールとして、前記第１のメモリモジュールにおいて、
前記複数のメモリデバイス及び前記配線の双方とも終端
されていない、ことを特徴とするメモリモジュールが得
られる。
【００１７】また、本発明によれば、第３のメモリモジ
ュールとして、前記第１のメモリモジュールにおいて、
前記コマンド／アドレスレジスタ手段は、前記出力用ト
ランジスタを含み且つレジスタ出力端を有するコマンド
／アドレスレジスタと、前記インピーダンス調整手段と
して当該レジスタ出力端にシリアルに接続された抵抗と
を備える、ことを特徴とするメモリモジュールが得られ
る。
ュールとして、前記第１のメモリモジュールにおいて、
前記コマンド／アドレスレジスタ手段は、前記出力用ト
ランジスタを含み且つレジスタ出力端を有するコマンド
／アドレスレジスタと、前記インピーダンス調整手段と
して当該レジスタ出力端にシリアルに接続された抵抗と
を備える、ことを特徴とするメモリモジュールが得られ
る。
【００１８】また、本発明によれば、第４のメモリモジ
ュールとして、前記第１のメモリモジュールにおいて、
前記コマンド／アドレスレジスタ手段は、前記インピー
ダンス調整手段として抵抗を内包するコマンド／アドレ
スレジスタからなる、ことを特徴とするメモリモジュー
ルが得られる。
ュールとして、前記第１のメモリモジュールにおいて、
前記コマンド／アドレスレジスタ手段は、前記インピー
ダンス調整手段として抵抗を内包するコマンド／アドレ
スレジスタからなる、ことを特徴とするメモリモジュー
ルが得られる。
【００１９】更に、本発明によれば、第５のメモリモジ
ュールとして、前記第１のメモリモジュールにおいて、
前記インピーダンス調整手段は、第１および第２の抵抗
を備えており、前記コマンド／アドレスレジスタ手段
は、レジスタ出力端を有するコマンド／アドレスレジス
タであって、前記出力用トランジスタ及び該出力用トラ
ンジスタの出力端と前記レジスタ出力端との間にシリア
ルに設けられた前記第１の抵抗を含むコマンド／アドレ
スレジスタと、前記レジスタ出力端にシリアルに接続さ
れた前記第２の抵抗とを備えていることを特徴とするメ
モリモジュールが得られる。
ュールとして、前記第１のメモリモジュールにおいて、
前記インピーダンス調整手段は、第１および第２の抵抗
を備えており、前記コマンド／アドレスレジスタ手段
は、レジスタ出力端を有するコマンド／アドレスレジス
タであって、前記出力用トランジスタ及び該出力用トラ
ンジスタの出力端と前記レジスタ出力端との間にシリア
ルに設けられた前記第１の抵抗を含むコマンド／アドレ
スレジスタと、前記レジスタ出力端にシリアルに接続さ
れた前記第２の抵抗とを備えていることを特徴とするメ
モリモジュールが得られる。
【００２０】また、本発明によれば、第６のメモリモジ
ュールとして、前記第５のメモリモジュールにおいて、
前記第１の抵抗の抵抗値は、前記複数のメモリデバイス
の数として想定可能な数を考慮した上で、最も低い値に
設定されており、且つ、前記第２の抵抗の抵抗値は、前
記出力インピーダンスの調整を実現するために前記第１
の抵抗の抵抗値に加えられるべき値に設定されている、
ことを特徴とするメモリモジュールが得られる。
ュールとして、前記第５のメモリモジュールにおいて、
前記第１の抵抗の抵抗値は、前記複数のメモリデバイス
の数として想定可能な数を考慮した上で、最も低い値に
設定されており、且つ、前記第２の抵抗の抵抗値は、前
記出力インピーダンスの調整を実現するために前記第１
の抵抗の抵抗値に加えられるべき値に設定されている、
ことを特徴とするメモリモジュールが得られる。
【００２１】また、本発明によれば、第７のメモリモジ
ュールとして、前記第１乃至第６のいずれかのメモリモ
ジュールにおいて、前記コマンド／アドレスレジスタ
は、前記立上り時間／立下り時間調整手段としてキャパ
シタを内包している、ことを特徴とするメモリモジュー
ルが得られる。
ュールとして、前記第１乃至第６のいずれかのメモリモ
ジュールにおいて、前記コマンド／アドレスレジスタ
は、前記立上り時間／立下り時間調整手段としてキャパ
シタを内包している、ことを特徴とするメモリモジュー
ルが得られる。
【００２２】また、本発明によれば、第８のメモリモジ
ュールとして、前記第１のメモリモジュールにおいて、
前記インピーダンス調整手段は、前記基板に搭載される
前記メモリデバイスの数に応じて、前記出力インピーダ
ンスを調整するものである、ことを特徴とするメモリモ
ジュールが得られる。
ュールとして、前記第１のメモリモジュールにおいて、
前記インピーダンス調整手段は、前記基板に搭載される
前記メモリデバイスの数に応じて、前記出力インピーダ
ンスを調整するものである、ことを特徴とするメモリモ
ジュールが得られる。
【００２３】また、本発明によれば、第９のメモリモジ
ュールとして、前記第３又は第４のメモリモジュールに
おいて、前記抵抗の抵抗値は、前記出力用トランジスタ
のオン抵抗よりも大きい、ことを特徴とするメモリモジ
ュールが得られる。
ュールとして、前記第３又は第４のメモリモジュールに
おいて、前記抵抗の抵抗値は、前記出力用トランジスタ
のオン抵抗よりも大きい、ことを特徴とするメモリモジ
ュールが得られる。
【００２４】また、本発明によれば、第１０のメモリモ
ジュールとして、前記第５のメモリモジュールにおい
て、前記第１及び第２の抵抗素子の合成抵抗値は、前記
出力用トランジスタのオン抵抗よりも大きい、ことを特
徴とするメモリモジュールが得られる。
ジュールとして、前記第５のメモリモジュールにおい
て、前記第１及び第２の抵抗素子の合成抵抗値は、前記
出力用トランジスタのオン抵抗よりも大きい、ことを特
徴とするメモリモジュールが得られる。
【００２５】更に、本発明によれば、第１１のメモリモ
ジュールとして、前記第１のメモリモジュールにおい
て、前記所定の立上り時間／立下り時間は、前記複数の
メモリデバイスの数として想定可能な数によらず、一定
である、ことを特徴とするメモリモジュールが得られ
る。
ジュールとして、前記第１のメモリモジュールにおい
て、前記所定の立上り時間／立下り時間は、前記複数の
メモリデバイスの数として想定可能な数によらず、一定
である、ことを特徴とするメモリモジュールが得られ
る。
【００２６】また、本発明によれば、第１２のメモリモ
ジュールとして、前記第１１のメモリモジュールにおい
て、前記内部信号の周波数は１００ＭＨｚ以上である、
ことを特徴とするメモリモジュールが得られる。
ジュールとして、前記第１１のメモリモジュールにおい
て、前記内部信号の周波数は１００ＭＨｚ以上である、
ことを特徴とするメモリモジュールが得られる。
【００２７】また、本発明によれば、第１３のメモリモ
ジュールとして、前記第１２のメモリモジュールにおい
て、前記所定の立上り時間／立下り時間は、０．９〜
２．０ｎｓである、ことを特徴とするメモリモジュール
が得られる。
ジュールとして、前記第１２のメモリモジュールにおい
て、前記所定の立上り時間／立下り時間は、０．９〜
２．０ｎｓである、ことを特徴とするメモリモジュール
が得られる。
【００２８】また、本発明によれば、第１４のメモリモ
ジュールとして、前記第１のメモリモジュールであっ
て、前記第１の群に属する前記メモリデバイスの数が前
記第２の群に属する前記メモリデバイスの数より所定数
だけ大きく、且つ、全てのメモリデバイスが実質的に互
いに等しい入力容量を有している、メモリモジュールに
おいて、夫々に前記入力容量に実質的に等しい容量を有
する前記所定数のダミー容量であって、第２の群に属す
る前記メモリデバイスと共に、前記第５配線部に接続さ
れたダミー容量を更に備えており、前記第２分岐点から
前記第１の群に属する前記メモリデバイス側を見た場合
の合成インピーダンスと、前記第３の分岐点から前記第
２の群に属する前記メモリデバイス及び前記ダミー容量
を見た場合の合成インピーダンスとが互いに等しい、こ
とを特徴とするメモリモジュールが得られる。
ジュールとして、前記第１のメモリモジュールであっ
て、前記第１の群に属する前記メモリデバイスの数が前
記第２の群に属する前記メモリデバイスの数より所定数
だけ大きく、且つ、全てのメモリデバイスが実質的に互
いに等しい入力容量を有している、メモリモジュールに
おいて、夫々に前記入力容量に実質的に等しい容量を有
する前記所定数のダミー容量であって、第２の群に属す
る前記メモリデバイスと共に、前記第５配線部に接続さ
れたダミー容量を更に備えており、前記第２分岐点から
前記第１の群に属する前記メモリデバイス側を見た場合
の合成インピーダンスと、前記第３の分岐点から前記第
２の群に属する前記メモリデバイス及び前記ダミー容量
を見た場合の合成インピーダンスとが互いに等しい、こ
とを特徴とするメモリモジュールが得られる。
【００２９】また、本発明によれば、第１５のメモリモ
ジュールとして、前記第１４のメモリモジュールにおい
て、前記第２配線部と前記第３配線部とが互いに等しい
配線インピーダンスを有し、且つ、前記第４配線部と前
記第５配線部とが互いに等しい配線インピーダンスを有
する、ことを特徴とするメモリモジュールが得られる。
ジュールとして、前記第１４のメモリモジュールにおい
て、前記第２配線部と前記第３配線部とが互いに等しい
配線インピーダンスを有し、且つ、前記第４配線部と前
記第５配線部とが互いに等しい配線インピーダンスを有
する、ことを特徴とするメモリモジュールが得られる。
【００３０】また、本発明によれば、第１６のメモリモ
ジュールとして、前記第１４のメモリモジュールにおい
て、前記第４配線部は、前記第２分岐点を通る第１の仮
想的な線を境にして前記第１の群の前記メモリデバイス
からなるノードを線対称に配置するようなローカル・ト
ポロジーを形成しており、前記第５配線部は、前記第３
分岐点を通る第２の仮想的な線を境にして前記第２の群
の前記メモリデバイスと前記所定数のダミー容量とから
なるノードを線対称に配置するようなローカル・トポロ
ジーを形成していることを特徴とするメモリモジュール
が得られる。
ジュールとして、前記第１４のメモリモジュールにおい
て、前記第４配線部は、前記第２分岐点を通る第１の仮
想的な線を境にして前記第１の群の前記メモリデバイス
からなるノードを線対称に配置するようなローカル・ト
ポロジーを形成しており、前記第５配線部は、前記第３
分岐点を通る第２の仮想的な線を境にして前記第２の群
の前記メモリデバイスと前記所定数のダミー容量とから
なるノードを線対称に配置するようなローカル・トポロ
ジーを形成していることを特徴とするメモリモジュール
が得られる。
【００３１】更に、本発明によれば、第１７のメモリモ
ジュールとして、前記第１のメモリモジュールであっ
て、前記第１の群に属する前記メモリデバイスの数が前
記第２の群に属する前記メモリデバイスの数より所定数
だけ大きく、且つ、全てのメモリデバイスが実質的に互
いに等しい入力容量を有している、メモリモジュールに
おいて、前記第１分岐点から前記第１の群に属する前記
メモリデバイス側を見た場合における合成インピーダン
スと、前記第１分岐点から前記第２の群に属する前記メ
モリデバイス側を見た場合における合成インピーダンス
とが互いに等しくなるように、前記第２乃至第５配線部
における配線長が調整されていることを特徴とするメモ
リモジュールが得られる。
ジュールとして、前記第１のメモリモジュールであっ
て、前記第１の群に属する前記メモリデバイスの数が前
記第２の群に属する前記メモリデバイスの数より所定数
だけ大きく、且つ、全てのメモリデバイスが実質的に互
いに等しい入力容量を有している、メモリモジュールに
おいて、前記第１分岐点から前記第１の群に属する前記
メモリデバイス側を見た場合における合成インピーダン
スと、前記第１分岐点から前記第２の群に属する前記メ
モリデバイス側を見た場合における合成インピーダンス
とが互いに等しくなるように、前記第２乃至第５配線部
における配線長が調整されていることを特徴とするメモ
リモジュールが得られる。
【００３２】また、本発明によれば第１８のメモリモジ
ュールとして、前記第１のメモリモジュールにおいて、
前記第１の群に属する前記メモリデバイスの数は８又は
１０のいずれかであり、前記第２の群に属する前記メモ
リデバイスの数は８であり、前記第１乃至第５配線部の
配線インピーダンスは実質的に５０〜６５オームの範囲
に属しており、前記出力インピーダンスは、２０オーム
±２０％である、ことを特徴とするメモリモジュールが
得られる。
ュールとして、前記第１のメモリモジュールにおいて、
前記第１の群に属する前記メモリデバイスの数は８又は
１０のいずれかであり、前記第２の群に属する前記メモ
リデバイスの数は８であり、前記第１乃至第５配線部の
配線インピーダンスは実質的に５０〜６５オームの範囲
に属しており、前記出力インピーダンスは、２０オーム
±２０％である、ことを特徴とするメモリモジュールが
得られる。
【００３３】また、本発明によれば、第１９のメモリモ
ジュールとして、前記第１のメモリモジュールにおい
て、前記第１の群に属する前記メモリデバイスの数は４
又は５のいずれかであり、前記第２の群に属する前記メ
モリデバイスの数は４であり、前記第１乃至第５配線部
の配線インピーダンスは５０〜６５オームの範囲に属し
ており、前記出力インピーダンスは、２５オーム±２０
％である、ことを特徴とするメモリモジュールが得られ
る。
ジュールとして、前記第１のメモリモジュールにおい
て、前記第１の群に属する前記メモリデバイスの数は４
又は５のいずれかであり、前記第２の群に属する前記メ
モリデバイスの数は４であり、前記第１乃至第５配線部
の配線インピーダンスは５０〜６５オームの範囲に属し
ており、前記出力インピーダンスは、２５オーム±２０
％である、ことを特徴とするメモリモジュールが得られ
る。
【００３４】また、本発明によれば、第２０のメモリモ
ジュールとして、前記第１のメモリモジュールにおい
て、前記第１の群に属する前記メモリデバイスの数は２
又は３のいずれかであり、前記第２の群に属する前記メ
モリデバイスの数は２であり、前記第１乃至第５配線部
の配線インピーダンスは５０〜６５オームの範囲に属し
ており、前記出力インピーダンスは、３０オーム±２０
％である、ことを特徴とするメモリモジュールが得られ
る。
ジュールとして、前記第１のメモリモジュールにおい
て、前記第１の群に属する前記メモリデバイスの数は２
又は３のいずれかであり、前記第２の群に属する前記メ
モリデバイスの数は２であり、前記第１乃至第５配線部
の配線インピーダンスは５０〜６５オームの範囲に属し
ており、前記出力インピーダンスは、３０オーム±２０
％である、ことを特徴とするメモリモジュールが得られ
る。
【００３５】更に、本発明によれば、第２１のメモリモ
ジュールとして、第１のメモリモジュールにおいて、前
記コマンド／アドレスレジスタ手段に代えて、前記イン
ピーダンス調整手段と前記立上り時間／立下り時間調整
手段を備えるバッファ手段を有する、ことを特徴とする
メモリモジュールが得られる。
ジュールとして、第１のメモリモジュールにおいて、前
記コマンド／アドレスレジスタ手段に代えて、前記イン
ピーダンス調整手段と前記立上り時間／立下り時間調整
手段を備えるバッファ手段を有する、ことを特徴とする
メモリモジュールが得られる。
【００３６】
【発明の実施の形態】以下、本発明の実施の形態による
メモリモジュールについて、図面を参照しながら、詳細
に説明する。なお、以下に示すメモリモジュールは、２
００〜４００ＭＨｚクラスの基準クロック周波数で動作
するものであり、且つ、コマンド／アドレスレジスタは
１００〜２００ＭＨｚクラスで動作するものであり、更
に、メモリデバイスとしてＤＲＡＭデバイスを搭載した
タイプのものであるが、他のメモリモジュールに対する
適用可能性を排除する趣旨ではない。また、抵抗値等も
代表値で記載されているが、量産性を考えて±２０％程
度のバラツキを含むものである。
メモリモジュールについて、図面を参照しながら、詳細
に説明する。なお、以下に示すメモリモジュールは、２
００〜４００ＭＨｚクラスの基準クロック周波数で動作
するものであり、且つ、コマンド／アドレスレジスタは
１００〜２００ＭＨｚクラスで動作するものであり、更
に、メモリデバイスとしてＤＲＡＭデバイスを搭載した
タイプのものであるが、他のメモリモジュールに対する
適用可能性を排除する趣旨ではない。また、抵抗値等も
代表値で記載されているが、量産性を考えて±２０％程
度のバラツキを含むものである。
【００３７】（第１の実施の形態）図１に示されるよう
に、本発明の第１の実施の形態によるメモリモジュール
１０は、基板２０上に１８個のＤＲＡＭデバイス３０１
〜３０１８とＣ／Ａレジスタ４０を搭載してなるもので
ある。ＤＲＡＭデバイス３０１〜３０１８は、同じ特性
を有するＥＣＣ機能付のものであり、本実施の形態にお
いては、２つの群にグループ化されている。第１の群
は、ＤＲＡＭデバイス３０１〜３０１０からなり、第２
の群は、ＤＲＡＭデバイス３０１１〜３０１８からな
る。すなわち、第１の群に属するＤＲＡＭデバイスの数
は、第２の群に属するＤＲＡＭデバイスの数より大き
く、両者の差は２である。なお、かかるメモリモジュー
ル１０には、コマンド／アドレス信号線の他に、電源
線、データ線が設けられているが、説明を明瞭なものと
するため、以下においては、特にコマンド／アドレス信
号線に着目して説明する。
に、本発明の第１の実施の形態によるメモリモジュール
１０は、基板２０上に１８個のＤＲＡＭデバイス３０１
〜３０１８とＣ／Ａレジスタ４０を搭載してなるもので
ある。ＤＲＡＭデバイス３０１〜３０１８は、同じ特性
を有するＥＣＣ機能付のものであり、本実施の形態にお
いては、２つの群にグループ化されている。第１の群
は、ＤＲＡＭデバイス３０１〜３０１０からなり、第２
の群は、ＤＲＡＭデバイス３０１１〜３０１８からな
る。すなわち、第１の群に属するＤＲＡＭデバイスの数
は、第２の群に属するＤＲＡＭデバイスの数より大き
く、両者の差は２である。なお、かかるメモリモジュー
ル１０には、コマンド／アドレス信号線の他に、電源
線、データ線が設けられているが、説明を明瞭なものと
するため、以下においては、特にコマンド／アドレス信
号線に着目して説明する。
【００３８】Ｃ／Ａレジスタ４０の出力端点Ｐ０とＤＲ
ＡＭデバイス３０１〜３０１８とは配線Ｌ１ａ，Ｌ１
ｂ，Ｌ５ａ，Ｌ５ｂ，Ｌ８ａ，Ｌ８ｂ，Ｌ９及びビアホ
ールＶｉａにより接続され、本実施の形態によるデュア
ルＴ−ブランチトポロジを構成している。本実施の形態
によるデュアルＴ−ブランチトポロジは、概略、第１配
線部乃至第５配線部からなる。第１配線部は、配線Ｌ１
ａ、Ｌ１ｂ及びビアホールＶｉａからなり、Ｃ／Ａレジ
スタ４０の出力端点Ｐ０から第１の分岐点Ｐ１まで延設
されている。第２配線部は、配線Ｌ５ａ及びビアホール
Ｖｉａからなり、第１分岐点Ｐ１から第２分岐点Ｐ２ま
で延設されている。第３配線部は、配線Ｌ５ｂ及びビア
ホールＶｉａからなり、第１分岐点Ｐ１から第３分岐点
Ｐ３まで延設されている。第４配線部は、第２分岐点Ｐ
２から派生し、その派生した部分は夫々第１の群に属す
るＤＲＡＭデバイス３０１〜３０１０に至る。第５配線
部は、第３分岐点Ｐ３から派生し、その派生した部分は
それぞれ第２の群に属するＤＲＡＭデバイス３０１１〜
３０１８に至る。
ＡＭデバイス３０１〜３０１８とは配線Ｌ１ａ，Ｌ１
ｂ，Ｌ５ａ，Ｌ５ｂ，Ｌ８ａ，Ｌ８ｂ，Ｌ９及びビアホ
ールＶｉａにより接続され、本実施の形態によるデュア
ルＴ−ブランチトポロジを構成している。本実施の形態
によるデュアルＴ−ブランチトポロジは、概略、第１配
線部乃至第５配線部からなる。第１配線部は、配線Ｌ１
ａ、Ｌ１ｂ及びビアホールＶｉａからなり、Ｃ／Ａレジ
スタ４０の出力端点Ｐ０から第１の分岐点Ｐ１まで延設
されている。第２配線部は、配線Ｌ５ａ及びビアホール
Ｖｉａからなり、第１分岐点Ｐ１から第２分岐点Ｐ２ま
で延設されている。第３配線部は、配線Ｌ５ｂ及びビア
ホールＶｉａからなり、第１分岐点Ｐ１から第３分岐点
Ｐ３まで延設されている。第４配線部は、第２分岐点Ｐ
２から派生し、その派生した部分は夫々第１の群に属す
るＤＲＡＭデバイス３０１〜３０１０に至る。第５配線
部は、第３分岐点Ｐ３から派生し、その派生した部分は
それぞれ第２の群に属するＤＲＡＭデバイス３０１１〜
３０１８に至る。
【００３９】より具体的には、図示された例において配
線Ｌ１ａ，Ｌ１ｂ，Ｌ５ａ，Ｌ５ｂ，Ｌ８ａ，Ｌ８ｂ，
Ｌ９は夫々１．０ｍｍ，１５．０ｍｍ，４０．０ｍｍ，
４０．０ｍｍ，１２．０ｍｍ，１２．０ｍｍ，１．０ｍ
ｍであり、配線インピーダンスは６３オームである。ま
た、本実施の形態におけるビアホールＶｉａの概略等価
図は、図２に示される。
線Ｌ１ａ，Ｌ１ｂ，Ｌ５ａ，Ｌ５ｂ，Ｌ８ａ，Ｌ８ｂ，
Ｌ９は夫々１．０ｍｍ，１５．０ｍｍ，４０．０ｍｍ，
４０．０ｍｍ，１２．０ｍｍ，１２．０ｍｍ，１．０ｍ
ｍであり、配線インピーダンスは６３オームである。ま
た、本実施の形態におけるビアホールＶｉａの概略等価
図は、図２に示される。
【００４０】本実施の形態においては、２つのダミー容
量５０，５１が第２の群に属するＤＲＡＭデバイス３０
１１〜３０１８と同様に第５配線部に接続されている。
このダミー容量５０，５１は、ＤＲＡＭデバイスの入力
容量と実質的に等しい容量値を有する、すなわち、ＤＲ
ＡＭデバイスの等価入力容量である。本実施の形態にお
けるＤＲＡＭデバイスの入力部の等価回路図は、図３に
示される。図示されたＤＲＡＭデバイスの等価入力容量
は２．０ｐＦであり、従って、本実施の形態において
は、ダミー容量５０，５１の値も２．０ｐＦとされてい
る。このようなダミー容量を設けたことから、本実施の
形態においては、第２分岐点Ｐ２からＤＲＡＭデバイス
３０１〜３０１０側を見た場合における合成インピーダ
ンスと、第３分岐点Ｐ３からＤＲＡＭデバイス３０１１
〜３０１８及びダミー容量５０，５１側を見た場合にお
ける合成インピーダンスとが互いに実質的に等しくなっ
ている。すなわち、第２分岐点Ｐ２における入力インピ
ーダンスと第３分岐点Ｐ３における入力インピーダンス
とは互いに実質的に等しい。
量５０，５１が第２の群に属するＤＲＡＭデバイス３０
１１〜３０１８と同様に第５配線部に接続されている。
このダミー容量５０，５１は、ＤＲＡＭデバイスの入力
容量と実質的に等しい容量値を有する、すなわち、ＤＲ
ＡＭデバイスの等価入力容量である。本実施の形態にお
けるＤＲＡＭデバイスの入力部の等価回路図は、図３に
示される。図示されたＤＲＡＭデバイスの等価入力容量
は２．０ｐＦであり、従って、本実施の形態において
は、ダミー容量５０，５１の値も２．０ｐＦとされてい
る。このようなダミー容量を設けたことから、本実施の
形態においては、第２分岐点Ｐ２からＤＲＡＭデバイス
３０１〜３０１０側を見た場合における合成インピーダ
ンスと、第３分岐点Ｐ３からＤＲＡＭデバイス３０１１
〜３０１８及びダミー容量５０，５１側を見た場合にお
ける合成インピーダンスとが互いに実質的に等しくなっ
ている。すなわち、第２分岐点Ｐ２における入力インピ
ーダンスと第３分岐点Ｐ３における入力インピーダンス
とは互いに実質的に等しい。
【００４１】図１におけるビアホールの数、配線長及び
その配置から明らかなように、本実施の形態におけるバ
ストポロジは、第１分岐点Ｐ１を通る仮想直線（第１分
岐点Ｐ１を通るように図示された配線Ｌ１ａ，Ｌ１ｂを
延設してなる線）を挟んで線対称となっている。特に、
配線Ｌ５ａ及びＬ５ｂは、互いに等しい配線長を有して
いる。第４配線部は、第２分岐点Ｐ２を通る仮想直線
（図示されたＤＲＡＭデバイス３０５，３０６間を通る
線）を境界としてＤＲＡＭデバイス３０１〜３０ １０か
らなるノードを線対称に配置するような第１のローカル
・トポロジを形成しており、第５配線部は、第３分岐点
Ｐ３を通る仮想直線（図示されたダミー容量５０，５１
間を通る線）を境界としてＤＲＡＭデバイス３０１１〜
３０１８及びダミー容量５０，５１からなるノードを線
対称に配置するような第２のローカル・トポロジを形成
している。第１のローカル・トポロジは、第２のローカ
ルトポロジと等しく、従って、本実施の形態によるデュ
アルＴ−ブランチトポロジは、第１及び第２の群に関
し、バランスのとれたものとなっている。
その配置から明らかなように、本実施の形態におけるバ
ストポロジは、第１分岐点Ｐ１を通る仮想直線（第１分
岐点Ｐ１を通るように図示された配線Ｌ１ａ，Ｌ１ｂを
延設してなる線）を挟んで線対称となっている。特に、
配線Ｌ５ａ及びＬ５ｂは、互いに等しい配線長を有して
いる。第４配線部は、第２分岐点Ｐ２を通る仮想直線
（図示されたＤＲＡＭデバイス３０５，３０６間を通る
線）を境界としてＤＲＡＭデバイス３０１〜３０ １０か
らなるノードを線対称に配置するような第１のローカル
・トポロジを形成しており、第５配線部は、第３分岐点
Ｐ３を通る仮想直線（図示されたダミー容量５０，５１
間を通る線）を境界としてＤＲＡＭデバイス３０１１〜
３０１８及びダミー容量５０，５１からなるノードを線
対称に配置するような第２のローカル・トポロジを形成
している。第１のローカル・トポロジは、第２のローカ
ルトポロジと等しく、従って、本実施の形態によるデュ
アルＴ−ブランチトポロジは、第１及び第２の群に関
し、バランスのとれたものとなっている。
【００４２】図４を参照すると、本実施の形態によるＣ
／Ａレジスタ４０は、ＣＭＯＳインバータ４１、ＣＭＯ
Ｓインバータ４１の出力端にシリアルに接続された抵抗
値Ｒの抵抗４２、及びＣＭＯＳインバータ４１の出力端
に一端を接続され他端を接地されたキャパシタ４３とを
備えている。本実施の形態によるＣＭＯＳインバータ４
１を構成するｎＭＯＳトランジスタ及びｐＭＯＳトラン
ジスタは、夫々、線形領域におけるオン抵抗が５オーム
の特性を持つサイズを有している。なお、抵抗４２の後
段に描かれている８オームの抵抗、２．０ｐＦ及び０．
１ｐＦのキャパシタ、３．０ｎＨのインダクタは、抵抗
４２からＣ／Ａレジスタ４０の出力端点Ｐ０までのパッ
ケージ等の寄生インピーダンス等を示す等価回路であ
る。また、単なるバッファではなくＣ／Ａレジスタの場
合、実際には、ＣＭＯＳインバータ４１の前段にフリッ
プフロップ等の内部信号生成回路が設けられているが、
本実施の形態においては説明の簡略化のため省略されて
いる。
／Ａレジスタ４０は、ＣＭＯＳインバータ４１、ＣＭＯ
Ｓインバータ４１の出力端にシリアルに接続された抵抗
値Ｒの抵抗４２、及びＣＭＯＳインバータ４１の出力端
に一端を接続され他端を接地されたキャパシタ４３とを
備えている。本実施の形態によるＣＭＯＳインバータ４
１を構成するｎＭＯＳトランジスタ及びｐＭＯＳトラン
ジスタは、夫々、線形領域におけるオン抵抗が５オーム
の特性を持つサイズを有している。なお、抵抗４２の後
段に描かれている８オームの抵抗、２．０ｐＦ及び０．
１ｐＦのキャパシタ、３．０ｎＨのインダクタは、抵抗
４２からＣ／Ａレジスタ４０の出力端点Ｐ０までのパッ
ケージ等の寄生インピーダンス等を示す等価回路であ
る。また、単なるバッファではなくＣ／Ａレジスタの場
合、実際には、ＣＭＯＳインバータ４１の前段にフリッ
プフロップ等の内部信号生成回路が設けられているが、
本実施の形態においては説明の簡略化のため省略されて
いる。
【００４３】本実施の形態において、抵抗４２の抵抗値
Ｒは、第１配線部Ｌ１ａの入力端（即ち、本実施の形態
においてはＣ／Ａレジスタ４０の出力端点Ｐ０）からＣ
／Ａレジスタ４０側を見た場合におけるＣ／Ａレジスタ
４０側の出力インピーダンスが動作電圧範囲内において
一定となるようにして定められる。換言すれば、本実施
の形態においては、第１配線部Ｌ１ａの入力端（Ｃ／Ａ
レジスタ４０の出力端点Ｐ０）における電流−電圧特性
が線形となるようにして、抵抗４２の抵抗値Ｒが定めら
れている。
Ｒは、第１配線部Ｌ１ａの入力端（即ち、本実施の形態
においてはＣ／Ａレジスタ４０の出力端点Ｐ０）からＣ
／Ａレジスタ４０側を見た場合におけるＣ／Ａレジスタ
４０側の出力インピーダンスが動作電圧範囲内において
一定となるようにして定められる。換言すれば、本実施
の形態においては、第１配線部Ｌ１ａの入力端（Ｃ／Ａ
レジスタ４０の出力端点Ｐ０）における電流−電圧特性
が線形となるようにして、抵抗４２の抵抗値Ｒが定めら
れている。
【００４４】ここで、このＣ／Ａレジスタ４０側の出力
インピーダンスと抵抗４２の抵抗値Ｒとの関係につい
て、図５及び図６を参照して説明する。なお、図５はＣ
／Ａレジスタ４０の出力段を構成するＣＭＯＳインバー
タのうち、ｎＭＯＳトランジスタに関するものであり、
図６は同ＣＭＯＳインバータのうち、ｐＭＯＳトランジ
スタに関するものである。また、図５及び図６におい
て、ＩＤ、ＶＤとして示されるものは、これらｎＭＯＳ
トランジスタ及びｐＭＯＳトランジスタにおけるドレイ
ン電流及びドレイン電圧であり、ＶＤ′として示される
ものは、第１配線部Ｌ１ａの入力側端点（本実施の形態
においてはＣ／Ａレジスタ４０の出力端点Ｐ ０であり、
後述する第２及び第３の実施の形態においては点Ｐ４で
ある：図５及び図６には第２及び第３の実施の形態に関
するものも描かれている）における電圧である。
インピーダンスと抵抗４２の抵抗値Ｒとの関係につい
て、図５及び図６を参照して説明する。なお、図５はＣ
／Ａレジスタ４０の出力段を構成するＣＭＯＳインバー
タのうち、ｎＭＯＳトランジスタに関するものであり、
図６は同ＣＭＯＳインバータのうち、ｐＭＯＳトランジ
スタに関するものである。また、図５及び図６におい
て、ＩＤ、ＶＤとして示されるものは、これらｎＭＯＳ
トランジスタ及びｐＭＯＳトランジスタにおけるドレイ
ン電流及びドレイン電圧であり、ＶＤ′として示される
ものは、第１配線部Ｌ１ａの入力側端点（本実施の形態
においてはＣ／Ａレジスタ４０の出力端点Ｐ ０であり、
後述する第２及び第３の実施の形態においては点Ｐ４で
ある：図５及び図６には第２及び第３の実施の形態に関
するものも描かれている）における電圧である。
【００４５】一般に、ＭＯＳトランジスタのＶＤ−ＩＤ
特性は抵抗領域（線形領域）と飽和領域（ピンチオフ領
域）とからなる。また、理想的には、飽和領域における
ドレイン電流ＩＤはドレイン電圧ＶＤによらず一定とな
る。すなわち、トランジスタのオン抵抗がドレイン電圧
ＶＤにより変化することとなる。例えば、図５及び図６
に示されたＩＤ−ＶＤ特性においては、０〜±０．３Ｖ
程度の範囲が線形領域であり、その後、ドレイン電圧Ｖ
Ｄの変化に対してドレイン電流ＩＤが緩やかにしか変化
しない領域が飽和領域である。なお、図示されたｎＭＯ
Ｓ及びｐＭＯＳトランジスタのオン抵抗（線形領域にお
けるＭＯＳトランジスタの動作時の抵抗値）は、５オー
ムである。
特性は抵抗領域（線形領域）と飽和領域（ピンチオフ領
域）とからなる。また、理想的には、飽和領域における
ドレイン電流ＩＤはドレイン電圧ＶＤによらず一定とな
る。すなわち、トランジスタのオン抵抗がドレイン電圧
ＶＤにより変化することとなる。例えば、図５及び図６
に示されたＩＤ−ＶＤ特性においては、０〜±０．３Ｖ
程度の範囲が線形領域であり、その後、ドレイン電圧Ｖ
Ｄの変化に対してドレイン電流ＩＤが緩やかにしか変化
しない領域が飽和領域である。なお、図示されたｎＭＯ
Ｓ及びｐＭＯＳトランジスタのオン抵抗（線形領域にお
けるＭＯＳトランジスタの動作時の抵抗値）は、５オー
ムである。
【００４６】これに対して、本実施の形態における内部
Ｃ／Ａバスの動作電圧範囲、すなわち内部信号の振れ幅
は、０〜１．８Ｖであり、図５及び図６からの明らかな
ように、ｎＭＯＳ及びｐＭＯＳのいずれのトランジスタ
関しても線形領域のみでは対応できず、飽和領域にも及
んでいる。
Ｃ／Ａバスの動作電圧範囲、すなわち内部信号の振れ幅
は、０〜１．８Ｖであり、図５及び図６からの明らかな
ように、ｎＭＯＳ及びｐＭＯＳのいずれのトランジスタ
関しても線形領域のみでは対応できず、飽和領域にも及
んでいる。
【００４７】前述の通り、本発明の発明者は、このオン
抵抗の変化が高周波動作時における良好な波形が得られ
ないことの原因と考え、上記のようにして選択された抵
抗値の抵抗４２を出力用トランジスタの出力端にシリア
ルに接続することとした。
抵抗の変化が高周波動作時における良好な波形が得られ
ないことの原因と考え、上記のようにして選択された抵
抗値の抵抗４２を出力用トランジスタの出力端にシリア
ルに接続することとした。
【００４８】これにより、図５及び図６に示されるよう
に、ｎＭＯＳ又はｐＭＯＳトランジスタのドレイン電圧
ＶＤのとりうる最大値又は最小値は、夫々、抵抗４２に
より降圧又は昇圧された電位となり、その電圧範囲はｎ
ＭＯＳ又はトランジスタのＩ Ｄ−ＶＤ特性上、線形領域
に含まれることとなる。その一方、第１配線部Ｌ１ａ側
から見た場合に擬似的なドレイン電圧と見える出力端点
Ｐ０の電位ＶＤ′に関して言えば、内部Ｃ／Ａバスの動
作電圧範囲がＩＤ−ＶＤ′特性の線形領域内に含まれる
こととなる。即ち、第１配線部Ｌ１ａの入力端点からＣ
／Ａレジスタ４０を見た場合における出力インピーダン
スが一定とみなせる範囲内に、動作電圧範囲が含まれて
いる。
に、ｎＭＯＳ又はｐＭＯＳトランジスタのドレイン電圧
ＶＤのとりうる最大値又は最小値は、夫々、抵抗４２に
より降圧又は昇圧された電位となり、その電圧範囲はｎ
ＭＯＳ又はトランジスタのＩ Ｄ−ＶＤ特性上、線形領域
に含まれることとなる。その一方、第１配線部Ｌ１ａ側
から見た場合に擬似的なドレイン電圧と見える出力端点
Ｐ０の電位ＶＤ′に関して言えば、内部Ｃ／Ａバスの動
作電圧範囲がＩＤ−ＶＤ′特性の線形領域内に含まれる
こととなる。即ち、第１配線部Ｌ１ａの入力端点からＣ
／Ａレジスタ４０を見た場合における出力インピーダン
スが一定とみなせる範囲内に、動作電圧範囲が含まれて
いる。
【００４９】より具体的には、抵抗４２の抵抗値Ｒは、
前述のバス・トポロジ、具体的には搭載ＤＲＡＭデバイ
ス数及び配線インピーダンス等により定められる。また
は、抵抗４２の抵抗値Ｒは、Ｃ／Ａレジスタ４０の出力
端点Ｐ０からＤＲＡＭデバイス３０１〜３０１８側を見
た場合における入力インピーダンスとの関係から定めら
れる。本実施の形態においては、搭載ＤＲＡＭデバイス
数が１８個であること、配線インピーダンスが６３オー
ムであること、Ｃ／Ａバストポロジが上述したデュアル
Ｔ−ブランチトポロジであることから、シミュレーショ
ンにより最適インピーダンスは２０オームと求められ
た。そこで、ＣＭＯＳトランジスタの線形領域における
オン抵抗が５オームであることを考慮して、Ｒ＝１５オ
ームと定め、ＩＤ−ＶＤ′特性における線形領域にＣ／
Ａバスの動作電圧範囲が含まれるようにし、Ｃ／Ａレジ
スタ４０の出力端点Ｐ０における出力インピーダンスが
２０オームとなるように構成している。
前述のバス・トポロジ、具体的には搭載ＤＲＡＭデバイ
ス数及び配線インピーダンス等により定められる。また
は、抵抗４２の抵抗値Ｒは、Ｃ／Ａレジスタ４０の出力
端点Ｐ０からＤＲＡＭデバイス３０１〜３０１８側を見
た場合における入力インピーダンスとの関係から定めら
れる。本実施の形態においては、搭載ＤＲＡＭデバイス
数が１８個であること、配線インピーダンスが６３オー
ムであること、Ｃ／Ａバストポロジが上述したデュアル
Ｔ−ブランチトポロジであることから、シミュレーショ
ンにより最適インピーダンスは２０オームと求められ
た。そこで、ＣＭＯＳトランジスタの線形領域における
オン抵抗が５オームであることを考慮して、Ｒ＝１５オ
ームと定め、ＩＤ−ＶＤ′特性における線形領域にＣ／
Ａバスの動作電圧範囲が含まれるようにし、Ｃ／Ａレジ
スタ４０の出力端点Ｐ０における出力インピーダンスが
２０オームとなるように構成している。
【００５０】なお、この抵抗４２は、Ｃ／Ａレジスタ４
０に内蔵されているが、これをＣ／Ａレジスタ４０の出
力端点Ｐ０と配線Ｌ１ａとの間にシリアルに挿入しても
良い。
０に内蔵されているが、これをＣ／Ａレジスタ４０の出
力端点Ｐ０と配線Ｌ１ａとの間にシリアルに挿入しても
良い。
【００５１】本実施の形態のＣ／Ａレジスタ４０におい
て、キャパシタ４３は、パルス信号のｔＲ／ｔＦ調整の
ために設けられたｔＲ／ｔＦ調整器である。ＣＭＯＳイ
ンバータ４１の出力段に設けられたキャパシタ４３は、
ＣＭＯＳインバータ４１の出力するパルスの波形を“な
まらせる”役割を果たす。すなわち、キャパシタ４２の
存在により、ＣＭＯＳインバータ４１の出力する理想的
な方形パルスは、波形変形され、点ＰＳにおいて、所定
のｔＲ／ｔＦ（１ｎｓ）を有する台形パルスとなる。上
記した抵抗４２を設けることに加え、このようなｔＲ／
ｔＦ調整を行うことにより、より良好な波形が得られ
る。なお、このｔＲ／ｔＦ調整については、後に詳細に
説明する。
て、キャパシタ４３は、パルス信号のｔＲ／ｔＦ調整の
ために設けられたｔＲ／ｔＦ調整器である。ＣＭＯＳイ
ンバータ４１の出力段に設けられたキャパシタ４３は、
ＣＭＯＳインバータ４１の出力するパルスの波形を“な
まらせる”役割を果たす。すなわち、キャパシタ４２の
存在により、ＣＭＯＳインバータ４１の出力する理想的
な方形パルスは、波形変形され、点ＰＳにおいて、所定
のｔＲ／ｔＦ（１ｎｓ）を有する台形パルスとなる。上
記した抵抗４２を設けることに加え、このようなｔＲ／
ｔＦ調整を行うことにより、より良好な波形が得られ
る。なお、このｔＲ／ｔＦ調整については、後に詳細に
説明する。
【００５２】以上説明した第１の実施の形態は、他の構
成をそのままとして、ＥＣＣ機能を有さないメモリモジ
ュールに適用可能である。この場合、ＤＲＡＭデバイス
の搭載数は、１６個となり、第１の群及び第２の群の各
群に属するＤＲＡＭデバイス搭載数は互いに等しいもの
となる。
成をそのままとして、ＥＣＣ機能を有さないメモリモジ
ュールに適用可能である。この場合、ＤＲＡＭデバイス
の搭載数は、１６個となり、第１の群及び第２の群の各
群に属するＤＲＡＭデバイス搭載数は互いに等しいもの
となる。
【００５３】また、第１の実施の形態においては、配線
インピーダンスを６３オームとして説明してきたが、５
０〜６５オームの範囲内にあれば、いかなる値を有して
いても良い。
インピーダンスを６３オームとして説明してきたが、５
０〜６５オームの範囲内にあれば、いかなる値を有して
いても良い。
【００５４】（第２の実施の形態）本発明の第２の実施
の形態によるメモリモジュールは、搭載デバイス数を９
個としたことに伴って、上述した第１の実施の形態を変
形したものである。
の形態によるメモリモジュールは、搭載デバイス数を９
個としたことに伴って、上述した第１の実施の形態を変
形したものである。
【００５５】図７に示されるように、本発明の第２の実
施の形態によるメモリモジュール１１は、基板２１上に
９個のＤＲＡＭデバイス３０２１〜３０２９、Ｃ／Ａレ
ジスタ４０、Ｃ／Ａレジスタ４０の出力端点Ｐ０に直列
接続された抵抗値Ｒｓの付加的な抵抗４４を搭載してな
るものである。ＤＲＡＭデバイス３０２１〜３０
２９は、同じ特性を有するＥＣＣ機能付のものであり、
本実施の形態においては、２つの群にグループ化されて
いる。第１の群は、ＤＲＡＭデバイス３０２１〜３０
２５からなり、第２の群は、ＤＲＡＭデバイス３０２６
〜３０２９からなる。すなわち、第１の群に属するＤＲ
ＡＭデバイスの数は、第２の群に属するＤＲＡＭデバイ
スの数より大きく、両者の差は１である。
施の形態によるメモリモジュール１１は、基板２１上に
９個のＤＲＡＭデバイス３０２１〜３０２９、Ｃ／Ａレ
ジスタ４０、Ｃ／Ａレジスタ４０の出力端点Ｐ０に直列
接続された抵抗値Ｒｓの付加的な抵抗４４を搭載してな
るものである。ＤＲＡＭデバイス３０２１〜３０
２９は、同じ特性を有するＥＣＣ機能付のものであり、
本実施の形態においては、２つの群にグループ化されて
いる。第１の群は、ＤＲＡＭデバイス３０２１〜３０
２５からなり、第２の群は、ＤＲＡＭデバイス３０２６
〜３０２９からなる。すなわち、第１の群に属するＤＲ
ＡＭデバイスの数は、第２の群に属するＤＲＡＭデバイ
スの数より大きく、両者の差は１である。
【００５６】付加的な抵抗４４の端点Ｐ４とＤＲＡＭデ
バイス３０２１〜３０２９とは配線Ｌ１，Ｌ５ａ，Ｌ５
ｂ，Ｌ８ａ，Ｌ８ｂ，Ｌ９及びビアホールＶｉａにより
接続され、本実施の形態によるデュアルＴ−ブランチト
ポロジを構成している。本実施の形態によるデュアルＴ
−ブランチトポロジは、概略、第１配線部乃至第５配線
部からなる。第１配線部は、配線Ｌ１及びビアホールＶ
ｉａからなり、付加的な抵抗４４の出力側端点Ｐ４から
第１の分岐点Ｐ１まで延設されている。第２配線部は、
配線Ｌ５ａ及びビアホールＶｉａからなり、第１分岐点
Ｐ１から第２分岐点Ｐ２まで延設されている。第３配線
部は、配線Ｌ５ｂ及びビアホールＶｉａからなり、第１
分岐点Ｐ１から第３分岐点Ｐ３まで延設されている。第
４配線部は、第２分岐点Ｐ２から派生し、その派生した
部分は夫々第１の群に属するＤＲＡＭデバイス３０２１
〜３０２５に至る。第５配線部は、第３分岐点Ｐ３から
派生し、その派生した部分はそれぞれ第２の群に属する
ＤＲＡＭデバイス３０２６〜３０２９に至る。
バイス３０２１〜３０２９とは配線Ｌ１，Ｌ５ａ，Ｌ５
ｂ，Ｌ８ａ，Ｌ８ｂ，Ｌ９及びビアホールＶｉａにより
接続され、本実施の形態によるデュアルＴ−ブランチト
ポロジを構成している。本実施の形態によるデュアルＴ
−ブランチトポロジは、概略、第１配線部乃至第５配線
部からなる。第１配線部は、配線Ｌ１及びビアホールＶ
ｉａからなり、付加的な抵抗４４の出力側端点Ｐ４から
第１の分岐点Ｐ１まで延設されている。第２配線部は、
配線Ｌ５ａ及びビアホールＶｉａからなり、第１分岐点
Ｐ１から第２分岐点Ｐ２まで延設されている。第３配線
部は、配線Ｌ５ｂ及びビアホールＶｉａからなり、第１
分岐点Ｐ１から第３分岐点Ｐ３まで延設されている。第
４配線部は、第２分岐点Ｐ２から派生し、その派生した
部分は夫々第１の群に属するＤＲＡＭデバイス３０２１
〜３０２５に至る。第５配線部は、第３分岐点Ｐ３から
派生し、その派生した部分はそれぞれ第２の群に属する
ＤＲＡＭデバイス３０２６〜３０２９に至る。
【００５７】より具体的には、図示された例において配
線Ｌ１，Ｌ５ａ，Ｌ５ｂ，Ｌ８ａ，Ｌ８ｂ，Ｌ９は夫々
１５．０ｍｍ，４０．０ｍｍ，４０．０ｍｍ，１２．０
ｍｍ，１２．０ｍｍ，１．０ｍｍであり、配線インピー
ダンスは６３オームである。なお、本実施の形態におけ
るビアホールＶｉａ、ＤＲＡＭデバイス、及びＣ／Ａレ
ジスタは、第１の実施の形態におけるビアホールＶｉ
ａ、ＤＲＡＭデバイス、及びＣ／Ａレジスタと同特性を
有する（図２、図３及び図４参照）。
線Ｌ１，Ｌ５ａ，Ｌ５ｂ，Ｌ８ａ，Ｌ８ｂ，Ｌ９は夫々
１５．０ｍｍ，４０．０ｍｍ，４０．０ｍｍ，１２．０
ｍｍ，１２．０ｍｍ，１．０ｍｍであり、配線インピー
ダンスは６３オームである。なお、本実施の形態におけ
るビアホールＶｉａ、ＤＲＡＭデバイス、及びＣ／Ａレ
ジスタは、第１の実施の形態におけるビアホールＶｉ
ａ、ＤＲＡＭデバイス、及びＣ／Ａレジスタと同特性を
有する（図２、図３及び図４参照）。
【００５８】本実施の形態においては、第１の群と第２
の群との間のデバイス数の差を埋めるべく、等価入力容
量２．０ｐＦのダミー容量５２が第２の群に属するＤＲ
ＡＭデバイス３０２６〜３０２９と同様に第５配線部に
接続されている。その結果、本実施の形態においては、
第２分岐点Ｐ２からＤＲＡＭデバイス３０２１〜３０
２５側を見た場合における合成インピーダンスと、第３
分岐点Ｐ３からＤＲＡＭデバイス３０２６〜３０２９及
びダミー容量５２側を見た場合における合成インピーダ
ンスとが互いに実質的に等しくなっている。
の群との間のデバイス数の差を埋めるべく、等価入力容
量２．０ｐＦのダミー容量５２が第２の群に属するＤＲ
ＡＭデバイス３０２６〜３０２９と同様に第５配線部に
接続されている。その結果、本実施の形態においては、
第２分岐点Ｐ２からＤＲＡＭデバイス３０２１〜３０
２５側を見た場合における合成インピーダンスと、第３
分岐点Ｐ３からＤＲＡＭデバイス３０２６〜３０２９及
びダミー容量５２側を見た場合における合成インピーダ
ンスとが互いに実質的に等しくなっている。
【００５９】図７におけるビアホールの数、配線長及び
その配置から明らかなように、本実施の形態におけるバ
ストポロジもまた、第１分岐点Ｐ１を通る仮想直線（第
１分岐点Ｐ１を通るように図示された配線Ｌ１を延設し
てなる線）を挟んで線対称となっている。特に、配線Ｌ
５ａ及びＬ５ｂは、互いに等しい配線長を有しており、
第４及び第５配線部は、夫々、第２及び第３分岐点
Ｐ２，Ｐ３を通る仮想直線を境界として、夫々に接続さ
れたノードを線対称に配置するような第１及び第２のロ
ーカル・トポロジを形成している。第１のローカル・ト
ポロジは、第２のローカルトポロジと等しく、従って、
本実施の形態によるデュアルＴ−ブランチトポロジもま
た、上述した第１の実施の形態と同様に、第１及び第２
の群に関し、バランスのとれたものとなっている。
その配置から明らかなように、本実施の形態におけるバ
ストポロジもまた、第１分岐点Ｐ１を通る仮想直線（第
１分岐点Ｐ１を通るように図示された配線Ｌ１を延設し
てなる線）を挟んで線対称となっている。特に、配線Ｌ
５ａ及びＬ５ｂは、互いに等しい配線長を有しており、
第４及び第５配線部は、夫々、第２及び第３分岐点
Ｐ２，Ｐ３を通る仮想直線を境界として、夫々に接続さ
れたノードを線対称に配置するような第１及び第２のロ
ーカル・トポロジを形成している。第１のローカル・ト
ポロジは、第２のローカルトポロジと等しく、従って、
本実施の形態によるデュアルＴ−ブランチトポロジもま
た、上述した第１の実施の形態と同様に、第１及び第２
の群に関し、バランスのとれたものとなっている。
【００６０】上述のように、本実施の形態によるＣ／Ａ
レジスタ４０は、前述の第１の実施の形態によるＣ／Ａ
レジスタと同じものである。すなわち、本実施の形態に
よるＣ／Ａレジスタ４０もまた、ＣＭＯＳインバータ４
１、ＣＭＯＳインバータ４１の出力段にシリアルに接続
された抵抗値Ｒの抵抗４２、及びＣＭＯＳインバータ４
１の出力段に一端を接続され他端を接地されたキャパシ
タ４３とを備えている。
レジスタ４０は、前述の第１の実施の形態によるＣ／Ａ
レジスタと同じものである。すなわち、本実施の形態に
よるＣ／Ａレジスタ４０もまた、ＣＭＯＳインバータ４
１、ＣＭＯＳインバータ４１の出力段にシリアルに接続
された抵抗値Ｒの抵抗４２、及びＣＭＯＳインバータ４
１の出力段に一端を接続され他端を接地されたキャパシ
タ４３とを備えている。
【００６１】本実施の形態において、Ｃ／Ａレジスタ４
０の出力端点Ｐ０にシリアルに接続された抵抗値Ｒｓの
付加的な抵抗４４は、Ｃ／Ａレジスタ４０に内蔵された
抵抗値Ｒの抵抗４２と共に、点Ｐ４からＣ／Ａレジスタ
４０側を見た場合における出力インピーダンスを定める
ものであり、その決定の原理は、上述した第１の実施の
形態と同じである（図５及び図６参照）。すなわち、抵
抗４２と抵抗４４の合成抵抗の抵抗値（Ｒ＋Ｒｓ）は、
Ｃ／Ａレジスタ４０における出力用トランジスタと合わ
せ、所定のパルス振幅に関して、出力インピーダンスが
一定となるようにして選択されている。換言すれば、本
実施の形態においては、第１配線部Ｌ１の入力端（点Ｐ
４）における電流−電圧特性が線形となるようにして、
合成抵抗の抵抗値（Ｒ＋Ｒｓ）が定められている。
０の出力端点Ｐ０にシリアルに接続された抵抗値Ｒｓの
付加的な抵抗４４は、Ｃ／Ａレジスタ４０に内蔵された
抵抗値Ｒの抵抗４２と共に、点Ｐ４からＣ／Ａレジスタ
４０側を見た場合における出力インピーダンスを定める
ものであり、その決定の原理は、上述した第１の実施の
形態と同じである（図５及び図６参照）。すなわち、抵
抗４２と抵抗４４の合成抵抗の抵抗値（Ｒ＋Ｒｓ）は、
Ｃ／Ａレジスタ４０における出力用トランジスタと合わ
せ、所定のパルス振幅に関して、出力インピーダンスが
一定となるようにして選択されている。換言すれば、本
実施の形態においては、第１配線部Ｌ１の入力端（点Ｐ
４）における電流−電圧特性が線形となるようにして、
合成抵抗の抵抗値（Ｒ＋Ｒｓ）が定められている。
【００６２】本実施の形態において、抵抗４２と抵抗４
４の合成抵抗の抵抗値（Ｒ＋Ｒｓ）は、第１の実施の形
態における抵抗４２の抵抗値Ｒの定め方と同様にして、
定められる。また、抵抗値Ｒｓは、前述の条件を満たす
ようにして選択された合成抵抗の抵抗値から、抵抗４２
の抵抗値Ｒを引いて得られる。本実施の形態において
は、搭載ＤＲＡＭデバイス数が９個であること、配線イ
ンピーダンスが６３オームであること、Ｃ／Ａバストポ
ロジが上述したデュアルＴ−ブランチトポロジであるこ
とから、シミュレーションにより最適の出力インピーダ
ンスは２５オームと求められた。そこで、ＣＭＯＳトラ
ンジスタの線形領域におけるオン抵抗が５オームである
こと、抵抗４２の抵抗値が１５オームであることを考慮
して、Ｒｓ＝５オームと定め、ＩＤ−ＶＤ′特性におけ
る線形領域にＣ／Ａバスの動作電圧範囲が含まれるよう
にし（図５及び図６参照）、点Ｐ４からＣ／Ａレジスタ
４０側を見た場合における出力インピーダンスが２５オ
ームとなるように構成している。なお、この抵抗４４
は、抵抗４２と同様にＣ／Ａレジスタ４０に内蔵されて
いても良い。
４の合成抵抗の抵抗値（Ｒ＋Ｒｓ）は、第１の実施の形
態における抵抗４２の抵抗値Ｒの定め方と同様にして、
定められる。また、抵抗値Ｒｓは、前述の条件を満たす
ようにして選択された合成抵抗の抵抗値から、抵抗４２
の抵抗値Ｒを引いて得られる。本実施の形態において
は、搭載ＤＲＡＭデバイス数が９個であること、配線イ
ンピーダンスが６３オームであること、Ｃ／Ａバストポ
ロジが上述したデュアルＴ−ブランチトポロジであるこ
とから、シミュレーションにより最適の出力インピーダ
ンスは２５オームと求められた。そこで、ＣＭＯＳトラ
ンジスタの線形領域におけるオン抵抗が５オームである
こと、抵抗４２の抵抗値が１５オームであることを考慮
して、Ｒｓ＝５オームと定め、ＩＤ−ＶＤ′特性におけ
る線形領域にＣ／Ａバスの動作電圧範囲が含まれるよう
にし（図５及び図６参照）、点Ｐ４からＣ／Ａレジスタ
４０側を見た場合における出力インピーダンスが２５オ
ームとなるように構成している。なお、この抵抗４４
は、抵抗４２と同様にＣ／Ａレジスタ４０に内蔵されて
いても良い。
【００６３】以上説明した第２の実施の形態は、他の構
成をそのままとして、ＥＣＣ機能を有さないメモリモジ
ュールに適用可能である。この場合、ＤＲＡＭデバイス
の搭載数は、８個となり、第１の群及び第２の群の各群
に属するＤＲＡＭデバイス搭載数は互いに等しいものと
なる。
成をそのままとして、ＥＣＣ機能を有さないメモリモジ
ュールに適用可能である。この場合、ＤＲＡＭデバイス
の搭載数は、８個となり、第１の群及び第２の群の各群
に属するＤＲＡＭデバイス搭載数は互いに等しいものと
なる。
【００６４】また、第２の実施の形態においては、配線
インピーダンスを６３オームとして説明してきたが、５
０〜６５オームの範囲内にあれば、いかなる値を有して
いても良い。
インピーダンスを６３オームとして説明してきたが、５
０〜６５オームの範囲内にあれば、いかなる値を有して
いても良い。
【００６５】（第３の実施の形態）本発明の第３の実施
の形態によるメモリモジュールは、搭載デバイス数を４
個としたことに伴って、上述した第１の実施の形態を変
形したものである。
の形態によるメモリモジュールは、搭載デバイス数を４
個としたことに伴って、上述した第１の実施の形態を変
形したものである。
【００６６】図８に示されるように、本発明の第３の実
施の形態によるメモリモジュール１２は、基板２２上に
４個のＤＲＡＭデバイス３０３１〜３０３４、Ｃ／Ａレ
ジスタ４０、Ｃ／Ａレジスタ４０の出力端点Ｐ０に直列
接続された抵抗値Ｒｓの付加的な抵抗４５を搭載してな
るものである。ＤＲＡＭデバイス３０３１〜３０
３４は、同じ特性を有するものであり、本実施の形態に
おいては、互いに等しい数のＤＲＡＭデバイスで構成さ
れるようにして、２つの群にグループ化されている。
施の形態によるメモリモジュール１２は、基板２２上に
４個のＤＲＡＭデバイス３０３１〜３０３４、Ｃ／Ａレ
ジスタ４０、Ｃ／Ａレジスタ４０の出力端点Ｐ０に直列
接続された抵抗値Ｒｓの付加的な抵抗４５を搭載してな
るものである。ＤＲＡＭデバイス３０３１〜３０
３４は、同じ特性を有するものであり、本実施の形態に
おいては、互いに等しい数のＤＲＡＭデバイスで構成さ
れるようにして、２つの群にグループ化されている。
【００６７】付加的な抵抗４５の端点Ｐ４とＤＲＡＭデ
バイス３０３１〜３０３４とは配線Ｌ１，Ｌ５ａ，Ｌ５
ｂ，Ｌ８ａ，Ｌ８ｂ，Ｌ９及びビアホールＶｉａにより
接続され、本実施の形態によるデュアルＴ−ブランチト
ポロジを構成している。本実施の形態によるデュアルＴ
−ブランチトポロジは、概略、第１配線部乃至第５配線
部からなる。第１配線部は、配線Ｌ１及びビアホールＶ
ｉａからなり、付加的な抵抗４５の出力側端点Ｐ４から
第１の分岐点Ｐ１まで延設されている。第２配線部は、
配線Ｌ５ａ及びビアホールＶｉａからなり、第１分岐点
Ｐ１から第２分岐点Ｐ２まで延設されている。第３配線
部は、配線Ｌ５ｂ及びビアホールＶｉａからなり、第１
分岐点Ｐ１から第３分岐点Ｐ３まで延設されている。第
４配線部は、第２分岐点Ｐ２から２つに派生し、その派
生した一方（配線Ｌ８ａ，Ｌ９及びビアホールＶｉａ）
はＤＲＡＭデバイス３０３１に至り、他方（配線Ｌ８
ｂ，Ｌ９及びビアホールＶｉａ）はＤＲＡＭデバイス３
０３２に至る。第５配線部は、第３分岐点Ｐ３から２つ
に派生し、その派生した一方（配線Ｌ８ｂ，Ｌ９及びビ
アホールＶｉａ）はＤＲＡＭデバイス３０３３に至り、
他方（配線Ｌ８ａ，Ｌ９及びビアホールＶｉａ）はＤＲ
ＡＭデバイス３０３４に至る。
バイス３０３１〜３０３４とは配線Ｌ１，Ｌ５ａ，Ｌ５
ｂ，Ｌ８ａ，Ｌ８ｂ，Ｌ９及びビアホールＶｉａにより
接続され、本実施の形態によるデュアルＴ−ブランチト
ポロジを構成している。本実施の形態によるデュアルＴ
−ブランチトポロジは、概略、第１配線部乃至第５配線
部からなる。第１配線部は、配線Ｌ１及びビアホールＶ
ｉａからなり、付加的な抵抗４５の出力側端点Ｐ４から
第１の分岐点Ｐ１まで延設されている。第２配線部は、
配線Ｌ５ａ及びビアホールＶｉａからなり、第１分岐点
Ｐ１から第２分岐点Ｐ２まで延設されている。第３配線
部は、配線Ｌ５ｂ及びビアホールＶｉａからなり、第１
分岐点Ｐ１から第３分岐点Ｐ３まで延設されている。第
４配線部は、第２分岐点Ｐ２から２つに派生し、その派
生した一方（配線Ｌ８ａ，Ｌ９及びビアホールＶｉａ）
はＤＲＡＭデバイス３０３１に至り、他方（配線Ｌ８
ｂ，Ｌ９及びビアホールＶｉａ）はＤＲＡＭデバイス３
０３２に至る。第５配線部は、第３分岐点Ｐ３から２つ
に派生し、その派生した一方（配線Ｌ８ｂ，Ｌ９及びビ
アホールＶｉａ）はＤＲＡＭデバイス３０３３に至り、
他方（配線Ｌ８ａ，Ｌ９及びビアホールＶｉａ）はＤＲ
ＡＭデバイス３０３４に至る。
【００６８】より具体的には、図示された例において配
線Ｌ１，Ｌ５ａ，Ｌ５ｂ，Ｌ８ａ，Ｌ８ｂ，Ｌ９は夫々
１５．０ｍｍ，４０．０ｍｍ，４０．０ｍｍ，１２．０
ｍｍ，１２．０ｍｍ，１．０ｍｍであり、配線インピー
ダンスは６３オームである。なお、本実施の形態におけ
るビアホールＶｉａ、ＤＲＡＭデバイス、及びＣ／Ａレ
ジスタは、第１の実施の形態におけるビアホールＶｉ
ａ、ＤＲＡＭデバイス、及びＣ／Ａレジスタと同特性を
有する（図２、図３及び図４参照）。
線Ｌ１，Ｌ５ａ，Ｌ５ｂ，Ｌ８ａ，Ｌ８ｂ，Ｌ９は夫々
１５．０ｍｍ，４０．０ｍｍ，４０．０ｍｍ，１２．０
ｍｍ，１２．０ｍｍ，１．０ｍｍであり、配線インピー
ダンスは６３オームである。なお、本実施の形態におけ
るビアホールＶｉａ、ＤＲＡＭデバイス、及びＣ／Ａレ
ジスタは、第１の実施の形態におけるビアホールＶｉ
ａ、ＤＲＡＭデバイス、及びＣ／Ａレジスタと同特性を
有する（図２、図３及び図４参照）。
【００６９】図８におけるビアホールの数、配線長及び
その配置から明らかなように、本実施の形態におけるバ
ストポロジもまた、第１分岐点Ｐ１を通る仮想直線（第
１分岐点Ｐ１を通るように図示された配線Ｌ１を延設し
てなる線）を挟んで線対称となっている。特に、配線Ｌ
５ａ及びＬ５ｂは、互いに等しい配線長を有しており、
第４及び第５配線部は、夫々、第２及び第３分岐点
Ｐ２，Ｐ３を通る仮想直線を境界として、夫々に接続さ
れたノードを線対称に配置するような第１及び第２のロ
ーカル・トポロジを形成している。第１のローカル・ト
ポロジは、第２のローカルトポロジと等しく、従って、
本実施の形態によるデュアルＴ−ブランチトポロジもま
た、上述した第１の実施の形態と同様に、第１及び第２
の群に関し、バランスのとれたものとなっている。
その配置から明らかなように、本実施の形態におけるバ
ストポロジもまた、第１分岐点Ｐ１を通る仮想直線（第
１分岐点Ｐ１を通るように図示された配線Ｌ１を延設し
てなる線）を挟んで線対称となっている。特に、配線Ｌ
５ａ及びＬ５ｂは、互いに等しい配線長を有しており、
第４及び第５配線部は、夫々、第２及び第３分岐点
Ｐ２，Ｐ３を通る仮想直線を境界として、夫々に接続さ
れたノードを線対称に配置するような第１及び第２のロ
ーカル・トポロジを形成している。第１のローカル・ト
ポロジは、第２のローカルトポロジと等しく、従って、
本実施の形態によるデュアルＴ−ブランチトポロジもま
た、上述した第１の実施の形態と同様に、第１及び第２
の群に関し、バランスのとれたものとなっている。
【００７０】上述のように、本実施の形態によるＣ／Ａ
レジスタ４０は、前述の第１の実施の形態によるＣ／Ａ
レジスタと同じものである。すなわち、本実施の形態に
よるＣ／Ａレジスタ４０もまた、ＣＭＯＳインバータ４
１、ＣＭＯＳインバータ４１の出力段にシリアルに接続
された抵抗値Ｒの抵抗４２、及びＣＭＯＳインバータ４
１の出力段に一端を接続され他端を接地されたキャパシ
タ４３とを備えている。
レジスタ４０は、前述の第１の実施の形態によるＣ／Ａ
レジスタと同じものである。すなわち、本実施の形態に
よるＣ／Ａレジスタ４０もまた、ＣＭＯＳインバータ４
１、ＣＭＯＳインバータ４１の出力段にシリアルに接続
された抵抗値Ｒの抵抗４２、及びＣＭＯＳインバータ４
１の出力段に一端を接続され他端を接地されたキャパシ
タ４３とを備えている。
【００７１】本実施の形態において、Ｃ／Ａレジスタ４
０の出力端点Ｐ０にシリアルに接続された抵抗値Ｒｓの
付加的な抵抗４５は、前述の第２の実施の形態と同様に
して選択・決定される（図５及び図６参照）。特に、本
実施の形態においては、搭載ＤＲＡＭデバイス数が４個
であること、配線インピーダンスが６３オームであるこ
と、Ｃ／Ａバストポロジが上述したデュアルＴ−ブラン
チトポロジであることから、シミュレーションにより最
適の出力インピーダンスは３０オームと求められた。そ
こで、ＣＭＯＳトランジスタの線形領域におけるオン抵
抗が５オームであること、抵抗４２の抵抗値が１５オー
ムであることを考慮して、Ｒｓ＝１０オームと定め、Ｉ
Ｄ−ＶＤ′特性における線形領域にＣ／Ａバスの動作電
圧範囲が含まれるようにし、点Ｐ４からＣ／Ａレジスタ
４０側を見た場合における出力インピーダンスが３０オ
ームとなるように構成している。なお、この抵抗４５
は、抵抗４２と同様にＣ／Ａレジスタ４０に内蔵されて
いても良い。また、以上説明した第３の実施の形態にお
けるメモリモジュールはＥＣＣ機能を有さないものであ
ったが、本実施の形態における概念は、ＥＣＣ機能を有
するメモリモジュールに対しても適用可能である。具体
的には、他の構成はそのままとして、第１の群に属する
ＤＲＡＭデバイスの数を３とし、第２の群に属するＤＲ
ＡＭデバイスの数を２とすることもできる。更に、上述
した第３の実施の形態においては、配線インピーダンス
を６３オームとして説明してきたが、５０〜６５オーム
の範囲内にあれば、いかなる値を有していても良い。
０の出力端点Ｐ０にシリアルに接続された抵抗値Ｒｓの
付加的な抵抗４５は、前述の第２の実施の形態と同様に
して選択・決定される（図５及び図６参照）。特に、本
実施の形態においては、搭載ＤＲＡＭデバイス数が４個
であること、配線インピーダンスが６３オームであるこ
と、Ｃ／Ａバストポロジが上述したデュアルＴ−ブラン
チトポロジであることから、シミュレーションにより最
適の出力インピーダンスは３０オームと求められた。そ
こで、ＣＭＯＳトランジスタの線形領域におけるオン抵
抗が５オームであること、抵抗４２の抵抗値が１５オー
ムであることを考慮して、Ｒｓ＝１０オームと定め、Ｉ
Ｄ−ＶＤ′特性における線形領域にＣ／Ａバスの動作電
圧範囲が含まれるようにし、点Ｐ４からＣ／Ａレジスタ
４０側を見た場合における出力インピーダンスが３０オ
ームとなるように構成している。なお、この抵抗４５
は、抵抗４２と同様にＣ／Ａレジスタ４０に内蔵されて
いても良い。また、以上説明した第３の実施の形態にお
けるメモリモジュールはＥＣＣ機能を有さないものであ
ったが、本実施の形態における概念は、ＥＣＣ機能を有
するメモリモジュールに対しても適用可能である。具体
的には、他の構成はそのままとして、第１の群に属する
ＤＲＡＭデバイスの数を３とし、第２の群に属するＤＲ
ＡＭデバイスの数を２とすることもできる。更に、上述
した第３の実施の形態においては、配線インピーダンス
を６３オームとして説明してきたが、５０〜６５オーム
の範囲内にあれば、いかなる値を有していても良い。
【００７２】［ｔＲ／ｔＦ調整］ここで、図９を用いて
Ｃ／Ａレジスタ４０におけるｔＲ／ｔＦ調整について言
及する。図９は、搭載デバイス数毎に、ｔＲ／ｔＦをど
のくらいに調整すれば良好な波形が得られるかについて
検証した結果を示す。図９においてＲｏｎとして示され
る抵抗値は、図１の点Ｐ０、図７及び図８における点Ｐ
４からＣ／Ａレジスタ４０側を見た場合における出力イ
ンピーダンスである。図９から明らかなように、ｔＲ／
ｔＦが０．９ｎｓ、１．０ｎｓ、２．０ｎｓの場合に、
搭載デバイス数によらず、良好な波形が得られる。この
ような観点から、上述した実施の形態においては、ｔＲ
／ｔＦを１．０ｎｓと設定した。実際には、製造範囲の
バラツキがあると思われるので、ｔＲ／ｔＦが０．９ｎ
ｓ〜２．０ｎｓの範囲にあれば搭載デバイス数によら
ず、良好な波形が得られる。
Ｃ／Ａレジスタ４０におけるｔＲ／ｔＦ調整について言
及する。図９は、搭載デバイス数毎に、ｔＲ／ｔＦをど
のくらいに調整すれば良好な波形が得られるかについて
検証した結果を示す。図９においてＲｏｎとして示され
る抵抗値は、図１の点Ｐ０、図７及び図８における点Ｐ
４からＣ／Ａレジスタ４０側を見た場合における出力イ
ンピーダンスである。図９から明らかなように、ｔＲ／
ｔＦが０．９ｎｓ、１．０ｎｓ、２．０ｎｓの場合に、
搭載デバイス数によらず、良好な波形が得られる。この
ような観点から、上述した実施の形態においては、ｔＲ
／ｔＦを１．０ｎｓと設定した。実際には、製造範囲の
バラツキがあると思われるので、ｔＲ／ｔＦが０．９ｎ
ｓ〜２．０ｎｓの範囲にあれば搭載デバイス数によら
ず、良好な波形が得られる。
【００７３】（第４の実施の形態）本発明の第４の実施
の形態によるメモリモジュールは、上述した第１の実施
の形態の変形であり、ダミー容量を用いずにバランス調
整を行うこととした点を除き、第１の実施の形態による
メモリモジュールと同じである。具体的には、本実施の
形態においては、第２配線部及び第４配線部と第３配線
部及び第５配線部における配線長に差を設け、それによ
ってインピーダンスバランス調整を行っている。
の形態によるメモリモジュールは、上述した第１の実施
の形態の変形であり、ダミー容量を用いずにバランス調
整を行うこととした点を除き、第１の実施の形態による
メモリモジュールと同じである。具体的には、本実施の
形態においては、第２配線部及び第４配線部と第３配線
部及び第５配線部における配線長に差を設け、それによ
ってインピーダンスバランス調整を行っている。
【００７４】より具体的には、図１０に示された例にお
いて配線Ｌ１ａ，Ｌ１ｂ，Ｌ５ａ，Ｌ５ｂ，Ｌ７ａ，Ｌ
７ｂ，Ｌ８ａ，Ｌ８ｂ，Ｌ９は夫々１．０ｍｍ，１５．
０ｍｍ，４０．０ｍｍ，５２．０ｍｍ，６．０ｍｍ，
６．０ｍｍ，１２．０ｍｍ，１２．０ｍｍ，１．０ｍｍ
である。すなわち、配線Ｌ５ａとＬ５ｂとの間には、１
２．０ｍｍの差があり、また、第２の分岐点Ｐ２からＤ
ＲＡＭデバイス３０３，３０４，３０７，３０８に至る
経路と第３の分岐点Ｐ３からＤＲＡＭデバイス３
０１３，３０１４，３０１５，３０１６に至る経路とに
着目すると、配線Ｌ８ａ及びＬ８ｂと配線Ｌ７ａ及びＬ
７ｂとの間には、夫々、６．０ｍｍの差がある。これに
より、第１分岐点Ｐ１から第１群側を見た場合の入力イ
ンピーダンスと第１分岐点Ｐ１から第２群側を見た場合
の入力インピーダンスとは実質的に等しくなるように調
整される。
いて配線Ｌ１ａ，Ｌ１ｂ，Ｌ５ａ，Ｌ５ｂ，Ｌ７ａ，Ｌ
７ｂ，Ｌ８ａ，Ｌ８ｂ，Ｌ９は夫々１．０ｍｍ，１５．
０ｍｍ，４０．０ｍｍ，５２．０ｍｍ，６．０ｍｍ，
６．０ｍｍ，１２．０ｍｍ，１２．０ｍｍ，１．０ｍｍ
である。すなわち、配線Ｌ５ａとＬ５ｂとの間には、１
２．０ｍｍの差があり、また、第２の分岐点Ｐ２からＤ
ＲＡＭデバイス３０３，３０４，３０７，３０８に至る
経路と第３の分岐点Ｐ３からＤＲＡＭデバイス３
０１３，３０１４，３０１５，３０１６に至る経路とに
着目すると、配線Ｌ８ａ及びＬ８ｂと配線Ｌ７ａ及びＬ
７ｂとの間には、夫々、６．０ｍｍの差がある。これに
より、第１分岐点Ｐ１から第１群側を見た場合の入力イ
ンピーダンスと第１分岐点Ｐ１から第２群側を見た場合
の入力インピーダンスとは実質的に等しくなるように調
整される。
【００７５】なお、この第４の実施の形態におけるイン
ピーダンス調整は、第１の実施の形態のみならず、第２
及び第３の実施の形態にも適用することができる。
ピーダンス調整は、第１の実施の形態のみならず、第２
及び第３の実施の形態にも適用することができる。
【００７６】上述した第１乃至第４の実施の形態による
メモリモジュールのシミュレーションを行ったところ、
レジスタ内部の出力用トランジスタの出力端に搭載デバ
イス数等により抵抗値の選択された調整抵抗をシリアル
に接続し、搭載デバイス数によって適切な出力インピー
ダンスを実現したこと、及びｔＲ／ｔＦ調整を行うこと
で、終端抵抗を用いずに動作周波数を１５０ＭＨｚとし
た場合であっても良好な波形を得ることができた。な
お、比較例としてシングルＴ−ブランチトポロジ（第２
分岐点から派生した第１ローカル・トポロジのようなト
ポロジが第１分岐点から派生し、全てのＤＲＡＭデバイ
スに至っているようなトポロジ）の場合についても同様
のシミュレーションを行ったが、良好な波形を得ること
はできなかった。
メモリモジュールのシミュレーションを行ったところ、
レジスタ内部の出力用トランジスタの出力端に搭載デバ
イス数等により抵抗値の選択された調整抵抗をシリアル
に接続し、搭載デバイス数によって適切な出力インピー
ダンスを実現したこと、及びｔＲ／ｔＦ調整を行うこと
で、終端抵抗を用いずに動作周波数を１５０ＭＨｚとし
た場合であっても良好な波形を得ることができた。な
お、比較例としてシングルＴ−ブランチトポロジ（第２
分岐点から派生した第１ローカル・トポロジのようなト
ポロジが第１分岐点から派生し、全てのＤＲＡＭデバイ
スに至っているようなトポロジ）の場合についても同様
のシミュレーションを行ったが、良好な波形を得ること
はできなかった。
【００７７】以上、種々の実施の形態を通じて本発明の
メモリモジュールについて説明してきたが、本発明の概
念は、これら実施の形態に制限されるものではない。例
えば、第１乃至第３の実施の形態においては、Ｃ／Ａレ
ジスタに対して搭載メモリデバイス数に依存しない汎用
性をもたせるために、最も搭載デバイス数の大きい１８
デバイスケースを基準としてＣ／Ａレジスタに内蔵され
る抵抗４２の抵抗値を定めて、更に、搭載デバイス数が
少ない場合には、付加的に抵抗４４又は４５を外付とし
ていたが、Ｃ／Ａレジスタの汎用性を考慮せず、搭載デ
バイス数に応じた抵抗値を有する抵抗を各Ｃ／Ａレジス
タ内部に内蔵することとしても良い。また、全ての実施
の形態において、抵抗４２を外付にしても良い。更に
は、予め想定される搭載デバイス数の夫々に対応した複
数の抵抗をＣ／Ａレジスタ内部に内蔵しておき、そのＣ
／Ａレジスタを実際にモジュールに実装する際に、搭載
デバイス数に応じて内蔵抵抗の選択をすることとしても
良い。このように、本発明において、出力インピーダン
ス調整用の抵抗は第１の配線部Ｌ１ａ又はＬ１の入力端
より手前（すなわち、モジュールの端子側）にあれば良
く、この条件に従っている限り、従来のＣ／Ａレジスタ
に対していずれの場所にインピーダンス調整用抵抗を挿
入しても良い。この意味において、従来のＣ／Ａレジス
タに相当するものは本発明においてインピーダンス調整
用抵抗をも含むものであり、本発明においてはＣ／Ａレ
ジスタに対してインピーダンス調整用の抵抗を含ませた
概念としてＣ／Ａレジスタ手段という用語を用いること
とする。
メモリモジュールについて説明してきたが、本発明の概
念は、これら実施の形態に制限されるものではない。例
えば、第１乃至第３の実施の形態においては、Ｃ／Ａレ
ジスタに対して搭載メモリデバイス数に依存しない汎用
性をもたせるために、最も搭載デバイス数の大きい１８
デバイスケースを基準としてＣ／Ａレジスタに内蔵され
る抵抗４２の抵抗値を定めて、更に、搭載デバイス数が
少ない場合には、付加的に抵抗４４又は４５を外付とし
ていたが、Ｃ／Ａレジスタの汎用性を考慮せず、搭載デ
バイス数に応じた抵抗値を有する抵抗を各Ｃ／Ａレジス
タ内部に内蔵することとしても良い。また、全ての実施
の形態において、抵抗４２を外付にしても良い。更に
は、予め想定される搭載デバイス数の夫々に対応した複
数の抵抗をＣ／Ａレジスタ内部に内蔵しておき、そのＣ
／Ａレジスタを実際にモジュールに実装する際に、搭載
デバイス数に応じて内蔵抵抗の選択をすることとしても
良い。このように、本発明において、出力インピーダン
ス調整用の抵抗は第１の配線部Ｌ１ａ又はＬ１の入力端
より手前（すなわち、モジュールの端子側）にあれば良
く、この条件に従っている限り、従来のＣ／Ａレジスタ
に対していずれの場所にインピーダンス調整用抵抗を挿
入しても良い。この意味において、従来のＣ／Ａレジス
タに相当するものは本発明においてインピーダンス調整
用抵抗をも含むものであり、本発明においてはＣ／Ａレ
ジスタに対してインピーダンス調整用の抵抗を含ませた
概念としてＣ／Ａレジスタ手段という用語を用いること
とする。
【００７８】また、上述した実施の形態においては、単
なるバッファではなく、Ｃ／Ａレジスタを採用した例に
ついて説明してきたが、本発明が着目した点は、Ｃ／Ａ
レジスタ内部における最終段であるバッファ部であるこ
とから、本発明の概念はレジスタード・メモリモジュー
ルのみならず、バッファード・メモリモジュールにも適
用可能である。
なるバッファではなく、Ｃ／Ａレジスタを採用した例に
ついて説明してきたが、本発明が着目した点は、Ｃ／Ａ
レジスタ内部における最終段であるバッファ部であるこ
とから、本発明の概念はレジスタード・メモリモジュー
ルのみならず、バッファード・メモリモジュールにも適
用可能である。
【００７９】
【発明の効果】以上説明したように、本発明によれば、
無終端のデュアルＴ−ブランチトポロジを採用したレジ
スタ付メモリモジュール又はバッファ付メモリモジュー
ルにおいて、内部Ｃ／Ａバスの入力端からＣ／Ａレジス
タ又はバッファ側を見た場合における出力インピーダン
スを調整するインピーダンス調整手段と、Ｃ／Ａレジス
タ又はバッファから内部Ｃ／Ａバスに出力される内部信
号の波形を調整するためのｔＲ／ｔＦ調整手段とを設け
ることとしたことから、高周波動作に対応することので
きるレジスタ付メモリモジュール又はバッファ付メモリ
モジュールが得られた。
無終端のデュアルＴ−ブランチトポロジを採用したレジ
スタ付メモリモジュール又はバッファ付メモリモジュー
ルにおいて、内部Ｃ／Ａバスの入力端からＣ／Ａレジス
タ又はバッファ側を見た場合における出力インピーダン
スを調整するインピーダンス調整手段と、Ｃ／Ａレジス
タ又はバッファから内部Ｃ／Ａバスに出力される内部信
号の波形を調整するためのｔＲ／ｔＦ調整手段とを設け
ることとしたことから、高周波動作に対応することので
きるレジスタ付メモリモジュール又はバッファ付メモリ
モジュールが得られた。
【図１】本発明の第１の実施の形態のよるメモリモジュ
ールの概略構成を示す図である。
ールの概略構成を示す図である。
【図２】図１に示されるビアホール（Ｖｉａ）の概略的
な等価回路図である。
な等価回路図である。
【図３】図１に示されるＤＲＡＭデバイスの入力部の概
略的な等価回路図である。
略的な等価回路図である。
【図４】図１に示されるＣ／Ａレジスタの概略構成を示
す図である。
す図である。
【図５】第１配線部の入力端からＣ／Ａレジスタ側を見
た場合におけるＣ／Ａレジスタ側の出力インピーダンス
について説明するための図であり、特に、Ｃ／Ａレジス
タの出力段を構成するＣＭＯＳインバータのｎＭＯＳト
ランジスタがオンになっている場合の図である。
た場合におけるＣ／Ａレジスタ側の出力インピーダンス
について説明するための図であり、特に、Ｃ／Ａレジス
タの出力段を構成するＣＭＯＳインバータのｎＭＯＳト
ランジスタがオンになっている場合の図である。
【図６】第１配線部の入力端からＣ／Ａレジスタ側を見
た場合におけるＣ／Ａレジスタ側の出力インピーダンス
について説明するための図であり、特に、Ｃ／Ａレジス
タの出力段を構成するＣＭＯＳインバータのｐＭＯＳト
ランジスタがオンになっている場合の図である。
た場合におけるＣ／Ａレジスタ側の出力インピーダンス
について説明するための図であり、特に、Ｃ／Ａレジス
タの出力段を構成するＣＭＯＳインバータのｐＭＯＳト
ランジスタがオンになっている場合の図である。
【図７】本発明の第２の実施の形態のよるメモリモジュ
ールの概略構成を示す図である。
ールの概略構成を示す図である。
【図８】本発明の第３の実施の形態のよるメモリモジュ
ールの概略構成を示す図である。
ールの概略構成を示す図である。
【図９】ｔＲ／ｔＦ調整と波形との関係を示す図であ
る。
る。
【図１０】本発明の第４の実施の形態のよるメモリモジ
ュールの概略構成を示す図である。
ュールの概略構成を示す図である。
【符号の説明】
１０，１１，１２，１３ メモリモジュー
ル ２０，２１，２２，２３ 基板 ３０１〜３０１８，３０２１〜３０２９，３０３１〜３
０３４ ＤＲＡＭデバイス ４０ Ｃ／Ａレジスタ ４１ ＣＭＯＳインバータ ４２ 抵抗 ４３ キャパシタ ４４ 抵抗 ４５ 抵抗 ５０，５１，５２ ダミー容量
ル ２０，２１，２２，２３ 基板 ３０１〜３０１８，３０２１〜３０２９，３０３１〜３
０３４ ＤＲＡＭデバイス ４０ Ｃ／Ａレジスタ ４１ ＣＭＯＳインバータ ４２ 抵抗 ４３ キャパシタ ４４ 抵抗 ４５ 抵抗 ５０，５１，５２ ダミー容量
Claims (21)
- 【請求項１】 出力用トランジスタを有し且つ外部から
コマンド／アドレス信号に応じて内部信号を生成するコ
マンド／アドレスレジスタ手段と、第１及び第２の群に
グループ化された複数のメモリデバイスと、前記コマン
ド／アドレスレジスタ手段と前記複数のメモリデバイス
とを接続する配線と、前記コマンド／アドレスレジスタ
手段及び前記複数のメモリデバイスが搭載された基板と
を有するメモリモジュールであって、 前記配線は、前記コマンド／アドレスレジスタ手段から
第１分岐点まで延設された第１配線部と、前記第１分岐
点から第２分岐点まで延設された第２配線部と、前記第
１分岐点から第３分岐点まで延設された第３配線部と、
前記第２分岐点から派生し前記第１の群に属する前記メ
モリデバイスまで至る第４配線部と、前記第３分岐点か
ら派生し前記第２の群に属する前記メモリデバイスまで
至る第５配線部とを有する配線とを有しており、 前記コマンド／アドレスレジスタ手段は、前記第１配線
部との接続点から当該コマンド／アドレスレジスタ手段
を見た場合における出力インピーダンスが前記内部信号
の動作電圧範囲内において実質的に一定となるように、
該出力インピーダンスの調整を行うためのインピーダン
ス調整手段と、 前記内部信号が所定の立上り時間／立下り時間を有する
ように、該内部信号の立上り時間／立下り時間を調整す
るための立上り時間／立下り時間調整手段とを備えてい
ることを特徴とするメモリモジュール。 - 【請求項２】 請求項１記載のメモリモジュールにおい
て、前記複数のメモリデバイス及び前記配線の双方とも
終端されていない、ことを特徴とするメモリモジュー
ル。 - 【請求項３】 請求項１記載のメモリモジュールにおい
て、前記コマンド／アドレスレジスタ手段は、前記出力
用トランジスタを含み且つレジスタ出力端を有するコマ
ンド／アドレスレジスタと、前記インピーダンス調整手
段として当該レジスタ出力端にシリアルに接続された抵
抗とを備える、ことを特徴とするメモリモジュール。 - 【請求項４】 請求項１記載のメモリモジュールにおい
て、前記コマンド／アドレスレジスタ手段は、前記イン
ピーダンス調整手段として抵抗を内包するコマンド／ア
ドレスレジスタからなる、ことを特徴とするメモリモジ
ュール。 - 【請求項５】 請求項１記載のメモリモジュールにおい
て、 前記インピーダンス調整手段は、第１および第２の抵抗
を備えており、 前記コマンド／アドレスレジスタ手段は、レジスタ出力
端を有するコマンド／アドレスレジスタであって、前記
出力用トランジスタ及び該出力用トランジスタの出力端
と前記レジスタ出力端との間にシリアルに設けられた前
記第１の抵抗を含むコマンド／アドレスレジスタと、前
記レジスタ出力端にシリアルに接続された前記第２の抵
抗とを備えていることを特徴とするメモリモジュール。 - 【請求項６】 請求項５記載のメモリモジュールにおい
て、前記第１の抵抗の抵抗値は、前記複数のメモリデバ
イスの数として想定可能な数を考慮した上で、最も低い
値に設定されており、且つ、前記第２の抵抗の抵抗値
は、前記出力インピーダンスの調整を実現するために前
記第１の抵抗の抵抗値に加えられるべき値に設定されて
いる、ことを特徴とするメモリモジュール。 - 【請求項７】 請求項１乃至６のいずれか一項に記載の
メモリモジュールにおいて、前記コマンド／アドレスレ
ジスタは、前記立上り時間／立下り時間調整手段として
キャパシタを内包している、ことを特徴とするメモリモ
ジュール。 - 【請求項８】 請求項１記載のメモリモジュールにおい
て、前記インピーダンス調整手段は、前記基板に搭載さ
れる前記メモリデバイスの数に応じて、前記出力インピ
ーダンスを調整するものである、ことを特徴とするメモ
リモジュール。 - 【請求項９】 請求項３又は４記載のメモリモジュール
において、前記抵抗の抵抗値は、前記出力用トランジス
タのオン抵抗よりも大きい、ことを特徴とするメモリモ
ジュール。 - 【請求項１０】 請求項５記載のメモリモジュールにお
いて、前記第１及び第２の抵抗素子の合成抵抗値は、前
記出力用トランジスタのオン抵抗よりも大きい、ことを
特徴とするメモリモジュール。 - 【請求項１１】 請求項１記載のメモリモジュールにお
いて、前記所定の立上り時間／立下り時間は、前記複数
のメモリデバイスの数として想定可能な数によらず、一
定である、ことを特徴とするメモリモジュール。 - 【請求項１２】 請求項１１記載のメモリモジュールに
おいて、前記内部信号の周波数は１００ＭＨｚ以上であ
る、ことを特徴とするメモリモジュール。 - 【請求項１３】 請求項１２記載のメモリモジュールに
おいて、前記所定の立上り時間／立下り時間は、０．９
〜２．０ｎｓである、ことを特徴とするメモリモジュー
ル。 - 【請求項１４】 請求項１記載のメモリモジュールであ
って、 前記第１の群に属する前記メモリデバイスの数が前記第
２の群に属する前記メモリデバイスの数より所定数だけ
大きく、且つ、全てのメモリデバイスが実質的に互いに
等しい入力容量を有している、メモリモジュールにおい
て、 夫々に前記入力容量に実質的に等しい容量を有する前記
所定数のダミー容量であって、第２の群に属する前記メ
モリデバイスと共に、前記第５配線部に接続されたダミ
ー容量を更に備えており、 前記第２分岐点から前記第１の群に属する前記メモリデ
バイス側を見た場合の合成インピーダンスと、前記第３
の分岐点から前記第２の群に属する前記メモリデバイス
及び前記ダミー容量を見た場合の合成インピーダンスと
が互いに等しい、ことを特徴とするメモリモジュール。 - 【請求項１５】 請求項１４記載のメモリモジュールに
おいて、前記第２配線部と前記第３配線部とが互いに等
しい配線インピーダンスを有し、且つ、前記第４配線部
と前記第５配線部とが互いに等しい配線インピーダンス
を有する、ことを特徴とするメモリモジュール。 - 【請求項１６】 請求項１４記載のメモリモジュールに
おいて、 前記第４配線部は、前記第２分岐点を通る第１の仮想的
な線を境にして前記第１の群の前記メモリデバイスから
なるノードを線対称に配置するようなローカル・トポロ
ジーを形成しており、 前記第５配線部は、前記第３分岐点を通る第２の仮想的
な線を境にして前記第２の群の前記メモリデバイスと前
記所定数のダミー容量とからなるノードを線対称に配置
するようなローカル・トポロジーを形成していることを
特徴とするメモリモジュール。 - 【請求項１７】 請求項１記載のメモリモジュールであ
って、 前記第１の群に属する前記メモリデバイスの数が前記第
２の群に属する前記メモリデバイスの数より所定数だけ
大きく、且つ、全てのメモリデバイスが実質的に互いに
等しい入力容量を有している、メモリモジュールにおい
て、 前記第１分岐点から前記第１の群に属する前記メモリデ
バイス側を見た場合における合成インピーダンスと、前
記第１分岐点から前記第２の群に属する前記メモリデバ
イス側を見た場合における合成インピーダンスとが互い
に等しくなるように、前記第２乃至第５配線部における
配線長が調整されていることを特徴とするメモリモジュ
ール。 - 【請求項１８】 請求項１記載のメモリモジュールにお
いて、前記第１の群に属する前記メモリデバイスの数は
８又は１０のいずれかであり、前記第２の群に属する前
記メモリデバイスの数は８であり、前記第１乃至第５配
線部の配線インピーダンスは実質的に５０〜６５オーム
の範囲に属しており、前記出力インピーダンスは、２０
オーム±２０％である、ことを特徴とするメモリモジュ
ール。 - 【請求項１９】 請求項１記載のメモリモジュールにお
いて、前記第１の群に属する前記メモリデバイスの数は
４又は５のいずれかであり、前記第２の群に属する前記
メモリデバイスの数は４であり、前記第１乃至第５配線
部の配線インピーダンスは５０〜６５オームの範囲に属
しており、前記出力インピーダンスは、２５オーム±２
０％である、ことを特徴とするメモリモジュール。 - 【請求項２０】 請求項１記載のメモリモジュールにお
いて、前記第１の群に属する前記メモリデバイスの数は
２又は３のいずれかであり、前記第２の群に属する前記
メモリデバイスの数は２であり、前記第１乃至第５配線
部の配線インピーダンスは５０〜６５オームの範囲に属
しており、前記出力インピーダンスは、３０オーム±２
０％である、ことを特徴とするメモリモジュール。 - 【請求項２１】 請求項１記載のメモリモジュールにお
いて、前記コマンド／アドレスレジスタ手段に代えて、
前記インピーダンス調整手段と前記立上り時間／立下り
時間調整手段を備えるバッファ手段を有する、ことを特
徴とするメモリモジュール。
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