JP5197080B2 - 半導体装置及びデータプロセッサ - Google Patents

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Description

本発明は、配線基板上における複数のメモリデバイスとこれを制御するデータ処理デバイスとの接続形態、並びに前記データ処理デバイスがメモリデバイスに供給するクロック信号とコマンド及びアドレス信号との出力位相関係を最適化する技術に関し、例えば、JEDEC STANDARD No.79-2Dに準拠したＤＤＲ（Double Data Rate）２−ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）とメモリコントローラを搭載するマザーボード形態の半導体装置に適用して有効な技術に関する。
本出願人による先の出願である特許文献１には、ＳＯＣ形態のデータ処理デバイスのコーナ部分の両側の縁辺に沿ってメモリコントローラをオンチップし、メモリデバイスを当該両側の縁辺に対向配置したマザーボード形態の半導体装置が開示される。その明細書中には、メモリデバイスとして２個のＤＤＲ２−ＳＤＲＡＭを配置してデータ処理デバイスが並列アクセスする構成が開示される。特に、コマンド及びアドレス信号はデータ処理デバイスからメモリデバイスに共通の基板配線を介して並列に供給されるが、クロック信号は別々のクロック配線を介してメモリデバイスに別々に供給されるようになっている。
特開２００７−２１３３７５号公報
本発明者はマザーボード形態の半導体装置に搭載すべきメモリデバイスの数を増やすことについて検討した。このとき、ＤＤＲ形態のＳＤＲＡＭに供給されるクロック信号はコマンド及びアドレス信号の２倍の周波数をもつから、クロック信号配線における配線インピーダンス、総負荷容量、及び分岐数を少なく、分岐後の配線長バランスを良くしてクロック信号の遷移波形が歪まないようにすることが必要になる。この点で特許文献１に記載のようにクロック信号配線をメモリデバイス毎に分けることも可能である。しかしながら、実装すべきメモリデバイスを２個から４個に増やすときにもメモリデバイス毎にクロック信号配線を別々に設けると、配線基板上におけるクロック配線の占有面積が増え、データ処理デバイスのクロック端子も増えることになり、現実的ではない。そこで本発明者はデータ処理デバイスの２対の差動クロック端子の夫々にメモリデバイスを２個づつ共通接続することを考えた。
この場合には更にクロック信号配線とコマンド及びアドレス信号配線の等ディレイ化についても考慮しなければならない。すなわち、ＤＤＲ２−ＳＤＲＡＭにとってクロック信号はメモリサイクルの基準クロックでありコマンド及びアドレスを取り込むための基準になるから、クロック信号配線とコマンド及びアドレス信号配線は等ディレイ化されることが必要である。したがって、差動クロック配線はシングルエンドのコマンド及びアドレス信号配線よりも低インピーダンスであるから、負荷の充放電速度が速くなり、その分クロック配線の方を長くすることが必要になる。また、データ処理デバイスの各クロック端子に２個のメモリデバイスを接続する場合には１個を接続する場合に比べて負荷容量が大きくなり、一方コマンド及びアドレス信号配線は４個のメモリデバイスに接続し、負荷容量が増えるので、この点でも上記等ディレイ化のためにクロック配線を長くしなければならない。
しかしながら、クロック信号配線を長くする度合が増せばクロック配線の占有面積が増大してしまう。さらに、クロック信号配線を長くすると、その配線遅延が大きくなり、データストローブ信号とのディレイ差がＪＥＤＥＣの規格を満足できなくなる虞を生ずる。しかも、データ処理デバイスがクロック信号を出力してメモリデバイスよりリードデータのデータストローブ信号を受取るまでのラウンドトリップタイム（Round Trip Time）が長くなって、規定クロックサイクル内でのメモリリード動作を保証できない場合が生ずる。
本発明の目的は、並列動作される複数のメモリデバイスに共通接続するコマンド及びアドレス信号配線と前記メモリデバイスに接続するクロック配線との夫々に伝播される信号の同期化をクロック配線長の増大を極力抑えて実現でき、これによってクロック配線による配線基板の占有面積を小さくすることができる半導体装置を提供することにある。
本発明の目的は、並列動作される複数のメモリデバイスに共通接続するコマンド及びアドレス配線の負荷容量が大きくなったときでも前記メモリデバイスに接続するクロック配線長の増大を抑えることができるデータプロセッサを提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、半導体装置は配線基板に搭載されたデータ処理デバイスとこれによって並列アクセスされる複数個のメモリデバイスとを有する。データ処理デバイスはコマンド及びアドレス端子から第１の周波数でコマンド及びアドレス信号を出力し、クロック端子から第２の周波数でクロック信号を出力する。前記第２の周波数は第１の周波数の複数倍とされ、前記コマンド及びアドレス端子から出力されるコマンド及びアドレス信号には前記クロック端子から出力されるクロック信号のサイクル開始位相と同等又はそれよりも早い出力タイミングが選択可能にされる。
コマンド及びアドレス端子に例えば４個のメモリデバイスを共通接続し、１つのクロック端子に２個のメモリデバイスを共通接続し、もう１つのクロック端子に２個のメモリデバイスを接続したとき、前記クロック端子から出力されるクロック信号のサイクル開始位相よりも早い出力タイミングでコマンド及びアドレス信号を出力することにより、コマンド及びアドレス信号とクロック信号の等ディレイ化に際して当該早い出力タイミングの時間差分だけ、クロック配線を長くすることを要しない。一方、コマンド及びアドレス端子に接続するメモリデバイスの数を例えば２個に減らしてコマンド及びアドレス端子に接続されるコマンド及びアドレス配線の負荷容量を小さくした場合には、前記クロック端子から出力されるクロック信号のサイクル開始位相と同等の出力タイミングでコマンド及びアドレス信号を出力することにより、メモリデバイスとの間のクロック遅延を大幅に変えることなく対応することができる。
配線基板上でコマンド及びアドレス端子に共通接続されるメモリデバイスの数等に応じてコマンド及びアドレス配線の負荷容量に相違を生じても、等ディレイ化のために配線基板上でクロック配線の配線長を長くしたり変更したりすることを要しない。したがって、クロック配線による配線基板上の専有面積を低減でき、データプロセッサとメモリデバイスと搭載したマザーボードのような半導体装置の小型化並びにコスト低減を実現することができる。コマンド及びアドレス配線とクロック配線との間の等ディレイ化のためにクロック配線を長くすることを要しないから、データストローブ信号に対してその配線遅延が大きくなることもなく、データストローブ信号とのディレイ差がＪＥＤＥＣの規格を満足できなくなる事態の防止に資することができる。しかも、ラウンドトリップタイム（Round Trip Time）も不所望に長くならず、規定クロックサイクル内でのメモリリード動作を保証できなくなる事態の防止にも資することができる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、並列動作される複数のメモリデバイスに共通接続するコマンド及びアドレス信号配線と前記メモリデバイスに接続するクロック配線との夫々に伝播される信号の同期化をクロック配線長の増大を極力抑え、これによってクロック配線による配線基板の占有面積を小さくすることができる。
また、並列動作される複数のメモリデバイスに共通接続するコマンド及びアドレス配線の負荷容量が大きくなったときでも前記メモリデバイスに接続するクロック配線長の増大を抑えることができる。
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
〔１〕本発明の一つの実施形態に係る半導体装置は、配線基板と、前記配線基板に搭載されたデータ処理デバイス（３）と、前記配線基板に搭載され前記データ処理デバイスに接続された複数個のメモリデバイス（４）とを有する。前記データ処理デバイスは、前記複数個のメモリデバイスに接続される複数個のデータ系端子（ＣＤＴ１〜ＣＤＴ４）と、複数個のコマンド及びアドレス端子（ＣＣＡＴ）と、複数個のクロック端子（ＣＣＫＴ１，ＣＣＫＴ２）と、それら端子の入出力を制御するメモリコントローラ（７）とを有する。前記配線基板は、前記データ系端子を前記メモリデバイスに個別に接続する個別配線（ＤＷ＿１〜ＤＷ＿４、ＤＷ＿１２，ＤＷ＿３４）と、前記コマンド及びアドレス端子を途中で分岐して複数個の前記メモリデバイスに共通接続する第１分岐配線（ＣＡＷ）と、前記クロック端子を途中で分岐して前記メモリデバイスに接続する第２分岐配線（ＣＷ１，ＣＷ２）とを有する。前記第２分岐配線は前記第１分岐配線の分岐数以下の分岐数を有する。前記メモリコントローラは、前記コマンド及びアドレス端子から第１の周波数でコマンド及びアドレス信号を出力し、前記クロック端子から第２の周波数でクロック信号を出力する。前記第２の周波数は第１の周波数の複数倍とされる。前記コマンド及びアドレス端子から出力されるコマンド及びアドレス信号には前記クロック端子から出力されるクロック信号のサイクル開始位相と同等又はそれよりも早い出力タイミングが選択可能にされる。
前記クロック端子から出力されるクロック信号のサイクル開始位相よりも早い出力タイミングでコマンド及びアドレス信号を出力することにより、コマンド及びアドレス信号とクロック信号の等ディレイ化に際して当該早い出力タイミングの時間差分だけ、クロック配線を長くすることを要しない。一方、コマンド及びアドレス端子に接続されるコマンド及びアドレス配線の負荷容量を小さくした場合には、前記クロック端子から出力されるクロック信号のサイクル開始位相と同等の出力タイミングでコマンド及びアドレス信号を出力することにより、メモリデバイスとの間のクロック遅延を大幅に変えることなく対応することができる。
配線基板上でコマンド及びアドレス端子に共通接続されるメモリデバイスの数等に応じてコマンド及びアドレス配線の負荷容量に相違を生じても、等ディレイ化のために配線基板上でクロック配線の配線長を長くしたり変更したりすることを要しない。したがって、クロック配線による配線基板上の専有面積を低減でき、データプロセッサとメモリデバイスと搭載したマザーボードのような半導体装置の小型化並びにコスト低減を実現することができる。コマンド及びアドレス配線とクロック配線との間の等ディレイ化のためにクロック配線を長くすることを要しないから、データストローブ信号に対してその配線遅延が大きくなることもなく、データストローブ信号とのディレイ差がＪＥＤＥＣの規格を満足できなくなる事態の防止に資することができる。しかも、ラウンドトリップタイム（Round Trip Time）も不所望に長くならず、規定クロックサイクル内でのメモリリード動作を保証できなくなる事態の防止にも資することができる。
〔２〕項１において前記データ処理デバイスは、例えば、前記早い出力タイミングを複数の出力タイミングの中から選択する。これにより、配線基板上のクロック配線長で調整できない配線遅延量に応じて最適な選択が可能になる。
〔３〕項２において前記データ処理デバイスは、例えばパワーオンリセット処理で前記コマンド及びアドレス信号の出力タイミングを初期設定する。コマンド及びアドレス信号の出力タイミングの設定をプログラムで制御することは可能になる。
〔４〕項１において前記メモリコントローラは例えば可変遅延回路（１７，２０）を有し、前記可変遅延回路に設定される遅延時間が小さいほど前記コマンド及びアドレス端子から出力されるコマンド及びアドレス信号は前記クロック端子から出力されるクロック信号のサイクル開始位相よりも早くされる。コマンド及びアドレス信号の出力タイミングを選択する回路構成を簡単に実現することが可能になる。
〔５〕項２においてデータ処理デバイスは例えばＣＰＵとＣＰＵによってアクセス可能な制御レジスタ（８）を有し、前記可変遅延回路の遅延時間は前記制御レジスタに書き込まれた制御データによって決定される。
〔６〕項４において前記可変遅延回路(１７)は例えば前記コマンド及びアドレス端子から出力するコマンド及びアドレス信号の伝達経路に配置される。
〔７〕項４において前記可変遅延回路(２０)は例えば前記コマンド及びアドレス端子から出力するコマンド及びアドレス信号をラッチするラッチ回路(１６)におけるラッチクロックの伝達経路に配置される。項６の構成に比べて可変遅延回路の回路規模を小さくすることができる。
〔８〕本発明の別の実施形態に係る半導体装置は、配線基板と、前記配線基板に搭載されたデータ処理デバイスと、前記配線基板に搭載され前記データ処理デバイスに接続された４個のメモリデバイス（４＿１〜４＿４）とを有する。前記データ処理デバイスは、前記４個のメモリデバイスに別々に接続されるデータ系端子（ＣＤＴ１〜ＣＤＴ４）と、前記４個のメモリデバイスに共通接続されるコマンド及びアドレス端子（ＣＣＡＴ）と、前記４個のメモリデバイスの内の２個に接続される第1のクロック端子（ＣＣＫＴ１）と、前記４個のメモリデバイスの内の残りの２個に接続される第２のクロック端子(ＣＣＫＴ２)と、それら端子の入出力を制御するメモリコントローラ（７）とを有する。前記配線基板は、前記データ系端子を前記メモリデバイスに1対1対応で接続するデータ系配線（ＤＷ＿１〜ＤＷ＿４）と、前記コマンド及びアドレス端子を基点に途中で４分岐して前記４のメモリデバイスに共通接続されるコマンド及びアドレス配線（ＣＡＷ）と、前記第１のクロック端子を基点に途中で２分岐して対応する２個の前記メモリデバイスに共通接続する第１のクロック配線(ＣＷ１)と、前記第２のクロック端子を基点に途中で２分岐して対応する２個の前記メモリデバイスに共通接続する第２のクロック配線(ＣＷ２)とを有する。前記メモリコントローラは前記４個のメモリデバイスを制御するとき、前記コマンド及びアドレス端子から第１の周波数でコマンド及びアドレス信号を出力し、前記第１のクロック端子及び第２のクロック端子から第２の周波数でクロック信号を出力する。前記第２の周波数は第１の周波数の複数倍とされる。前記コマンド及びアドレス端子から出力されるコマンド及びアドレス信号には前記第１のクロック端子及び第２のクロック端子から出力されるクロック信号のサイクル開始位相よりも早い出力タイミングが選択可能にされる。
コマンド及びアドレス端子に４個のメモリデバイスを共通接続し、一のクロック端子に２個のメモリデバイスを共通接続し、他のクロック端子に２個のメモリデバイスを接続したとき、前記クロック端子から出力されるクロック信号のサイクル開始位相よりも早い出力タイミングでコマンド及びアドレス信号を出力することにより、コマンド及びアドレス信号とクロック信号の等ディレイ化に際して当該早い出力タイミングの時間差分だけ、クロック配線を長くすることを要しない。
〔９〕項８において例えば、前記データ処理デバイスのコーナ部分を挟んで両辺側に前記データ系端子とコマンド及びアドレス端子と第１及び第２のクロック端子が分離して配置される。前記データ系端子はコマンド及びアドレス端子と第１及び第２のクロック端子とに比べて前記コーナ部分から離間されて配置される。前記データ処理デバイスのコーナ部分を挟む両辺に対向して前記メモリデバイスが前記配線基板の一面に２個搭載され、前記２個のメモリデバイスの裏側に位置する前記配線基板に他面には残りの２個のメモリデバイスが搭載される。前記データ系配線はデータ処理デバイスのコーナ部分を挟む各辺から対応するメモリデバイスに向けて延在される。前記コマンド及びアドレス配線と第１及び第２のクロック配線はデータ処理デバイスのコーナ部分を基点に途中で分岐して各メモリデバイスに向けて延在される。データ処理デバイスの一辺に沿って前記データ系端子とコマンド及びアドレス端子と第１及び第２のクロック端子を配置する場合に比べてデータ処理デバイスの小型化、配線基板の小型化に資することができる。
〔１０〕項９において例えば前記夫々のメモリデバイスは８ビットのメモリデータ端子を有するＪＥＤＥＣ準拠のＤＤＲ２型のＳＤＲＡＭであり、前記メモリデバイスのデータ端子寄りの短辺が前記データ処理デバイスの辺に対向配置されている。これにより、データ処理デバイスの辺に長辺を対向される場合に比べ、各メモリデバイスのメモリデータ端子を実装面の配線層で直接接続することができ、配線基板におけるデータ系配線の簡素化に資することができる。
〔１１〕本発明の更に別の実施形態に係る半導体装置は、配線基板と、前記配線基板に搭載されたデータ処理デバイスと、前記配線基板に搭載され前記データ処理デバイスに接続された２個のメモリデバイス(４＿１２，４＿３４)とを有する。前記データ処理デバイスは、前記２個のメモリデバイスに別々に接続されるデータ系端子（ＣＤＴ＿１２，ＣＤＴ＿３４）と、前記２個のメモリデバイスに共通接続されるコマンド及びアドレス端子（ＣＣＡＴ）と、前記２個のメモリデバイスに接続されるクロック端子（ＣＣＫＴ１）と、それら端子の入出力を制御するメモリコントローラとを有する。前記配線基板は、前記データ系端子を前記メモリデバイスに1対1対応で接続するデータ系配線（ＤＷ＿１２，ＤＷ＿３４）と、前記コマンド及びアドレス端子を途中で２分岐して前記２のメモリデバイスに共通接続されるコマンド及びアドレス配線（ＣＡＷ）と、前記クロック端子を途中で２分岐して対応する２個の前記メモリデバイスに共通接続するクロック配線(ＣＷ１)とを有する。前記メモリコントローラは前記２個のメモリデバイスを制御するとき、前記コマンド及びアドレス端子から第１の周波数でコマンド及びアドレス信号を出力し、前記クロック端子から第２の周波数でクロック信号を出力する。前記第２の周波数は第１の周波数の複数倍とされる。前記コマンド及びアドレス端子から出力されるコマンド及びアドレス信号は前記クロック端子から出力されるクロック信号のサイクル開始位相と同等又はそれよりも早い出力タイミングが選択可能にされる。
上記項８の半導体装置に比べて、コマンド及びアドレス端子に接続するメモリデバイスの数を２個に減らしてコマンド及びアドレス端子に接続されるコマンド及びアドレス配線の負荷容量を小さくした場合には、前記クロック端子から出力されるクロック信号のサイクル開始位相と同等の出力タイミングでコマンド及びアドレス信号を出力することにより、メモリデバイスとの間のクロック遅延を大幅に変えることなく対応することができる。
〔１２〕項１１において前記データ処理デバイスのコーナ部分を挟んで両辺側に前記データ系端子とコマンド及びアドレス端子と第１及び第２のクロック端子が分離して配置され、前記データ系端子はコマンド及びアドレス端子と第１及び第２のクロック端子とに比べて前記コーナ部分から離間されて配置される。前記データ処理デバイスのコーナ部分を挟む両辺に対向して前記メモリデバイスが前記配線基板の一面に２個搭載される。前記データ系配線はデータ処理デバイスのコーナ部分を挟む各辺から対応するメモリデバイスに向けて延在され、前記コマンド及びアドレス配線と第１及び第２のクロック配線はデータ処理デバイスのコーナ部分を基点に途中で分岐して各メモリデバイスに向けて延在される。データ処理デバイスの一辺に沿って前記データ系端子とコマンド及びアドレス端子と第１及び第２のクロック端子を配置する場合に比べてデータ処理デバイスの小型化、配線基板の小型化に資することができる。
〔１３〕項１２において前記夫々のメモリデバイスは１６ビットのメモリデータ端子を有するＪＥＤＥＣ準拠のＤＤＲ２型のＳＤＲＡＭであり、前記メモリデバイスの長辺が前記データ処理デバイスの辺に対向配置されている。データ処理デバイスの辺に短辺を対向される場合に比べ、コマンド及びアドレス端子の距離が双方のメモリデバイスの間で短くなり、配線基板の小型化に資することができる。
〔１４〕本発明の更に別の実施形態に係るデータプロセッサは夫々メモリデバイスに接続される複数個のデータ系端子、コマンド及びアドレス端子並びにクロック端子と、前記データ系端子、コマンド及びアドレス端子並びにクロック端子を制御するメモリコントローラと、前記メモリコントローラを制御するＣＰＵとを有する。前記メモリコントローラは、前記コマンド及びアドレス端子から第１の周波数でコマンド及びアドレス信号を出力し、前記クロック端子から第２の周波数でクロック信号を出力する。前記第２の周波数は第１の周波数の複数倍とされる。前記コマンド及びアドレス端子から出力されるコマンド及びアドレス信号には前記クロック端子から出力されるクロック信号のサイクル開始位相と同等又はそれよりも早い出力タイミングが選択可能にされる。これによれば、配線基板上でコマンド及びアドレス端子に共通接続されるメモリデバイスの数等に応じてコマンド及びアドレス配線の負荷容量に相違を生じても、等ディレイ化のために配線基板上でクロック配線の配線長を長くしたり変更したりすることを要しない。したがって、クロック配線による配線基板上の専有面積を低減でき、データプロセッサとメモリデバイスと搭載したマザーボードのような半導体装置の小型化並びにコスト低減を実現することができる。コマンド及びアドレス配線とクロック配線との間の等ディレイ化のためにクロック配線を長くすることを要しないから、データストローブ信号に対してその配線遅延が大きくなることもなく、データストローブ信号とのディレイ差がＪＥＤＥＣの規格を満足できなくなる事態の防止に資することができる。しかも、ラウンドトリップタイム（Round Trip Time）も不所望に長くならず、規定クロックサイクル内でのメモリリード動作を保証できなくなる事態の防止にも資することができる。
〔１５〕項１４において前記メモリコントローラは、例えば前記早い出力タイミングを複数の出力タイミングの中から選択する。配線基板上での配線長若しくは配線ディレイに差がある場合、或いは入力容量の異なるメモリデバイスの利用が想定されるときに対応することができる。
〔１６〕項１５において前記ＣＰＵは、パワーオンリセット処理で前記メモリコントローラによる前記コマンド及びアドレス信号に対する出力タイミングの選択状態を初期設定する。これにより、ＣＰＵのプログラム処理で前記出力タイミングの選択が可能になる。
〔１７〕項１５において前記メモリコントローラは可変遅延回路を有し、前記可変遅延回路に設定される遅延時間が小さいほど前記コマンド及びアドレス端子から出力されるコマンド及びアドレス信号は前記クロック端子から出力されるクロック信号のサイクル開始位相よりも早くされる。可変遅延回路はゲート遅延回路又はＤＬＬ（Delay Locked Loop）回路等によって実現される。
〔１８〕項１７において、例えば前記ＣＰＵによってアクセス可能な制御レジスタを更に有し、前記可変遅延回路の遅延時間は前記制御レジスタに書き込まれた制御データによって決定される。
〔１９〕項１７において、前記可変遅延回路は例えば前記コマンド及びアドレス端子から出力するコマンド及びアドレス信号の伝達経路に配置される。
〔２０〕項１７において、前記可変遅延回路は例えば前記コマンド及びアドレス端子から出力するコマンド及びアドレス信号をラッチするラッチ回路のラッチクロックの伝達経路に配置される。項１９の構成に比べて可変遅延回路の回路規模を小さくすることができる。
２．実施の形態の詳細
実施の形態について更に詳述する。以下、本発明を実施するための最良の形態を図面に基づいて詳細に説明する。なお、発明を実施するための最良の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
《マザーボードのブロックダイヤグラム》
図１には本発明の一例としてマザーボード形態の半導体装置のブロックダイヤグラムが示される。半導体装置（ＭＤＬ）１は配線基板（ＰＣＢ）２に搭載されたＳＯＣ形態のデータ処理デバイスであるデータプロセッサ（ＤＰＵ）３、ＤＤＲ形態のメモリデバイスである複数個のＤＤＲ２−ＳＤＲＡＭ４、及び不揮発性メモリであるフラッシュメモリ（ＦＬＳＨ）５を有する。特に制限されないが、データプロセッサ３がマザーボード等のシステム基板に搭載されて使用されることを想定すれば、データプロセッサ３は樹脂パッケージ等により封止され、マザーボードに実装するための実装端子が露出される。データプロセッサ３は代表的に示されたＣＰＵ（Central Processing Unit）６とメモリコントローラ（ＭＣＮＴ）７を有する。フラッシュメモリ５は、特に制限されないが、データプロセッサのプログラムや初期化のためのトリミングデータ等の格納領域に利用され、データプロセッサ３によってアクセス制御される。フラッシュメモリ５はデータプロセッサ３にオンチップされることも可能である。ＣＰＵ６は、特に制限されないが、パワーオンリセット処理の一環としてフラッシュメモリ５に格納されたトリミングデータを制御レジスタ（ＣＲＥＧ）８にロードし、ロードされたトリミングデータがメモリコントローラ等に供給されることによってそれらに対する初期設定が行われる。メモリコントローラ７はＣＰＵ６等からのメモリアクセス制御に応答してＤＤＲ２−ＳＤＲＡＭ４に対するメモリインタフェース制御を行う。特に制限されないが、以下の説明ではＤＤＲ２−ＳＤＲＡＭ４に対する並列アクセスデータビット数を３２ビットとする。
ＤＤＲ２−ＳＤＲＡＭはメモリコマンド及びアドレス端子ＭＣＡＴ、メモリデータ系端子ＭＤＴ、メモリクロック端子ＭＣＫＴを有する。ＪＥＤＥＣ標準によれば、例えばメモリコマンド及びアドレス端子ＭＣＡＴとして、アドレス入力端子（A0 - An）、バンク・アドレス入力端子（BA0, BA1, BA2）、チップ・セレクト入力端子（/CS）、ロウ・アドレス・ストローブ入力端子（/RAS）、カラム・アドレス・ストローブ入力端子（/CAS）、ライト・イネーブル入力端子（/WE）、オン・ダイ・ターミネーション制御入力端子(ODT)、およびクロックイネーブル入力端子（CKE）を有する。メモリデータ系端子ＭＤＴとして、データ入出力端子（DQ0 DQx）、データストローブ入出力端子（DQS, LDQS, UDQS）、ライトマスクイネーブル入力端子（DM, LDM, UDM）等を有する。メモリクロック端子ＭＣＫＴとして差動クロック入力端子（CK, /CK）を有する。その他に電源系の外部端子を有する。尚、信号名に付された記号“/”はローイネーブル信号であることを意味する。図においてＤＤＲ２−ＳＤＲＡＭ４が４個図示されているが特に制限されるものではない。図１７には並列データ入出力ビット数が８ビット（×８）のＤＤＲ２−ＳＤＲＡＭのピン配置が例示される。図１８には並列データ入出力ビット数が１６ビット（×１６）のＤＤＲ２−ＳＤＲＡＭのピン配置が例示される。
データプロセッサ３はＤＤＲ２−ＳＤＲＡＭを３２ビット並列アクセス可能なアクセス制御端子として、バイトデータ単位のデータ系入出力端子ＣＤＴ＿１〜ＣＤＴ＿４、コマンド及びアドレス出力端子ＣＣＡＴ、夫々差動の２組のクロック出力端子ＣＣＫＴ１，ＣＣＫＴ２を有する。コマンド及びアドレス出力端子ＣＣＡＴはメモリコマンド及びアドレス端子ＭＡＣＴに一対一対応される。データ系入出力端子ＣＤＴ１〜ＣＤＴ４のデータ端子は複数個のＤＤＲ２−ＳＤＲＡＭのメモリデータ系端子ＭＤＴのデータ端子に個別に接続される。クロック出力端子ＣＣＫＴ１，ＣＣＫＴ２は対応するメモリクロック端子ＭＣＫＴに接続される。尚、図１９にはデータプロセッサ３におけるＤＤＲ２−ＳＤＲＡＭとの接続端子の端子配列が例示される。端子名は図１７及び図１８の端子名に対応される。ｄａｔａ系Ｂｙｔｅ０〜ｄａｔａ系Ｂｙｔｅ３はデータ系入出力端子ＣＤＴ＿１〜ＣＤＴ＿４に対応される。Ｃｌｏｃｋ系（２Ｐａｉｒ）は夫々差動の２組のクロック出力端子ＣＣＫＴ１，ＣＣＫＴ２に対応される。
メモリコントローラ７は前記コマンド及びアドレス出力端子ＣＡＣＴから出力するコマンド及びアドレス信号の出力タイミングとして前記クロック出力端子ＣＣＫＴ１，ＣＣＫＴ２から出力するクロック信号のサイクル開始位相と同等又はそれよりも早い出力タイミングを選択可能にされる。図１にはコマンド及びアドレス信号に早いタイミングが選択された場合が示され、４個のＳＤＲＡＭを搭載することによってコマンド及びアドレス配線の負荷容量等が大きくなる場合でもコマンド及びアドレス配線との等ディレイ化のためにクロック配線の遅延を大きくしなくてもよいようにしている。以下この点を、ＤＤＲ２−ＳＤＲＡＭのデバイスレイアウトとの関係を考慮しながら詳細に説明する。
《ＤＤＲ２−ＳＤＲＡＭの実装形態》
図２及び図３には並列データ入出力ビット数が８ビット（×８ビット）のＤＤＲ２−ＳＤＲＡＭ４を４個用いたデバイスレイアウトが例示される。図２は配線基板の表面に配置されたＤＤＲ２−ＳＤＲＡＭ４_１，４_３に着目したときに表面から見たレイアウトを示す。図３は裏面のＤＤＲ２−ＳＤＲＡＭ４＿２，４＿４に着目したときの表面から見たレイアウトを示す。各図においてＤＰＵ３及びＤＤＲ２−ＳＤＲＡＭ４＿１〜４＿４は共に実線で図示されている。
ここではＤＤＲ２−ＳＤＲＡＭ４としてＪＥＤＥＣ標準品を用いる。ＤＤＲ２−ＳＤＲＡＭ４の長方形パッケージに対してメモリコマンド及びアドレス端子ＭＡＣＴ及びメモリクロック端子ＭＣＫＴと、メモリデータ系端子ＭＤＴとはその長手方向に分離されている。ＤＰＵ３はそのコーナ部分を挟む両辺側に前記コマンド及びアドレス出力端子ＣＣＡＴ、クロック出力端子ＣＣＫＴ１，ＣＣＫＴ２及びデータ系入出力端子ＣＤＴ＿１〜ＣＤＴ＿４が分離して配置され、前記データ系入出力端子ＣＤＴ＿１〜ＣＤＴ＿４はコマンド及びアドレス出力端子ＣＡＣＴ及びクロック出力端子ＣＣＫＴ１，ＣＣＫＴ２に比べて前記コーナ部分から離間されている。
図２に示されるように、ＤＤＲ２−ＳＤＲＡＭ４＿１、４＿３は前記ＤＰＵ３のコーナ部分を挟む両辺に対向配置され、ＤＤＲ２−ＳＤＲＡＭ４＿１、４＿３のメモリデータ系端子ＭＤＴ寄りの短辺がＤＰＵ３に臨んでいる。ＤＰＵ３のデータ系入出力端子ＣＤＴ＿１はＤＤＲ２−ＳＤＲＡＭ４＿１のメモリデータ系端子ＭＤＴにデータ系配線ＤＷ＿１で接続される。ＤＰＵ３のデータ系入出力端子ＣＤＴ＿３はＤＤＲ２−ＳＤＲＡＭ４＿３のメモリデータ系端子ＭＤＴにデータ系配線ＤＷ＿３で接続される。ＤＰＵ３のコマンド及びアドレス出力端子ＣＣＡＴはＤＤＲ２−ＳＤＲＡＭ４＿１,４＿３のメモリコマンド及びアドレス端子ＭＡＣＴにコマンド及びアドレス配線ＣＡＷで接続される。ＤＰＵ３のクロック出力端子ＣＣＫＴ１はＤＤＲ２−ＳＤＲＡＭ４＿１のクロック入力端子ＭＣＫＴに差動クロック配線ＣＷ１で接続され、ＤＰＵ３のクロック出力端子ＣＣＫＴ２はＤＤＲ２−ＳＤＲＡＭ４＿３のクロック入力端子ＭＣＫＴに差動クロック配線ＣＷ２で接続される。尚、差動クロック配線は、極性を反転させた２つのクロック信号を2本の配線で伝送するため、高い周波数の伝送が可能でノイズに強く、さらにはシングルエンドの配線よりも低インピーダンスである。
図３に示されるように、ＤＤＲ２−ＳＤＲＡＭ４＿２、４＿４は配線基板２の裏面に実装されＤＤＲ２−ＳＤＲＡＭ４＿１、４＿３に重なる配置を有し、同じく、ＤＤＲ２−ＳＤＲＡＭ４＿２、４＿４のメモリデータ系端子ＭＤＴ寄りの短辺がＤＰＵ３に臨んでいる。ＤＰＵ３のデータ系入出力端子ＣＤＴ＿２はＤＤＲ２−ＳＤＲＡＭ４＿２のメモリデータ系端子ＭＤＴにデータ系配線ＤＷ＿２で接続される。ＤＰＵ３のデータ系入出力端子ＣＤＴ＿４はＤＤＲ２−ＳＤＲＡＭ４＿４のメモリデータ系端子ＭＤＴにデータ系配線ＤＷ＿４で接続される。ＤＰＵ３のコマンド及びアドレス出力端子ＣＣＡＴに接続する前記コマンド及びアドレス配線ＣＡＷにはＤＤＲ２−ＳＤＲＡＭ４＿２,４＿４のメモリコマンド及びアドレス端子ＭＡＣＴも接続される。ＤＰＵ３のクロック出力端子ＣＣＫＴ１に接続する差動クロック配線ＣＷ１には更にＤＤＲ２−ＳＤＲＡＭ４＿２のクロック端子ＭＣＫＴが接続され、同様にＤＰＵ３のクロック出力端子ＣＣＫＴ２に接続する差動クロック配線ＣＷ２には更にＤＤＲ２−ＳＤＲＡＭ４＿４のクロック入力端子ＭＣＫＴが接続される。
図２及び図３においてＲＤ＿ＣＫは差動クロック配線用の差動終端抵抗、ＲＴ＿ＣＡはコマンド及びアドレス配線の終端抵抗、ＲＳ＿ＣＫはクロック配線の途中に配置されたマッチング抵抗、ＲＳ＿ＣＡはコマンド及びアドレス配線の途中に配置されたマッチング抵抗である。
配線基板２は図４に例示されるようにＬ１〜Ｌ６の６層の配線層を有する。ＣＯＲはコア層。ＰＰはプリプレグ層、ＳＲは表面保護層である。Ｌ１，Ｌ３，Ｌ６が信号配線に利用され、Ｌ２はグランドパターン等に利用され、Ｌ４およびＬ５は電源パターン等に利用される。ＴＨは配線を層間で接続するために利用される貫通スルーホールの一例を示す。
図５には半導体装置１のクロック配線ＣＷ１、ＣＷ２に沿った縦断面構造が概略的に示される。ＣＬＫ１はクロック配線ＣＷ１に伝播されるクロック信号、ＣＬＫ２はクロック配線ＣＷ２に伝播されるクロック信号を意味する。図６には半導体装置１のコマンド及びアドレス配線ＣＡＷに沿った縦断面構造が概略的に示される。ＡＤＲ−ＣＭＤはコマンド及びアドレス配線ＣＡＷに伝播されるコマンド及びアドレス信号を意味する。
図７には４個のＤＤＲ２−ＳＤＲＡＭ４＿１〜４＿４に代えて並列データ入出力ビット数が１６ビット（×１６ビット）のＤＤＲ２−ＳＤＲＡＭ４を２個用いた場合のデバイスレイアウトが例示される。２個のＤＤＲ２−ＳＤＲＡＭ４＿１２，４＿３４は配線基板の表面に配置される。ＤＤＲ２−ＳＤＲＡＭ４＿１２，４＿３４もＪＥＤＥＣ標準品であり、上記同様に長方形パッケージに対してメモリコマンド及びアドレス端子ＭＡＣＴ、メモリクロック端子ＭＣＫＴ、及びメモリデータ系端子ＭＤＴを有する。メモリデータ系端子ＭＤＴのデータ入出力端子は１６ビットである。この場合にはＤＤＲ２−ＳＤＲＡＭ４＿１２、４＿３４は前記ＤＰＵ３のコーナ部分を挟む両辺に対向配置され、ＤＤＲ２−ＳＤＲＡＭ４＿１２、４＿３４の長辺がＤＰＵ３に臨んでいる。ＤＰＵ３のデータ系入出力端子ＣＤＴ＿１、ＣＤＴ＿２はＤＤＲ２−ＳＤＲＡＭ４＿１２のメモリデータ系端子ＭＤＴにデータ系配線ＤＷ＿１２で接続される。ＤＰＵ３のデータ系入出力端子ＣＤＴ＿３、ＣＤＴ＿４はＤＤＲ２−ＳＤＲＡＭ４＿３４のメモリデータ系端子ＭＤＴにデータ系配線ＤＷ＿３４で接続される。ＤＰＵ３のコマンド及びアドレス出力端子ＣＣＡＴはＤＤＲ２−ＳＤＲＡＭ４＿１２,４＿３４のメモリコマンド及びアドレス端子ＭＡＣＴにコマンド及びアドレス配線ＣＡＷで接続される。ＤＰＵ３のクロック出力端子ＣＣＫＴ１はＤＤＲ２−ＳＤＲＡＭ４＿１２，４＿３４のクロック入力端子ＭＣＫＴに差動クロック配線ＣＷ１で接続され、ＤＰＵ３のクロック出力端子ＣＣＫＴ２は不使用とされる。図４の実装形態では配線基板に対して片面実装となるので、データ系配線はＤＤＲ２−ＳＤＲＡＭを跨ぐことができ、ＤＤＲ２−ＳＤＲＡＭの長辺をＤＰＵ３に対向させて実装可能になる。結果として、図２，３の場合に比べてＤＤＲ２−ＳＤＲＡＭ間でメモリコマンド及びアドレス端子ＭＣＡＴ間の距離を狭めることができ、配線基板を更に小さくすることが可能になる。
図８には図２及び図３に示されるように配線基板２に４個のＤＤＲ２−ＳＤＲＡＭ４＿１〜４＿４を搭載したときのコマンド及びアドレス配線ＣＡＷの配線トポロジが例示される。配線トポロジは図示のように、コマンド及びアドレス出力端子ＣＣＡＴｉ、ＣＣＡＴｊ、ＣＣＡＴｋで代表されるように３形態あるが、何れの場合にも一つのコマンド及びアドレス出力端子ＣＣＡＴｉ、ＣＣＡＴｊ、ＣＣＡＴｋは途中で４分岐された配線ＣＡＷを介して４個のＤＤＲ２−ＳＤＲＡＭ４＿１〜４＿４の対応するコマンド及びアドレス入力端子ＭＣＡＴｉ、ＭＣＡＴｊ、ＭＣＡＴｋに結合される。
図９には図２及び図３に示されるように配線基板２に４個のＤＤＲ２−ＳＤＲＡＭ４＿１〜４＿４を搭載したときのクロック配線ＣＷの配線トポロジが例示される。差動クロック出力端子ＣＣＫＴ１ｔ、ＣＣＫＴ１ｂ（サフィックスｔは非反転、サフィックスｂは反転を意味する）は途中で２分岐されたクロック配線ＣＷ１を介して２個のＤＤＲ２−ＳＤＲＡＭ４＿１，４＿２の対応するクロック入力端子ＭＣＫＴｔ,ＭＣＫＴｂに結合される。差動クロック出力端子ＣＣＫＴ２ｔ、ＣＣＫＴ２ｂは途中で２分岐されたクロック配線ＣＷ２を介して２個のＤＤＲ２−ＳＤＲＡＭ４＿３，４＿４の対応するクロック入力端子ＭＣＫＴｔ,ＭＣＫＴｂに結合される。
図１０には図７に示されるように配線基板２に２個のＤＤＲ２−ＳＤＲＡＭ４＿１２，４＿３４を搭載したときのコマンド及びアドレス配線ＣＡＷの配線トポロジが例示される。配線トポロジは図示のように、コマンド及びアドレス出力端子ＣＣＡＴｍ、ＣＣＡＴｎで代表されるように２形態あるが、何れの場合にも一つのコマンド及びアドレス出力端子ＣＣＡＴｍ、ＣＣＡＴｎは途中で２分岐された配線ＣＡＷを介して２個のＤＤＲ２−ＳＤＲＡＭ４＿１２，４＿３４の対応するコマンド及びアドレス入力端子ＭＣＡＴｍ、ＭＣＡＴｎに結合される。図１０におけるコマンド及びアドレス配線ＣＡＷの負荷容量は図８の場合の半分である。
図１１には図７に示されるように配線基板２に２個のＤＤＲ２−ＳＤＲＡＭ４＿１２，４＿３４を搭載したときのクロック配線ＣＷの配線トポロジが例示される。差動クロック出力端子ＣＣＫＴ１ｔ、ＣＣＫＴ１ｂは途中で２分岐されたクロック配線ＣＷ１を介して２個のＤＤＲ２−ＳＤＲＡＭ４＿１２，４＿３４の対応するクロック入力端子ＭＣＫＴｔ，ＭＣＫＴｂに結合される。差動クロック出力端子ＣＣＫＴ２ｔ、ＣＣＫＴ２ｂは不使用である。図１１におけるクロック配線ＣＷに接続される負荷容量は図９の場合と同じである。
図１２には図７で説明した配線基板２に２個のＤＤＲ２−ＳＤＲＡＭ４＿１２，４＿３４を搭載したときのコマンド及びアドレス信号のシミュレーション波形とクロック信号のシミュレーション波形が例示される。コマンド及びアドレス信号波形として、コマンド及びアドレス出力端子ＣＣＡＴにおける出力波形とＤＤＲ２−ＳＤＲＡＭ４＿１２，４＿３４のコマンド及びアドレス入力端子ＭＣＡＴにおける入力波形が示される。クロック信号波形として、クロック出力端子ＣＣＫＴにおける出力波形とＤＤＲ２−ＳＤＲＡＭ４＿１２，４＿３４のクロック入力端子ＭＣＫＴにおける入力波形が示される。コマンド及びアドレス信号に関するＤＰＵの出力波形に対するＤＤＲ２−ＳＤＲＡＭの入力波形の時間差（ディレイ）は４５４ｐｓになり、クロック信号に関するＤＰＵの出力波形に対するＤＤＲ２−ＳＤＲＡＭの入力波形のディレイは４６７ｐｓになり、ディレイはほぼ同じである。このときのコマンド及びアドレス出力端子ＣＣＡＴから１つのアドレス入力端子ＭＣＡＴまでのコマンド及びアドレス信号配線の配線長は５１ｍｍ、クロック出力端子ＣＣＫＴから１つのクロック入力端子ＭＣＫＴまでのクロック信号配線の配線長は５９ｍｍとされる。
図１３には図２及び図３で説明した配線基板２に４個のＤＤＲ２−ＳＤＲＡＭ４＿１〜４＿４を搭載したときのコマンド及びアドレス信号のシミュレーション波形とクロック信号のシミュレーション波形が例示される。コマンド及びアドレス信号波形として、コマンド及びアドレス出力端子ＣＣＡＴにおける出力波形とＤＤＲ２−ＳＤＲＡＭ４＿１〜４＿４のコマンド及びアドレス入力端子ＭＣＡＴにおける入力波形が示される。クロック信号波形として、クロック出力端子ＣＣＫＴにおける出力波形とＤＤＲ２−ＳＤＲＡＭ４＿１〜４＿４のクロック入力端子ＭＣＫＴにおける入力波形が示される。クロック信号波形はクロック信号線を最小長さとしたときの信号波形である。ちなみに、コマンド及びアドレス出力端子ＣＣＡＴから１つのアドレス入力端子ＭＣＡＴまでのコマンド及びアドレス信号配線の配線長は７８ｍｍ、クロック出力端子ＣＣＫＴから１つのクロック入力端子ＭＣＫＴまでのクロック信号配線の配線長は４０ｍｍである。このとき、コマンド及びアドレス信号に関するＤＰＵの出力波形に対するＤＤＲ２−ＳＤＲＡＭの入力波形のディレイは６８５ｐｓになり、クロック信号に関するＤＰＵの出力波形に対するＤＤＲ２−ＳＤＲＡＭの入力波形のディレイは３４７ｐｓになり、ディレイ差は３３８ｐｓであり、クロック配線４８ｍｍに相当する。この相違は、ＤＤＲ２−ＳＤＲＡＭが４個搭載される場合には２個の場合に比べてコマンド及びアドレス配線の負荷容量がほぼ２倍であることに起因する。その他に、図１３の場合の配線長と図１４の場合の配線長の差は図２及び図３と図７とを比べれば明らかなように、ＤＰＵに対するＤＤＲ２−ＳＤＲＡＭの配置方向の相違にも関係する。
《コマンド及びアドレス信号とクロック信号との等ディレイ化》
コマンド及びアドレス端子から出力されるコマンド及びアドレス信号とクロック端子から出力されるクロック信号のサイクル開始位相が同等の場合、コマンド及びアドレス配線のディレイとクロック配線のディレイは等しい事が望ましい。コマンド及びアドレス信号はクロック信号に同期されるからである。４個のＤＤＲ２−ＳＤＲＡＭを搭載する場合、図１４のシミュレーション波形を考慮すると、クロック信号配線を４８ｍｍ延長することによってコマンド及びアドレスとクロックとの等ディレイ化を図ることができる。しかしながら、クロック配線を倍以上に延長する事によって配線基板２におけるクロック配線の占有面積が大きくなり過ぎてしまう。更にそれによってクロック信号の大幅な遅延によってラウンドトリップタイムが長くなり、規定クロックサイクル内でのメモリリード動作を保証できなくなる虞を生ずる。さらに、クロック信号とデータストローブ信号とのディレイ差がＪＥＤＥＣの規格を満足できなくなる。そこでメモリコントローラ７は、前記コマンド及びアドレス出力端子ＣＣＡＴから出力するコマンド及びアドレス信号に、前記クロック出力端子ＣＣＫＴから出力するクロック信号のサイクル開始位相と同等又はそれよりも早い出力タイミングが選択可能にされる。
図１４にはコマンド及びアドレス信号の出力タイミングを可変にする構成が例示される。クロックパルスジェネレータ（ＣＰＧ）１１は図示を省略する振動子又はシステムクロックを源発振としてＤＰＵ３の内部動作の基準とされる内部クロック信号を生成する。ここでは内部クロック信号ｃｋ１，ｃｋ２が代表的に示される。ｃｋ２はＤＰＵ３の動作基準クロック信号、ｃｋ１クロック信号ｃｋ２の２分周クロック信号である。ｃｋ１、ｃｋ２で代表されるクロック信号は途中にクロックドライバが配置されたクロックツリー回路（図示せず）を経て、当各部に供給される。１２はそのようなクロックツリー回路の遅延成分を模式的に示す。メモリコントローラ７において１５はＤＤＲ２−ＳＤＲＡＭのインタフェース制御を行うためのロジック回路を総称する。図１４ではコマンド及びアドレス端子ＣＣＡＴの出力とクロック端子ＣＣＫＴ(ＣＣＫＴｔ，ＣＣＫＴｂ)の出力を生成する構成が代表的に示される。クロック出力バッファ１３はクロック信号ｃｋ２のサイクルに従ってクロック端子ＣＣＫＴｔ，ＣＣＫＴｂから作動クロック信号を出力する。コマンド及びアドレス信号の出力経路にラッチ回路１６が配置され、このラッチ回路のクロック端子にクロック信号ｃｋ１が供給される。ロジック回路１５が出力するコマンド及びアドレス信号はラッチ回路１６でクロック信号ｃｋ１に同期されて可変遅延回路（ＢＤＬＹ）１７に供給される。可変遅延回路１７は例えば直列された４段のゲート遅延回路ＤＬＹ０〜ＤＬＹ３を有し、その初段ＤＬＹ３にラッチ回路１６の出力を受け、ＤＬＹ２，ＤＬＹ１，ＤＬＹ０の順に遅延時間を大きくした遅延出力Ｓ３，Ｓ２，Ｓ１，Ｓ０を形成する。遅延出力Ｓ３〜Ｓ０の一つがセレクタ１８で選択され、選択された信号に従って出力バッファ１４がコマンド及びアドレス出力端子ＣＣＡＴからコマンド及びアドレス信号を出力する。詳細は図示を省略しているが、コマンド及びアドレス信号系の出力経路は所要の複数ビット分形成されている。セレクタ１８による選択状態はパワーオンリセット処理においてＣＰＵ６により制御レジスタ８に初期設定されたトリミングデータ（制御データ）で決まる。
図１６にはセレクタで選択可能にされるコマンド及びアドレス信号の出力位相が例示される。図１６においてコマンド及びアドレス信号の１アクセスサイクルは図示を簡単にするためにクロックサイクルで代表されている。ＣＣＹＣはクロック出力端子ＣＣＫＴから出力されるクロック信号のクロックサイクル、ＡＣＹＣはコマンド及びアドレス出力端子から出力されるコマンド及びアドレス信号のアクセスサイクルを意味する。クロック信号の周波数はコマンド及びアドレス信号の周波数の２倍の場合を例として考える。
セレクタ１８で選択される遅延出力Ｓ０の遅延時間は、コマンド及びアドレス出力端子ＣＣＡＴから出力されるコマンド及びアドレス信号のアクセスサイクルがクロック出力端子ＣＣＫＴのクロックサイクルＣＣＹＣと同位相にされる遅延時間である。セレクタ１８で選択される遅延出力Ｓ１の遅延時間は、遅延時間Ｓ０よりもＴ１（例えば３００ｐｓ）短い時間である。セレクタ１８で選択される遅延出力Ｓ２の遅延時間は、遅延時間Ｓ０よりもＴ２（例えば３３０ｐｓ）短い時間である。セレクタ１８で選択される遅延出力Ｓ３の遅延時間は、遅延時間Ｓ０よりもＴ３（例えば３６０ｐｓ）短い時間である。
したがって、配線基板２上の配線に図１３のシミュレーション波形で示されるような特性を持つ配線パターンを採用して４個のＤＤＲ２−ＳＤＲＡＭ４＿１〜４＿４を搭載するとき、ＤＰＵ３にはパワーンリセットで遅延時間Ｓ２を選択するトリミングデータをフラッシュメモリ５に書き込んでおくことにより、クロック配線を不所望に長くすることなく、ＤＤＲ２−ＳＤＲＡＭのコマンド及びアドレス端子とＤＤＲ２−ＳＤＲＡＭのクロック端子には同じ位相で波形が到達することになる。つまり、コマンド及びアドレスとクロックとの擬似的な等ディレイ化を実現することができる。選択肢が複数あるからコマンド及びアドレスとクロックとのディレイ差がある場合にも容易に対応することができる。
一方、配線基板２上の配線に図１２のシミュレーション波形で示されるような特性を持つ配線パターンを採用して２個のＤＤＲ２−ＳＤＲＡＭ４＿１２〜４＿３４を搭載するとき、ＤＰＵ３にはパワーンリセットで遅延時間Ｓ０を選択するトリミングデータをフラッシュメモリ５に書き込んでおくことにより、コマンド及びアドレスとクロックとの等ディレイ化を実現することができる。
図１５にはコマンド及びアドレス信号の出力タイミングを可変にする別の構成が例示される。ここでは、可変遅延回路２０とセレクタ２１をラッチ回路１６のラッチクロック入力経路に配置した点が図１４と相違される。すなわち、可変遅延回路（ＢＤＬＹ）２０はクロック信号を入力し、その出力Ｓ０〜Ｓ３を入力して選択するセレクタ２１の出力がラッチ回路１６のクロック端子ＣＫに供給される。前記可変遅延回路２０は、例えば例えば直列された４段のゲート遅延回路ＤＬＹ０〜ＤＬＹ３を有し、その初段遅延ＤＬＹ３にクロック信号ｃｋ１を受け、ＤＬＹ２，ＤＬＹ１，ＤＬＹ０の順に遅延時間を大きくした遅延出力Ｓ３，Ｓ２，Ｓ１，Ｓ０を形成する。遅延出力Ｓ３〜Ｓ０の一つがセレクタ２１で選択される。ラッチ回路１６はセレクタ２１から出力されるクロック信号に同期してコマンド及びアドレス信号をラッチし、出力バッファ１４に供給する。詳細は図示を省略しているが、コマンド及びアドレス信号系の出力経路は所要の複数ビット分形成されている。セレクタ２１による選択状態はパワーオンリセット処理においてＣＰＵ６により制御レジスタ８に初期設定されたトリミングデータ（制御データ）で決まる。セレクタ２１で選択可能にされるクロック信号Ｓ０〜Ｓ３の出力位相は図１６に示されるようにコマンド及びアドレス出力端子ＣＣＡＴから出力されるコマンド及びアドレス信号のアクセスサイクルを決定する。
また、可変遅延回路は４段のゲート遅延回路ＤＬＹ０〜ＤＬＹ３を直列させた構成に限定されず、ＤＬＬ回路を採用してもよい。
図１５の構成を採用した場合にも図１４と同様に、クロック配線を不所望に長くすることなく、コマンド及びアドレスとクロックとの等ディレイ化を実現することができる。その上、クロック信号ｃｋ１の伝達系に可変遅延回路２０とセレクタ２１を配置するから、可変遅延回路２０及びセレクタ２１は１ビット分の構成で済む。図１４の構成では、可変遅延回路１７セレクタ１８はコマンド及びアドレス信号のビット数分だけ設けなければならない。この点で、図１５は図１４に比べて可変遅延回路及びセレクタの回路規模を小さくすることができる。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、メモリデバイスはＤＤＲ２−ＳＤＲＡＭに限定されない。メモリデバイスの並列データ入出力ビット数は８ビット又は１６ビットに限定されない。メモリデバイスは４個に限定されず、コマンド及びアドレス配線のディレイとクロック配線のディレイに差がある場合適用される。データ処理デバイスは汎用用途に限定されず、機器組み込み用途に応じて例えば画像処理、音声処理、或いは符号化復号などの処理に特化するデータ処理機能を備えるものであってもよい。初期設定用のトリミングデータなどを格納するフラッシュメモリは外付けデバイスに対してオンチップデバイスあるいはＳＩＰ（System In Package）とすることも可能である。また、データ処理デバイスはメモリデバイスに対するメモリインタフェース機能を複数セット備えてもよい。例えば、メモリコントローラ７は上述のメモリインタフェースを２チャンネル備え、各メモリインタフェースチャンネルのメモリインタフェース端子を図２及び図３のＤＰＵ３における対角線上の２箇所のコーナー部分に配置すればよい。各メモリインタフェースチャンネルは夫々独立動作すればよい。メモリインタフェイス端子はコーナ部ではなく、１辺に配置されてもよい。更に、本発明はマザーボード形態に限定されず、マザーボードに対するドータボードとして構成、ＳＩＰ形態として構成する事も可能である。
図１は本発明の一例としてマザーボード形態の半導体装置のブロックダイヤグラムである。 図２は並列データ入出力ビット数が８ビット（×８ビット）のＤＤＲ２−ＳＤＲＡＭ４を４個用いたデバイスレイアウトとして配線基板の表面に配置されたＤＤＲ２−ＳＤＲＡＭ４_１，４_３に着目したときに表面から見たレイアウトを例示する説明図である。 図３は裏面のＤＤＲ２−ＳＤＲＡＭ４＿２，４＿４に着目したときの表面から見たレイアウトを例示する説明図である。 図4は配線基板の配線層の構造を例示する断面図である。 図５は半導体装置１のクロック配線ＣＷ１、ＣＷ２に沿った縦断面構造を概略的に示す断面図である。 図６は半導体装置１のコマンド及びアドレス配線ＣＡＷに沿った縦断面構造を概略的に示す断面図である。 図７は４個のＤＤＲ２−ＳＤＲＡＭ４＿１〜４＿４に代えて並列データ入出力ビット数が１６ビット（×１６ビット）のＤＤＲ２−ＳＤＲＡＭ４を２個用いた場合のデバイスレイアウトを例示する説明図である。 図８は図２及び図３に示されるように配線基板２に４個のＤＤＲ２−ＳＤＲＡＭ４＿１〜４＿４を搭載したときのコマンド及びアドレス配線ＣＡＷの配線トポロジを例示する説明図である。 図９は図２及び図３に示されるように配線基板２に４個のＤＤＲ２−ＳＤＲＡＭ４＿１〜４＿４を搭載したときのクロック配線ＣＷの配線トポロジを例示する説明図である。 図１０は図７に示されるように配線基板２に２個のＤＤＲ２−ＳＤＲＡＭ４＿１２，４＿３４を搭載したときのコマンド及びアドレス配線ＣＡＷの配線トポロジを例示する説明図である。 図１１は図７に示されるように配線基板２に２個のＤＤＲ２−ＳＤＲＡＭ４＿１２，４＿３４を搭載したときのクロック配線ＣＷの配線トポロジを例示する説明図である。 図１２は図７で説明した配線基板２に２個のＤＤＲ２−ＳＤＲＡＭ４＿１２，４＿３４を搭載したときのコマンド及びアドレス信号のシミュレーション波形とクロック信号のシミュレーション波形を例示する波形図である。 図１３は図２及び図３で説明した配線基板２に４個のＤＤＲ２−ＳＤＲＡＭ４＿１〜４＿４を搭載したときのコマンド及びアドレス信号のシミュレーション波形とクロック信号のシミュレーション波形を例示する波形図である。 図１４はコマンド及びアドレス信号の出力タイミングを可変にする構成を例示するブロックダイヤグラムである。 図１５はコマンド及びアドレス信号の出力タイミングを可変にする別の構成を例示するブロックダイヤグラムである。 図１６はセレクタで選択可能にされるコマンド及びアドレス信号の出力位相を例示するタイミングチャートである。 図１７は並列データ入出力ビット数が８ビット（×８）のＪＥＤＥＣ標準のＤＤＲ２−ＳＤＲＡＭのピン配置を例示する説明図である。 図１８は並列データ入出力ビット数が１６ビット（×１６）のＪＥＤＥＣ標準のＤＤＲ２−ＳＤＲＡＭのピン配置を例示する説明図である。 図１９はデータプロセッサ３におけるＤＤＲ２−ＳＤＲＡＭとの接続端子の端子配列を例示する説明図である。
符号の説明
１ 半導体装置（ＭＤＬ）
２ 配線基板（ＰＣＢ）
３ データ処理デバイスであるデータプロセッサ（ＤＰＵ）
４（４＿１〜４＿４、4＿１２、４＿３４） メモリデバイスであるＤＤＲ２−ＳＤＲＡＭ
５ フラッシュメモリ（ＦＬＳＨ）
６ ＣＰＵ
７ メモリコントローラ（ＭＣＮＴ）
ＭＤＴ メモリデータ系端子
ＭＣＫＴ メモリクロック端子
ＣＤＴ＿１〜ＣＤＴ＿４ データ系入出力端子
ＣＣＡＴ コマンド及びアドレス出力端子
ＣＣＫＴ１（ＣＣＫＴ１ｔ、ＣＣＫＴ１ｂ） クロック出力端子
ＣＣＫＴ２（ＣＣＫＴ２ｔ、ＣＣＫＴ２ｂ） クロック出力端子
ＤＷ＿１〜ＤＷ＿４ データ系配線
ＣＡＷ コマンド及びアドレス配線
ＣＷ１，ＣＷ２ 差動クロック配線
１１ クロックパルスジェネレータ（ＣＰＧ）
１２ クロックツリー回路の遅延成分
１３ クロック出力バッファ１３
１６ ラッチ回路
１５ ロジック回路
１７ 可変遅延回路（ＢＤＬＹ）
ＤＬＹ０〜ＤＬＹ３ ゲート遅延回路
Ｓ３〜Ｓ０ 遅延出力
１８ セレクタ
２０ 可変遅延回路（ＢＤＬＹ）
２１ セレクタ

Claims (7)

  1. 第１面、および前記第１面とは反対側の第２面を有する配線基板と、
    複数の第１データ系端子、複数の第２データ系端子、複数の第３データ系端子、複数の第４データ系端子、第１クロック端子、第２クロック端子、およびコマンド・アドレス端子を有し、前記配線基板の前記第１面に搭載されたデータ処理デバイスと、
    複数のデータ系端子、クロック端子、およびコマンド・アドレス端子を有し、前記配線基板の前記第１面に搭載され、かつ、平面視において前記データ処理デバイスの隣に配置された第１メモリデバイスと、
    複数のデータ系端子、クロック端子、およびコマンド・アドレス端子を有し、前記配線基板の前記第１面に搭載され、かつ、平面視において前記データ処理デバイスの隣に配置された第２メモリデバイスと、
    複数のデータ系端子、クロック端子、およびコマンド・アドレス端子を有し、平面視において前記第１メモリデバイスと重なるように前記配線基板の前記第２面に搭載された第３メモリデバイスと、
    複数のデータ系端子、クロック端子、およびコマンド・アドレス端子を有し、平面視において前記第２メモリデバイスと重なるように前記配線基板の前記第２面に搭載され、かつ、平面視において前記第３メモリデバイスの隣に配置された第４メモリデバイスと、
    を含み、
    前記データ処理デバイスの前記複数の第１データ系端子は、前記配線基板の複数の第１データ配線を介して前記第１メモリデバイスの前記複数のデータ系端子と電気的に接続され、
    前記データ処理デバイスの前記複数の第２データ系端子は、前記配線基板の複数の第２データ配線を介して前記第２メモリデバイスの前記複数のデータ系端子と電気的に接続され、
    前記データ処理デバイスの前記複数の第３データ系端子は、前記配線基板の複数の第３データ配線を介して前記第３メモリデバイスの前記複数のデータ系端子と電気的に接続され、
    前記データ処理デバイスの前記複数の第４データ系端子は、前記配線基板の複数の第４データ配線を介して前記第４メモリデバイスの前記複数のデータ系端子と電気的に接続され、
    前記データ処理デバイスの前記第１クロック端子は、前記配線基板の第１クロック配線を介して前記第１、第２、第３および第４メモリデバイスのうちの２つのメモリデバイスのそれぞれの前記クロック端子と電気的に接続されており、
    前記データ処理デバイスの前記第２クロック端子は、前記配線基板の第２クロック配線を介して前記第１、第２、第３および第４メモリデバイスのうちの他の２つのメモリデバイスのそれぞれの前記クロック端子と電気的に接続されており、
    前記データ処理デバイスの前記コマンド・アドレス端子は、前記配線基板のコマンド・アドレス配線を介して前記第１、第２、第３および第４メモリデバイスのそれぞれの前記コマンド・アドレス端子と電気的に接続されており、
    前記データ処理デバイスは、前記コマンド・アドレス配線を介して前記第１、第２、第３および第４メモリデバイスにコマンド・アドレス信号を第１の周波数で出力し、
    前記データ処理デバイスは、前記第１クロック配線を介して前記第１、第２、第３および第４メモリデバイスのうちの前記２つのメモリデバイスのそれぞれに第１クロック信号を、前記第１の周波数よりも高い第２の周波数で出力し、
    前記データ処理デバイスは、前記第２クロック配線を介して前記第１、第２、第３および第４メモリデバイスのうちの前記他の２つのメモリデバイスのそれぞれに第２クロック信号を前記第２の周波数で出力することを特徴とする半導体装置。
  2. 前記第１クロック配線は、前記データ処理デバイスの前記第１クロック端子と、前記第１、第２、第３および第４メモリデバイスのうちの２つの前記クロック端子との間に位置する第１分岐点において、第１部分と第２部分とに分岐され、
    前記第２クロック配線は、前記データ処理デバイスの前記第２クロック端子と、前記第１、第２、第３および第４メモリデバイスのうちの他の２つの前記クロック端子との間に位置する第２分岐点において、第１部分と第２部分とに分岐されていることを特徴とする請求項１記載の半導体装置。
  3. 前記データ処理デバイスの前記第１クロック端子は、前記第１クロック配線の前記第１部分を介して前記第１メモリデバイスの前記クロック端子と電気的に接続されており、
    前記データ処理デバイスの前記第１クロック端子は、前記第１クロック配線の前記第２部分を介して前記第３メモリデバイスの前記クロック端子と電気的に接続されており、
    前記データ処理デバイスの前記第２クロック端子は、前記第２クロック配線の前記第１部分を介して前記第２メモリデバイスの前記クロック端子と電気的に接続されており、
    前記データ処理デバイスの前記第２クロック端子は、前記第２クロック配線の前記第２部分を介して前記第４メモリデバイスの前記クロック端子と電気的に接続されていることを特徴とする請求項２記載の半導体装置。
  4. 前記コマンド・アドレス配線は、前記データ処理デバイスの前記コマンド・アドレス端子と、前記第１、第２、第３および第４メモリデバイスの前記コマンド・アドレス端子との間に位置する第１分岐点において、第１部分と第２部分とに分岐され、
    前記コマンド・アドレス配線の前記第１部分は、前記第１分岐点と、前記第１、第２、第３および第４メモリデバイスのうちの２つの前記コマンド・アドレス端子との間に位置する第２分岐点において、第３部分と第４部分とに分岐され、
    前記コマンド・アドレス配線の前記第２部分は、前記第１分岐点と、前記第１、第２、第３および第４メモリデバイスのうちの他の２つの前記コマンド・アドレス端子との間に位置する第３分岐点において、第５部分と第６部分とに分岐されていることを特徴とする請求項１記載の半導体装置。
  5. 前記クロック端子から出力されるクロック信号のサイクル開始位相よりも早い出力タイミングで前記コマンド・アドレス端子からコマンド及びアドレス信号を出力することを特徴とする請求項１記載の半導体装置。
  6. 第１面、および前記第１面とは反対側の第２面を有する配線基板と、
    複数の第１データ系端子、複数の第２データ系端子、複数の第３データ系端子、複数の第４データ系端子、第１クロック端子、第２クロック端子、およびコマンド・アドレス端子を有し、前記配線基板の前記第１面に搭載されたデータ処理デバイスと、
    複数のデータ系端子、クロック端子、およびコマンド・アドレス端子を有し、前記配線基板の前記第１面に搭載され、かつ、平面視において前記データ処理デバイスの隣に配置された第１メモリデバイスと、
    複数のデータ系端子、クロック端子、およびコマンド・アドレス端子を有し、前記配線基板の前記第１面に搭載され、かつ、平面視において前記データ処理デバイスの隣に配置された第２メモリデバイスと、
    複数のデータ系端子、クロック端子、およびコマンド・アドレス端子を有し、平面視において前記第１メモリデバイスと重なるように前記配線基板の前記第２面に搭載された第３メモリデバイスと、
    複数のデータ系端子、クロック端子、およびコマンド・アドレス端子を有し、平面視において前記第２メモリデバイスと重なるように前記配線基板の前記第２面に搭載され、かつ、平面視において前記第３メモリデバイスの隣に配置された第４メモリデバイスと、
    を含み、
    前記データ処理デバイスの前記複数の第１データ系端子は、前記配線基板の複数の第１データ配線を介して前記第１メモリデバイスの前記複数のデータ系端子と電気的に接続され、
    前記データ処理デバイスの前記複数の第２データ系端子は、前記配線基板の複数の第２データ配線を介して前記第２メモリデバイスの前記複数のデータ系端子と電気的に接続され、
    前記データ処理デバイスの前記複数の第３データ系端子は、前記配線基板の複数の第３データ配線を介して前記第３メモリデバイスの前記複数のデータ系端子と電気的に接続され、
    前記データ処理デバイスの前記複数の第４データ系端子は、前記配線基板の複数の第４データ配線を介して前記第４メモリデバイスの前記複数のデータ系端子と電気的に接続され、
    前記データ処理デバイスの前記第１クロック端子は、前記配線基板の第１クロック配線を介して前記第１、第２、第３および第４メモリデバイスのうちの２つのメモリデバイスのそれぞれの前記クロック端子と電気的に接続されており、
    前記データ処理デバイスの前記第２クロック端子は、前記配線基板の第２クロック配線を介して前記第１、第２、第３および第４メモリデバイスのうちの他の２つのメモリデバイスのそれぞれの前記クロック端子と電気的に接続されおり、
    前記データ処理デバイスの前記コマンド・アドレス端子は、前記配線基板のコマンド・アドレス配線を介して前記第１、第２、第３および第４メモリデバイスのそれぞれの前記コマンド・アドレス端子と電気的に接続されており、
    前記第１および第２クロック配線のそれぞれを流れる信号は、差動信号であり、
    前記コマンド・アドレス配線を流れる信号は、シングルエンド信号であることを特徴とする半導体装置。
  7. 第１面、および前記第１面とは反対側の第２面を有する配線基板と、
    複数の第１データ系端子、複数の第２データ系端子、複数の第３データ系端子、複数の第４データ系端子、第１クロック端子、第２クロック端子、およびコマンド・アドレス端子を有し、前記配線基板の前記第１面に搭載されたデータ処理デバイスと、
    複数のデータ系端子、クロック端子、およびコマンド・アドレス端子を有し、前記配線基板の前記第１面に搭載され、かつ、平面視において前記データ処理デバイスの隣に配置された第１メモリデバイスと、
    複数のデータ系端子、クロック端子、およびコマンド・アドレス端子を有し、前記配線基板の前記第１面に搭載され、かつ、平面視において前記データ処理デバイスの隣に配置された第２メモリデバイスと、
    複数のデータ系端子、クロック端子、およびコマンド・アドレス端子を有し、平面視において前記第１メモリデバイスと重なるように前記配線基板の前記第２面に搭載された第３メモリデバイスと、
    複数のデータ系端子、クロック端子、およびコマンド・アドレス端子を有し、平面視において前記第２メモリデバイスと重なるように前記配線基板の前記第２面に搭載され、かつ、平面視において前記第３メモリデバイスの隣に配置された第４メモリデバイスと、
    を含み、
    前記データ処理デバイスの前記複数の第１データ系端子は、前記配線基板の複数の第１データ配線を介して前記第１メモリデバイスの前記複数のデータ系端子と電気的に接続され、
    前記データ処理デバイスの前記複数の第２データ系端子は、前記配線基板の複数の第２データ配線を介して前記第２メモリデバイスの前記複数のデータ系端子と電気的に接続され、
    前記データ処理デバイスの前記複数の第３データ系端子は、前記配線基板の複数の第３データ配線を介して前記第３メモリデバイスの前記複数のデータ系端子と電気的に接続され、
    前記データ処理デバイスの前記複数の第４データ系端子は、前記配線基板の複数の第４データ配線を介して前記第４メモリデバイスの前記複数のデータ系端子と電気的に接続され、
    前記データ処理デバイスの前記第１クロック端子は、前記配線基板の第１クロック配線を介して前記第１、第２、第３および第４メモリデバイスのうちの２つのメモリデバイスのそれぞれの前記クロック端子と電気的に接続されており、
    前記データ処理デバイスの前記第２クロック端子は、前記配線基板の第２クロック配線を介して前記第１、第２、第３および第４メモリデバイスのうちの他の２つのメモリデバイスのそれぞれの前記クロック端子と電気的に接続されおり、
    前記データ処理デバイスの前記コマンド・アドレス端子は、前記配線基板のコマンド・アドレス配線を介して前記第１、第２、第３および第４メモリデバイスのそれぞれの前記コマンド・アドレス端子と電気的に接続されており、
    前記第１および第２クロック配線のそれぞれは、２本の配線から成り、
    前記コマンド・アドレス配線は、１本の配線から成ることを特徴とする半導体装置。
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