JP5666030B2 - 半導体装置及び半導体モジュール - Google Patents

Description

本発明は、半導体装置及びそれを搭載した半導体モジュールに関し、特に入出力データ数を変更する制御回路を備えた半導体装置及びそれを搭載した半導体モジュールに関する。

近年、ディジタル家電機器の内部には、様々な情報処理及び制御を行うために、ＡＳＩＣ（Application Specific Integrated Circuit）とＤＲＡＭ（Dynamic Random Access Memory）が用いられている。

このＡＳＩＣとＤＲＡＭの接続は、１：１接続が主流であったが、情報処理の多様化や制御の複雑化により、同一パッケージ（ＰＫＧ）内でＤＲＡＭのメモリ容量を増加したいという要望があったため、近年は、図３Ａに示すように、ＡＳＩＣとＤＲＡＭの接続を１：２接続とし、ＡＳＩＣがチップ選択信号を用いてＤＲＡＭを選択的に制御するよう動作させている。

しかしながら、ＡＳＩＣの伝送線に接続されるＤＲＡＭの個数が増えると、各ＤＲＡＭにおける伝送線との接点から発生する反射波（ノイズ）が増加すると共に、伝送線の負荷も増加するため、設計が困難になるという問題が生じる。

具体的には、ＤＲＡＭが、ＤＤＲ（Double data rate）で動作を行う場合、基準クロックの立ち上がりと立ち下がりの両方でデータを読み書きするため、ＤＱ信号（データ信号）は、他の信号に比べて、２倍の速度で動作することになり、特にノイズの影響を受けやすい。同様に、ＤＲＡＭには、ＤＤＲの導入以降、ＤＱ信号の基準クロックとなるＤＱＳ信号（データストローブ信号）も存在し、このＤＱＳ信号もＤＱ信号と同速度で連動して動作するため、ＤＱ信号と同様にノイズの影響を受けやすい。

そのため、少なくとも、ＡＳＩＣ側のＤＱピンとＤＲＡＭ側のＤＱピン及びＡＳＩＣ側のＤＱＳピンとＤＲＡＭ側のＤＱＳピンとは、図３Ｂに示すように、１：１接続とされている。

ここで、ＰＫＧ基板上にＤＲＡＭを１つのみ搭載した単体ＰＫＧ構造の半導体モジュールを図４Ａに示す。図４Ａにおいて、ＤＲＡＭは、ＤＱピンのピン数が１６で、１６ビットのＤＱ信号を入出力する×１６動作を行っており、ＤＲＡＭ上のパッドとＰＫＧ基板上のパッドは、１：１接続されている。また、ＰＫＧ基板から外部に引き出され、ＡＳＩＣに接続される外部ピンは、○印で表している。

図４Ａの単体ＰＫＧ構造の接続状態、すなわち外部ピンの配置を維持したままでＤＲＡＭのメモリ容量を増加させるために、ＰＫＧ基板上に複数のＤＲＡＭを搭載した構造の半導体モジュールがある（特許文献１〜４）。このうち、ＰＫＧ基板上にＤＲＡＭを２チップ積層したＤＤＰ（Double Density Package）と呼ばれる構造の半導体モジュールの例を図４Ｂに示す。

特開２００６−０２４６６３号公報 特開２００８−１３０１８４号公報 特開平０９−３３０５８９号公報 特開平１１−３３９４７３号公報

このような、ＤＤＰ構造の半導体モジュールにおいては、×８動作のＤＲＡＭチップ２個を動作させることによってパッケージとして×１６動作する。具体的には×１６動作の１ＧＢのＤＲＡＭ１チップで構成されていたパッケージを、×８動作の１ＧＢのＤＲＡＭ２チップとすることによって、パッケージとしては×１６動作の２ＧＢとすることが出来る。

このとき、ＤＲＡＭとしては、×８動作のチップと×１６動作のチップを別々に製造することはコストがかかるため、×８及び×１６動作を切り替えることが出来る汎用のＤＲＡＭを用い、上下のＤＲＡＭの動作状態を、ボンディングオプション等により、×１６動作状態から×８動作状態に切り替えることが行われる。

上下のＤＲＡＭを×８動作させる場合に、ＤＲＡＭ上のパッドとＰＫＧ基板上のパッドの１：１接続を実現するため、ＤＱ信号に関しては、上段のＤＲＡＭ上のＤＱ０〜１５パッドを１つおきに有効化し（ＤＱ０，２，４，６，８，１０，１２，１４）、これらをそれぞれＰＫＧ基板上のＤＱ０，２，４，６，８，１０，１２，１４パッドと接続し、また、下段のＤＲＡＭ上のＤＱ０〜１５パッドを１つおきに有効化し（ＤＱ０，２，４，６，８，１０，１２，１４）、これらをそれぞれＰＫＧ基板上のＤＱ１，３，５，７，９，１１，１３，１５パッドと接続している。

一方、ＤＱＳ信号に関しては、×８動作の場合には、上下のＤＲＡＭは共にＤＱＳ０パッドを使用することになっているため、上下のＤＲＡＭ上のＤＱＳ０パッドを、ＰＫＧ基板上のＤＱＳ０パッドに接続することが必要となる。このとき、ＰＫＧ基板としては共通のものを用いるため外部ピン配置を変更せずにＤＱＳ信号を接続するためには、ＰＫＧ基板上の１つのＤＱＳ０パッドを上下の２つのＤＲＡＭのＤＱＳ０パッドに接続しなければならないため、結果的に１：２接続となってしまうため、下段のＤＲＡＭ上のＤＱＳ０パッドのみをＰＫＧ基板上のＤＱＳ０パッドに接続し、上段のＤＲＡＭ上のＤＱＳ０パッドについては、ＰＫＧ基板上で配線を引き回してＤＱＳ１ピンとなる外部ピンに最終的に接続することで１：１接続を実現することが出来る。

しかしながら、図４Ｂからも明らかなように、上下のＤＲＡＭにおいて、ＤＱＳ０パッドとＤＱＳ１パッドの位置は同じであるものの、ＰＫＧ基板上では、ＤＱＳ０パッドとＤＱＳ１パッドは互いに離れた位置に配置されている。

そのため、上段のＤＲＡＭ上のＤＱＳ０パッドについては、ＰＫＧ基板上に新たに設けたパッド１と接続した後、その新たなパッド１からの配線２を、ＤＱＳ１ピンとなる外部ピンまで引き回さなければならなくなるが、この場合、上段のＤＲＡＭにおいては、ＰＫＧ基板との間の信号経路が、ＤＱ信号とＤＱＳ０のＤＱＳ信号とで実質等長にならないという問題が発生することを本件発明者が認識するに至った。

本発明の半導体装置は、
第１のデータ入出力端子と、
第２のデータ入出力端子と、
前記第１のデータ入出力端子に対応して設けられ第１のストローブ信号が供給されるべき第１のストローブ端子と、
前記第２のデータ入出力端子に対応して設けられ第２のストローブ信号が供給されるべき第２のストローブ端子と、
第１の語構成が指定されるときには、前記第１のデータ入出力端子と前記第２のデータ入出力端子から前記第１のストローブ信号及び前記第２のストローブ信号に応答してデータの入出力が行われるよう制御し、第２の語構成が指定されると共に第１の制御信号が供給されるときには、前記第１のデータ入出力端子から前記第１のストローブ信号に応答してデータの入出力が行われるように制御し、前記第２の語構成が指定されると共に第２の制御信号が供給されるときには、前記第２のデータ入出力端子から前記第２のストローブ信号に応答してデータの入出力が行われるように制御する制御回路と、を備えることを特徴とする。

本発明の半導体モジュールは、
基板と、前記基板上に積層され、ＤＱＳ信号にしたがってＤＱ信号を入出力する２個の半導体装置と、を備える半導体モジュールであって、
前記基板は、
ＤＱ信号が入出力されるＮ（Ｎは偶数の自然数）個のＤＱピンと、
ＤＱＳ信号が入力される第１および第２のＤＱＳピンと、を有し、
前記２個の半導体装置の各々は、
×Ｎ動作から×Ｍ（Ｍ＝Ｎ／２）動作への切替を指示する語構成切替信号が入力される語構成切替信号入力端子と、
×Ｍ動作時にＤＱ信号を入出力するＤＱピンとして、Ｎ個のＤＱピンのうちの偶数番目のＤＱピンまたは奇数番目のＤＱピンのいずれかを指示するＤＱ／ＤＱＳ切替信号が入力されるＤＱ／ＤＱＳ切替信号入力端子と、
前記Ｎ個のＤＱピンに対応して設けられ、前記第１または第２のＤＱＳピンを介してＤＱＳ信号が供給されると、供給されたＤＱＳ信号にしたがって、対応するＤＱピンを介してＤＱ信号を入出力するＮ個のＤＱ制御回路と、
前記第１のＤＱＳピンに対応して設けられ、×Ｍ動作時に、前記ＤＱ／ＤＱＳ切替信号が偶数番目のＤＱピンを指示している場合、偶数番目のＤＱピンに対応するＤＱ制御回路に前記第１のＤＱＳピンに供給されたＤＱＳ信号を供給する第１のＤＱＳ制御回路と、
前記第２のＤＱＳピンに対応して設けられ、×Ｍ動作時に、前記ＤＱ／ＤＱＳ切替信号が奇数番目のＤＱピンを指示している場合、奇数番目のＤＱピンに対応するＤＱ制御回路に前記第２のＤＱＳピンに供給されたＤＱＳ信号を供給する第２のＤＱＳ制御回路と、を有することを特徴とする。

本発明の半導体装置は、第１の語構成が指定されるときには、第１のデータ入出力端子と前記第２のデータ入出力端子から前記第１のストローブ信号及び前記第２のストローブ信号に応答してデータの入出力が行われるよう制御し、第２の語構成が指定されると共に第１の制御信号が供給されるときには、第１のデータ入出力端子から第１のストローブ信号に応答してデータの入出力が行われるように制御し、第２の語構成が指定されると共に第２の制御信号が供給されるときには、第２のデータ入出力端子から第２のストローブ信号に応答してデータの入出力が行われるように制御する制御回路を備える。

したがって、このような半導体装置を上下に２個搭載した半導体モジュールでは、一方の半導体装置については、第１のデータ入出力端子から第１のストローブ信号に応答してデータを入出力する動作をさせ、他方の半導体装置については、第２のデータ入出力端子から第２のストローブ信号に応答してデータを入出力する動作をさせることができる。

よって、従来技術のように、上下の半導体装置が共に同じＤＱＳパッド（図４ＢのＤＱＳ０パッド）を使用する必要がないため、基板上での配線の引き回しが不要となる。

このことから、上下の半導体装置のいずれにおいても、基板との間の信号経路を、データ信号とストローブ信号とで等長にすることができるという効果が得られる。

本発明の一実施形態の半導体モジュールに搭載されたＤＲＡＭの回路図である。 本発明の一実施形態の半導体モジュールのボンディング関係を示す図である。 従来のＤＤＰ構造の半導体モジュールに搭載されたＤＲＡＭとＡＳＩＣとの接続構成を示す図である。 従来のＤＤＰ構造の半導体モジュールに搭載されたＤＲＡＭとＡＳＩＣとの接続構成を示す図である。 従来の単一ＰＫＧ構造の半導体モジュールのボンディング構成を示す図である。 従来のＤＤＰ構造の半導体モジュールのボンディング構成を示す図である。

以下に、本発明を実施するための形態について図面を参照して説明する。

本実施形態の半導体モジュールは、ＰＫＧ基板上に半導体装置としてのＤＲＡＭを２チップ積層したＤＤＰ構造であり、各ＤＲＡＭのＤＱピンのピン数が１６であり、×８動作と×１６動作を切り替えられるものとして説明する。

本実施形態の半導体モジュールに搭載された上下のＤＲＡＭは、図１に示すように、ＰＫＧ基板上のＤＱＳ０ピンに対応して設けられたＤＱＳ制御回路１０Ａと、ＰＫＧ基板上のＤＱＳ１ピンに対応して設けられたＤＱＳ制御回路１０Ｂと、ＰＫＧ基板上のＤＱ０〜ＤＱ１５ピンに対応して設けられたＤＱ制御回路２０−０〜１５と、入力端子３０，４０とを、それぞれ有している。

ここで、入力端子３０は、×１６動作から×８動作への切替を指示する×８信号（語構成指定信号）が入力される語構成指定端子であり、入力端子４０は、×８動作時にＤＱ信号を入出力するＤＱピンとして、ＥＶＥＮ側（偶数番目）のＤＱピンまたはＯＤＤ側（奇数番目）のＤＱピンのいずれかを指示するＤＱ／ＤＱＳ切替信号（第１／第２の制御信号）が入力される切替端子である。

ＤＱ制御回路２０−０〜１５は、ＥＶＥＮ側のＤＱ０，２，４，６，８，１０，１２，１４ピンに対応して設けられ×８ａ用信号の信号線を介してＤＱＳ制御回路１０Ａと接続されたＤＱ制御回路２０−０，２，４，６，８，１０，１２，１４と、ＯＤＤ側のＤＱ１，３，５，７，９，１１，１３，１５ピンに対応して設けられ×８ｂ用信号の信号線を介してＤＱＳ制御回路１０Ｂと接続されたＤＱ制御回路２０−１，３，５，７，９，１１，１３，１５とから構成されている。

また、ＤＱ制御回路２０−０〜１５は、×１６用信号の信号線を介してＤＱＳ制御回路１０Ａと接続され、上位のＤＱ０〜７ピンに対応して設けられたＤＱ制御回路２０−０〜７と、×１６用信号の信号線を介してＤＱＳ制御回路１０Ｂと接続され、下位のＤＱ８〜１５ピンに対応して設けられたＤＱ制御回路２０−８〜１５とから構成されている。

ＤＱＳ制御回路１０Ａは、×１６動作時（×８信号がＤｉｓａｂｌｅ時）には、ＤＱＳ０ピンに供給される信号を×１６用信号の信号線に供給することにより、上位のＤＱ０〜７ピンに対応するＤＱ制御回路２０−０〜７は、ＤＱＳ０ピンに供給される信号（ストローブ信号）によって制御される。

また、ＤＱＳ制御回路１０Ａは、×８動作時（×８信号がＥｎａｂｌｅ時）に、ＤＱ／ＤＱＳ切替信号がＤｉｓａｂｌｅ（第１の制御信号）の場合は、ＤＱＳ０ピンに供給される信号を×８ａ用信号の信号線に供給することにより、ＥＶＥＮ側のＤＱ０，２，４，６，８，１０，１２，１４ピンに対応して設けられたＤＱ制御回路２０−０，２，４，６，８，１０，１２，１４は、ＤＱＳ０ピンに供給される信号によって制御される。

一方、ＤＱＳ制御回路１０Ｂは、×１６動作時（×８信号がＤｉｓａｂｌｅ時）には、ＤＱＳ１ピンに供給される信号を×１６用信号の信号線に供給することにより、下位のＤＱ８〜１５ピンに対応するＤＱ制御回路２０−８〜１５は、ＤＱＳ１ピンに供給される信号によって制御される。

また、ＤＱＳ制御回路Ｂは、×８動作時（×８信号がＥｎａｂｌｅ時）に、ＤＱ／ＤＱＳ切替信号がＥｎａｂｌｅ（第２の制御信号）の場合は、ＤＱＳ１ピンに供給される信号を×８ｂ用信号の信号線に供給することにより、ＯＤＤ側のＤＱ１，３，５，７，９，１１，１３，１５ピンに対応して設けられたＤＱ制御回路２０−１，３，５，７，９，１１，１３，１５は、ＤＱＳ１ピンに供給される信号によって制御される。

ここで、各ＤＱ制御回路２０−０〜１５は、内部で×１６用信号、×８ａ用信号、×８ｂ用信号のＯＲをとっており、ＤＱＳ制御回路１０ＡまたはＤＱＳ制御回路１０Ｂを介してＤＱＳ０ピンまたはＤＱＳ１ピンに供給された信号が供給されている状態では、供給されたＤＱＳ信号にしたがって、対応するＤＱピンを介してＤＱ信号を入出力することとなる。なお、各ＤＱ制御回路２０−０〜１５は、各×１６用信号、×８ａ用信号、×８ｂ用信号は、各信号線にＤＱＳ０ピンまたはＤＱＳ１ピンからの信号が供給されていない状態では、ロー（L）固定となる。

なお、図示していないが、図１に示したＤＲＡＭには、ＤＱ０〜ＤＱ１５ピンとの接続部分にそれぞれデータ入出力端子が設けられていて、このうちＥＶＥＮ側のＤＱ０，２，４，６，８，１０，１２，１４ピンと接続されるのが第１のデータ入出力端子となり、ＯＤＤ側のＤＱ１，３，５，７，９，１１，１３，１５ピンと接続されるのが第２のデータ入出力端子となる。また、ＤＱＳ０ピンとの接続部分に第１のストローブ端子が設けられ、ＤＱＳ１ピンとの接続部分に第２のストローブ端子が設けられている。

上述したＤＲＡＭの動作につき、以下の（１）〜（３）の３つの動作があるため、これら動作について詳述する。

（１）×１６動作（ＤＲＡＭが１チップ）
（２）×８動作で搭載された２つのＤＲＡＭチップのうちのＥＶＥＮ側のＤＲＡＭの動作：×８ａ動作（ＥＶＥＮ側のＤＱ０，２，４，６，８，１０，１２，１４ピンを介してＤＱ信号を入出力する×８動作）
（３）×８動作で搭載された２つのＤＲＡＭチップのうちのＯＤＤ側のＤＲＡＭの動作：×８ｂ動作（ＯＤＤ側のＤＱ１，３，５，７，９，１１，１３，１５ピンを介してＤＱ信号を入出力する×８動作）
以下では、（１）〜（３）の３つの動作についてそれぞれ説明する。

（１）×１６動作
×８信号がＤｉｓａｂｌｅの時には、ＤＱＳ制御回路１０Ａは、ＤＱＳ０ピンに供給されたＤＱＳ信号を×１６用信号の信号線に供給し、ＤＱＳ制御回路１０Ｂは、ＤＱＳ１ピンに供給されたＤＱＳ信号を×１６用信号の信号線に供給する。

このとき、ＤＱＳ０ピンから入力されるＤＱＳ信号により、ＤＱ０〜７ピンに対応するＤＱ制御回路２０−０〜７を動作させ、また、ＤＱＳ１ピンから入力されるＤＱＳ信号により、ＤＱ８〜１５ピンに対応するＤＱ制御回路２０−８〜１５を動作させることとなり、全てのＤＱ０〜１５ピンを介してＤＲＡＭ１チップの１６ＤＱ信号を入出力する×１６動作になる。

（２）×８ａ動作
×８信号がＥｎａｂｌｅで、かつ、ＤＱ／ＤＱＳ切替信号がＤｉｓａｂｌｅの時には、ＤＱＳ制御回路１０Ａは、ＤＱＳ０ピンに供給されるＤＱＳ信号を×８ａ用信号の信号線に供給する。

これによって、ＤＱＳ０ピンから入力されるＤＱＳ信号により、ＥＶＥＮ側のＤＱ０，２，４，６，８，１０，１２，１４ピンに対応するＤＱ制御回路２０−０，２，４，６，８，１０，１２，１４を動作させることができる。このとき、×１６用信号および×８ｂ用信号はＬ固定になるため、ＯＤＤ側のＤＱ１，３，５，７，９，１１，１３，１５ピンに対応するＤＱ制御回路２０−１，３，５，７，９，１１，１３，１５はＤｉｓａｂｌｅになる。

よって、２つのＤＲＡＭチップのうち、ＥＶＥＮ側のＤＲＡＭチップは、ＤＱＳ０ピンから入力されるＤＱＳ信号にしたがって、ＥＶＥＮ側のＤＱ０，２，４，６，８，１０，１２，１４ピンを介してＤＱ信号を入出力する×８動作になる。

（３）×８ｂ動作
×８信号がＥｎａｂｌｅで、かつ、ＤＱ／ＤＱＳ切替信号がＥｎａｂｌｅの時には、ＤＱＳ制御回路１０Ｂは、ＤＱＳ１ピンに供給されるＤＱＳ信号を×８ｂ用信号の信号線に供給する。

これによって、ＤＱＳ１ピンから入力されるＤＱＳ信号により、ＯＤＤ側のＤＱ１，３，５，７，９，１１，１３，１５ピンに対応するＤＱ制御回路２０−１，３，５，７，９，１１，１３，１５を動作させることができる。このとき、×１６用信号および×８ａ用信号はＬ固定になるため、ＥＶＥＮ側のＤＱ０，２，４，６，８，１０，１２，１４ピンに対応するＤＱ制御回路２０−０，２，４，６，８，１０，１２，１４はＤｉｓａｂｌｅになる。

よって、２つのＤＲＡＭチップのうち、ＯＤＤ側のＤＲＡＭチップは、ＤＱＳ１ピンから入力されるＤＱＳ信号にしたがって、ＯＤＤ側のＤＱ１，３，５，７，９，１１，１３，１５ピンを介してＤＱ信号を入出力する×８動作になる。

このように、（１）の×１６動作時には、ＤＱＳ０ピンからのＤＱＳ信号によりＤＱ０〜７ピンのＤＱ信号を、ＤＱＳ１ピンからのＤＱＳ信号によりＤＱ８〜１５ピンのＤＱ信号を、それぞれ制御する。

これに対して、（２）の×８動作時には、ＤＱＳ０ピンからのＤＱＳ信号によりＥＶＥＮ側ＤＱピンのＤＱ信号を、（３）の×８動作時には、ＤＱＳ１ピンからのＤＱＳ信号によりＯＤＤ側ＤＱピンのＤＱ信号を、それぞれ制御するように切替を行う。

ここで、図２に、図１に示したＤＲＡＭをＰＫＧ基板上に２チップ積層したＤＤＰ構造の半導体モジュールのボンディング構成を示す。

図２に示すように、ＤＱ／ＤＱＳ切替信号の設定は、ボンディングオプションとする。

図２では、上下のＤＲＡＭのうち上段のＤＲＡＭ上のＤＱ切替パッドをＰＫＧ基板上のＤＱ切替パッドにボンディングして、ＤＱ／ＤＱＳ切替信号をＥｎａｂｌｅとする。これにより、上段のＤＲＡＭを×８ａ動作にし、下段のＤＲＡＭを×８ｂ動作にすることができる。

上述したように本実施形態においては、上下のＤＲＡＭの各々は、×１６動作から×８動作へ切り替える語構成指定信号だけでなく、×８動作時にＤＱ信号を入出力するＤＱピンを切り替える切替信号も入力され、ＤＱＳピン０からのＤＱＳ信号にしたがってＥＶＥＮ側のＤＱピンを介してＤＱ信号を入出力する×８ａ動作と、ＤＱＳピン１からのＤＱＳ信号にしたがってＯＤＤ側のＤＱピンを介してＤＱ信号を入出力する×８ｂ動作と、が切替可能に構成されている。

したがって、下段のＤＲＡＭについては、ＤＱＳピン０からのＤＱＳ信号にしたがって×８ａ動作をさせ、上段のＤＲＡＭについては、ＤＱＳピン１からのＤＱＳ信号にしたがって×８ｂ動作をさせることができる。

よって、従来技術のように、上下のＤＲＡＭが共にＤＱＳ０パッドを使用する必要がないため、ＰＫＧ基板上でのＤＱＳ１ピンへの配線の引き回しが不要となる。

このことから、上下のＤＲＡＭのいずれにおいても、ＰＫＧ基板との間の信号経路を、ＤＱ信号とＤＱＳ信号とで実質的に等長にすることができるという効果が得られる。

なお、本実施形態においては、各ＤＲＡＭが×１６動作と×８動作を行うものとして説明したが、Ｎを１以上の整数とした場合に×２Ｎ動作と×Ｎ動作を行うものであり、×２Ｎ動作を行う場合には複数のＤＱＳを用い、×Ｎ動作を行う際には複数のＤＱＳの半分の数のＤＱＳを用いて動作するＤＲＡＭであれば本発明はこれに限定されない。

また、ＤＱＳ制御回路１０Ａ、１０Ｂとして、各動作時に、ＤＱＳ０、１ピンに供給される信号を対応する信号線に供給するものについて説明したが、ＤＱＳを増幅しなおしたり、波形整形した後に対応する各信号線に供給しても良い。

１０Ａ，１０Ｂ ＤＱＳ制御回路
２０−０〜１５ ＤＱ制御回路
３０ 入力端子（語構成指定端子）
４０ 入力端子（切替端子）

Claims (7)

1. 第１のデータ入出力端子と、
   第２のデータ入出力端子と、
   前記第１のデータ入出力端子に対応して設けられ第１のストローブ信号が供給される第１のストローブ端子と、
   前記第２のデータ入出力端子に対応して設けられ第２のストローブ信号が供給される第２のストローブ端子と、
   第１の語構成および第２の語構成のうちの１つを指定する語構成指定信号を受信するための語構成指定端子と、
   第１の制御信号および第２の制御信号のうちの１つが供給される切替端子と、
   データの入出力を制御する手段と、を備え、
   前記第２の語構成が指定されると共に前記第１の制御信号が供給されるときには、前記第１のデータ入出力端子から前記第１のストローブ信号に応答してデータの入出力が行われ、
   前記第２の語構成が指定されると共に前記第２の制御信号が供給されるときには、前記第２のデータ入出力端子から前記第２のストローブ信号に応答してデータの入出力が行われる、半導体装置。
2. 前記半導体装置は、複数の前記第１のデータ入出力端子および複数の前記第２のデータ入出力端子を含み、前記第１のデータ入出力端子の個数と前記第２のデータ入出力端子の個数は同一である、請求項１記載の半導体装置。
3. 前記第１のデータ入出力端子および前記第２のデータ入出力端子はＤＱ端子である、請求項１記載の半導体装置。
4. 前記第１のストローブ端子および前記第２のストローブ端子はＤＱＳ端子である、請求項１記載の半導体装置。
5. 前記半導体装置はＤＲＡＭチップである、請求項１記載の半導体装置。
6. 各々が請求項１乃至５のいずれか１項に記載の半導体装置である第１および第２の半導体装置と、
   前記第１および第２の半導体装置と通信可能に接続されるＡＳＩＣと、を備えるシステム。
7. 前記第１および第２の半導体装置はＤＤＰ（Double Density Package）に設けられている、請求項６記載のシステム。

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