JP6707486B2 - 半導体デバイス及び電子機器 - Google Patents

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Description

本発明の実施形態は、半導体デバイスに関する。
半導体デバイスのような電子デバイスを含む電子機器において、電子デバイス内の回路に電圧を供給するための電源線のインピーダンスに起因して、回路に供給される電源電圧が変動する場合がある。
これによって、電子デバイスの動作特性が、劣化する可能性がある。
特開平１１−７４４４９号公報 特開２００３−２５８６１２号公報
動作特性の劣化を抑制する。
実施形態の半導体デバイスは、信号が入出力される入出力回路と、前記入出力回路の電源線に接続された第１の端子と、前記電源線に接続された第２の端子と、前記第２の端子と前記電源線との間に接続された抵抗素子と、前記第２の端子とグランド端子との間に接続された第１の容量素子と、前記電源線の電位を検知する検知回路と、を含む。前記抵抗素子は、可変抵抗素子であり、前記検知回路は、前記電源線の電位の検知結果に基づいて、前記可変抵抗素子の抵抗値を設定する。
実施形態の電子機器の全体構成を示す図。 実施形態の電子機器の全体構成を示す図。 実施形態の半導体デバイスの構造例を説明するための図。 第１の実施形態の電子機器及び半導体デバイスの構成例を示す図。 第１の実施形態の半導体デバイスの特性の一例を示す図。 第２の実施形態の電子機器及び半導体デバイスの構成例を示す図。 第３の実施形態の電子機器及び半導体デバイスの構成例を示す図。 第３の実施形態の半導体デバイスの特性の一例を示す図。 第４の実施形態の電子機器及び半導体デバイスの構成例を示す図。 第４の実施形態の電子機器及び半導体デバイスの動作例を示すフローチャート。 第４の実施形態の電子機器及び半導体デバイスの動作例を説明するための図。
［実施形態］
図１乃至図１１を参照して、実施形態の電子機器及び半導体デバイスについて、説明する。
以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。また、以下の実施形態において、区別化のために数字／英字が参照符号の末尾に付された構成要素が相互に区別されない場合、末尾の数字／英字が省略された表記が用いられる。
（１） 第１の実施形態
図１乃至図５を参照して、第１の実施形態の電子機器及び半導体デバイスについて、説明する。
（ａ） 全体構成
図１及び図２を用いて、本実施形態の電子機器の全体構成について、説明する。
図１は、本実施形態の電子機器の全体構成を模式的に示すブロック図である。
図１に示されるように、本実施形態の電子機器Ｄ１は、複数の電子デバイス（例えば、半導体デバイス）１，２，３を含む。
複数の電子デバイス１，２，３は、配線９０，９１，９５を介して接続されている。
電子デバイス１，２，３は、絶縁性パッケージ内に設けられた半導体チップを含む。
電子デバイス１，２，３は、システムＬＳＩ、半導体回路、半導体メモリ、コントローラ、プロセッサなどから選択される１つの半導体デバイスである。
電子デバイス１は、配線９５を介して電子デバイス３に接続されている。電子デバイス１と電子デバイス３とは、配線９５によって、信号を送信及び受信できる。例えば、電子デバイス１は、コントローラである。例えば、電子デバイス３は、半導体メモリ（例えば、ＮＡＮＤ型フラッシュメモリ）である。尚、半導体メモリは、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ又はＲｅＲＡＭでもよい。
電子デバイス２は、電源回路である。
電源回路２は、電子デバイス１，３に対して、配線９０，９１を介して電圧を供給する。
例えば、本実施形態のデバイス１，２，３を含む電子機器Ｄ１は、他の電子機器Ｄ２に電気的に接続されている。例えば、電子機器Ｄ１は、ケーブル、配線、インターネット、イントラネット、及び、無線通信のうち少なくとも１つによって、電子機器Ｄ２と通信できる。
図２は、本実施形態の電子機器の全体構成を模式的に示す鳥瞰図である。
図２に示されるように、本実施形態の電子機器における複数の電子デバイス１，２，３は、プリント配線基板（例えば、マザーボード）９０１上に、設けられている。
複数の電子デバイス１，２，３は、プリント配線基板９０１の上面上の配線９０，９１，９５，９７を介して、接続されている。電子デバイス１，２，３は、プリント配線基板９０１の内部内の配線（図示せず）、又は、プリント配線基板９０１の裏面上の配線（図示せず）によって、互いに接続されてもよい。
電源回路２は、プリント配線基板９０１に設けられた外部接続端子（及び配線）９９を介して、外部電源（例えば、バッテリー）ＶＸに接続されている。これによって、電源回路２に、外部電源電圧ＶＸが、供給される。電源回路２は、外部電源電圧ＶＸを用いて、他のデバイス１，３に供給する電圧Ｖ１，Ｖ２を生成する。
電源回路２は、配線９０を介して、第１の電子デバイス１に、電圧Ｖ１を供給する。電源回路２は、配線９１を介して、第２の電子デバイス３に、電圧Ｖ２を供給する。電源回路２は、配線９７を介して、電子デバイス１，３にグランド電圧ＶＳＳを供給する。
第１の電子デバイス１は、電圧Ｖ１及びグランド電圧ＶＳＳを用いて駆動する。第２の電子デバイス３は、電圧Ｖ２及びグランド電圧ＶＳＳを用いて駆動する。
尚、第１の電子デバイス１に対して、配線９０とは異なる配線９７を介して、電圧Ｖ１（及びグランド電圧）と異なる電圧Ｖ３が、供給されてもよい。これと同様に、第２の電子デバイス３に対して、電圧Ｖ２及びグランド電圧ＶＳＳと異なる電圧が、供給されてもよい。
以下では、説明の明確化のために、電圧Ｖ１又は電圧Ｖ２が供給された配線９０，９１は、電源線９０，９１とそれぞれよばれる。グランド電圧Ｖｓｓが供給された配線９７は、グランド線９７とよばれる。以下において、電子デバイス１，２，３内の内部配線に関しても、電圧Ｖ１又は電圧Ｖ２が供給された内部配線は、電源線とよばれる。
電子デバイス１は、信号の送信及び受信が可能なように、プリント配線基板９０１上の配線９５を介して、電子デバイス３に接続されている。
例えば、安定化キャパシタ回路５が、プリント配線基板９０１上に設けられている。安定化キャパシタ回路５は、例えば、電源線９０に、接続されている。図２において、図示の簡略化のために、電源線９０に接続された１つの安定化キャパシタ回路５のみが図示されているが、複数の安定化キャパシタ回路が、プリント配線基板９０１上に設けられている。また、１つの配線に、複数の安定化キャパシタ回路が、接続されてもよい。
電子デバイス１，２，３は、複数の外部接続端子を有する。外部電源端子によって、電子デバイス１，２，３内部の半導体チップは、配線９０，９１，９５，９７，９９に接続される。
図３は、本実施形態における電子デバイスとしての半導体デバイスの構造を模式的に示す断面図である。
図３に示されるように、半導体デバイス１において、半導体チップ１００は、パッケージ基板６００上に設けられている。半導体チップ１００は、パッケージ基板６００上において、絶縁性のパッケージ材（モールド樹脂）７００内に封止されている。
半導体チップ１００は、チップ１００の表面又は裏面上に設けられた複数のパッド（電極）１９０，１９１，１９５を有する。複数のパッド１９０，１９１は、チップ１００内の電源線１８９に接続されている。パッド１９５は、信号の入出力のために用いられる。
半導体チップ１００は、チップ１００の裏面上に、マイクロバンプを有していてもよい。半導体チップ１００は、チップ１００の内部を貫通するコンタクト（貫通電極又はＴＳＶともよばれる）を有していてもよい。
半導体チップ１００のパッド１９０，１９１は、例えば、ボンディングワイヤ６９９を介して、パッケージ基板６００上の配線（又は配線に接続された端子）６９１に接続されている。パッド１９０，１９１は、貫通電極又はマイクロバンプによって、半導体チップ１００の裏面側から配線６９１に接続されてもよい。
パッケージ基板６００の表面の配線６９１は、パッケージ基板６００内に設けられたコンタクト（又は配線）６９２を介して、パッケージ基板６００の裏面の外部接続端子６９３に、接続されている。外部接続端子６９３は、例えば、半田バンプ又は半田ボールである。
外部接続端子６９３は、プリント配線基板９０１上の配線（又は配線に接続された端子）９０に接続されている。
入出力回路（以下では、Ｉ／Ｏ回路とも表記する）１１０が、半導体チップ１００内に設けられている。Ｉ／Ｏ回路１１０に、Ｉ／Ｏ回路１１０の駆動のための電源電圧（駆動電圧）Ｖ１が、半導体チップ１００内の内部配線（電源線）１８９を介して、印加される。
本実施形態において、１つのＩ／Ｏ回路１１０に、電源線１８９を介して、複数のパッド１９０，１９１が接続されている。
図３の例において、Ｉ／Ｏ回路１１０の電源線（電源端子）１８９に、２つのパッド１９０，１９１が、接続されている。
一方のパッド１９０は、パッケージ基板６００の配線及びプリント配線基板９０１上の配線９０を介して、電源回路２に、電気的に接続されている。以下において、電源回路２に接続されたパッド１９０のことを、電源パッドともよぶ。
他方のパッド１９１は、パッケージ基板６００上（パッケージ材７００内）のキャパシタ回路２００に、電気的に接続されている。
図４は、本実施形態の電気機器内の半導体デバイス（電子デバイス）の構成例を示す図である。
図４に示されるように、第１の電子デバイスとしての半導体デバイス１は、Ｉ／Ｏ回路（入出力回路）１１０及び内部回路１５０を含む。
Ｉ／Ｏ回路１１０は、半導体デバイス１におけるインターフェイス回路の一部として機能する。Ｉ／Ｏ回路１１０は、複数のＩ／Ｏユニット１１１を含む。Ｉ／Ｏユニット１１１は、例えば、バッファである。バッファ１１１は、少なくとも１つのＰ型トランジスタＰＴＲとすくなくとも１つのＮ型トランジスタＮＴＲを、含む。Ｐ型トランジスタＰＴＲの電流経路及びＮ型トランジスタＮＴＲの電流経路は、配線１８９とグランド線との間で、直列に接続されている。バッファ１１１において、トランジスタＰＴＲとトランジスタＮＴＲとの接続ノードが、信号（データ）の入出力ノードとなる。
内部回路１５０は、所望の機能を実現するための１以上の回路ブロックを有する。
Ｉ／Ｏ回路１１０は、内部回路１５０に電気的に接続されている。Ｉ／Ｏ回路１１０と内部回路１５０との間で、各種の信号（例えば、データ及び制御信号）の送信及び受信が行われる。内部回路１５０内の信号は、Ｉ／Ｏ回路１１０を介して、第２の電子デバイス（例えば、半導体デバイス）３に出力される。第２の電子デバイス３からの信号は、Ｉ／Ｏ回路１１０を介して、内部回路１５０に供給される。
例えば、電圧Ｖ３が、内部回路１５０に、プリント配線基板９０１及びパッケージ基板６００の配線を介して供給されている。例えば、内部回路１５０に対する電圧の供給経路（電源系統）は、Ｉ／Ｏ回路１１０に対する電圧の供給経路から独立している。
電圧Ｖ１が、Ｉ／Ｏ回路１１０に供給される。半導体チップ１００内において、Ｉ／Ｏ回路１１０の電圧端子は、配線１８９に接続されている。配線１８９に、電圧Ｖ１が印加されている。Ｉ／Ｏ回路１１０内の複数のＩ／Ｏユニット１１１に対して、電圧Ｖ１が、共通に供給される。
配線１８９に、容量素子１８０及び抵抗素子１８１が接続されている。
容量素子１８０の一端は、配線１８９に接続されている。容量素子１８０の他端は、接地されている。例えば、容量素子１８０は、容量値Ｃｚを有する。抵抗素子１８１は、配線１８９とパッド１９１との間に接続されている。
抵抗素子１８１の一端は、配線１８９に接続されている。抵抗素子１８１の他端は、パッド１９１に接続されている。例えば、抵抗素子１８１は、抵抗値Ｒｚを有する。
容量素子１８０は、電源線１８９に対するデキャップリング素子として機能する。抵抗素子１８１は、電源線１８９に対するダンピング抵抗として機能する。容量素子１８０及び抵抗素子１８１によって、電源線１８９のノイズを抑制できる。容量値Ｃｚ及び抵抗値Ｒｚは、半導体デバイス（電子デバイス）のシミュレーション結果及びテスト結果に基づいて、適宜設定される。容量値Ｃｚの値は、電源線の長さ、電源線に接続されているＩ／Ｏユニット１１１の個数などに基づいて、適宜設定される。
Ｉ／Ｏ回路１１０の電圧端子は、配線１８９を介して、複数（ここでは、２個）のパッド１９０，１９１に接続されている。
Ｉ／Ｏ回路１１０の電源端子に接続された２つのパッド１９０，１９１のうち、一方のパッド１９０は、電源回路２に接続されている。
パッド１９０は、パッケージ基板６００の配線６９０及び外部接続端子６９３に接続されている。配線６９０及び外部接続端子６９３は、プリント配線基板９０１上の配線９０を介して、電源回路２に接続されている。以下において、配線６９０のことを、電源線ともよぶ。外部接続端子６９３のことを、電源端子ともよぶ。
例えば、電源線６９０（及び電源端子６９３）は、抵抗成分６０１、誘導成分６０２及び容量成分６０３を含む。例えば、成分６０１，６０２，６０３は、配線６９０及び基板６００に起因する寄生的な成分である。例えば、パッケージ基板６００の誘導成分６０２において、誘導成分６０２の誘導値は、２００ｐＨより低いことが望ましい。
例えば、電源線９０は、誘導成分９９０を含む。例えば、誘導成分９９０は、配線９０及び基板９０１に起因する寄生的な成分である。
電源線９０及び電源線６９０の寄生成分が、半導体チップ１００内の電源線１８９のインピーダンスに、反映される。
電源線９０に、安定化キャパシタ回路（例えば、チップキャパシタ）５が、接続されている。安定化キャパシタ回路５は、容量素子５０、抵抗素子５１及び誘導素子５２を含む。例えば、抵抗素子５１の一端は、電源線９０に接続されている。抵抗素子５１の他端は、容量素子５０の一端に接続されている。容量素子５０の他端は、誘導素子５２の一端に接続されている。誘導素子５２の他端は、接地されている。
容量素子５０は、容量値Ｃａを有する。抵抗素子５１は、抵抗値Ｒａを有する。誘導素子５２は、誘導値Ｌａを有する。
安定化キャパシタ回路５によって、配線（電源線）９０，６９０に含まれる寄生成分の影響が低減される。
Ｉ／Ｏ回路１１０の電源端子に接続された２つのパッド１９０，１９１のうち、パッド１９１は、キャパシタ回路２００に接続されている。
例えば、キャパシタ回路２００は、パッケージ基板６００上に設けられている。キャパシタ回路２００は、パッケージ基板６００の配線６８０を介して、パッド１９１に接続されている。
例えば、キャパシタ回路２００は、少なくとも１つの容量素子２０１を含む。容量素子２０１は、容量値Ｃ１を有する。
容量素子２０１の一端は、パッド１９１に接続されている。容量素子２０１の他端は、グランド端子（例えば、グランド線）に接続され、接地されている。グランド電圧ＶＳＳが印加されるグランド端子及びグランド線のことを、グランド端子ＶＳＳ及びグランド線ＶＳＳとそれぞれ表記する場合もある。
容量素子２０１は、電源線１８９とグランド端子との間において、半導体チップ１００内の抵抗素子１８１に、パッド１９１を介して直列に接続されている。容量素子２０１は、抵抗素子１８１を介して、電源線１８９に接続されている。
配線６８０は、誘導成分２０２及び抵抗成分２０３を含む。例えば、誘導成分２０２及び抵抗成分２０３は、配線６８０内に含まれる寄生成分である。誘導成分２０２及び抵抗成分２０３は、容量素子２０１の一端とパッド１９１との間に直列に挿入されるように、配線上に存在する。
尚、誘導成分２０２及び抵抗成分２０３は、キャパシタ回路２００の構成要素として設計された誘導素子又は設計された抵抗素子でもよい。この場合において、例えば、抵抗成分２０３の一端が、パッド１９１に接続されている。抵抗成分２０３の他端が、誘導成分２０２の一端に接続されている。誘導成分２０２の他端が、容量素子２０１の一端に接続されている。
電源回路が、電源線９０，１８９，６９０に電源電圧Ｖ１を供給している場合において、電源線１８９から抵抗素子１８１に電流が流れる。電流は、抵抗素子１８１、パッド１９１及び配線６８０を介して、容量素子２０１に供給される。容量素子２０１は、供給された電流によって、充電される。例えば、配線１８９の電位に応じて、容量素子２０１の充電電位が、変動する。
電源回路２とＩ／Ｏ回路１１０とを接続する配線９０，１８９，６９０は、インピーダンスを有する。このインピーダンスに起因して、電源回路２がある一定の電圧Ｖ１を配線９０に出力していたとしても、Ｉ／Ｏ回路１１０の電源線１８９上の電位は、揺らぐ。
本実施形態において、抵抗素子１８１及びキャパシタ回路２００によって、電源線１８９のインピーダンスの大きさが、調整される。
これによって、本実施形態の電子機器及び半導体デバイス（電子デバイス）は、電源線１８９のインピーダンスに起因する共振現象を抑制できる。
例えば、本実施形態において、抵抗素子１８１及びキャパシタ回路２００を含む構成は、インピーダンス調整回路とよばれる場合もある。また、本実施形態において、抵抗素子１８１及びキャパシタ回路２００が接続されたパッド１９１は、共振抑制端子（又はインピーダンス制御端子）ともよばれる場合もある。
本実施形態の電子機器及び半導体デバイスにおいて、容量素子２０１が、パッド１９１を介して、Ｉ／Ｏ回路１１０の電源線１８９に接続される。
これによって、本実施形態の電子機器及び半導体デバイスは、半導体デバイスの半導体チップのチップサイズ（面積）の増大無しに、Ｉ／Ｏ回路１１０と電源回路２との供給経路上に発生するインピーダンスを低減できる。
この結果として、本実施形態の電子機器及び半導体デバイスは、動作特性の劣化を、抑制できる。
（ｂ） 特性
図５は、本実施形態の半導体デバイスの電源線の周波数依存性を説明するための図である。
図５において、グラフの横軸（ｌｏｇスケール）は、電源線に供給される電圧の周波数に対応し、グラフの縦軸（ｌｏｇスケール）は電源線のインピーダンス値に対応している。
図５において、特性線Ｐ１，Ｐ２，Ｐ３は、本実施形態の半導体デバイスにおけるＩ／Ｏ回路の電源線の各条件に関する周波数特性（周波数依存性）を示している。
特性線Ｐ１は、半導体デバイス１のキャパシタ回路２００の容量素子２０１の容量値Ｃ１が、１０ｎＦである場合を示している。特性線Ｐ２は、半導体デバイス１のキャパシタ回路２００の容量素子２０１の容量値Ｃ１が、１００ｎＦである場合を示している。特性線Ｐ３は、半導体デバイス１のキャパシタ回路２００の容量素子２０１の容量値Ｃ１が、１μＦである場合を示している。
図５において、特性線ＰＸは、本実施形態の半導体デバイスに対する比較例を示している。特性線ＰＸに対応する比較例の半導体デバイスは、１つのＩ／Ｏ回路の電源線に１つのパッドが接続されている。比較例の半導体デバイスは、Ｉ／Ｏ回路の電源線に、デキャップ用の容量素子が、接続されている。
半導体デバイスの動作中において、電源線に直流電圧が印加されていたとしても、電源線に生じたノイズの影響によって、電源線に供給された電圧に周波数成分が生じる場合がある。この場合において、電源線に含まれる寄生容量、寄生誘導及び寄生抵抗に起因する電源線の周波数依存性（自己ノイズ）によって、電源線のインピーダンスが変動する。このように、半導体デバイスの電源線は、供給された電圧におけるノイズに起因する周波数成分の影響を、受ける。
図５に示されるように、本実施形態の半導体デバイスにおいて、Ｉ／Ｏ回路１１０の電源線１８９に抵抗素子１８１が接続されるとともに、パッド１９１を介して電源線１８９に容量素子２０１が接続される。
これによって、本実施形態の半導体デバイスにおいて、電源線１８９のインピーダンスのピーク値は、低減される。
例えば、本例において、周波数が１００ＭＨｚ近傍である場合において、電源線１８９のインピーダンスが、低減されている。
また、本実施形態の半導体デバイスにおいて、容量素子２０１の容量値Ｃ１が増加するにしたがって、電源線１８９のインピーダンスのピーク値の位置（周波数）は、高周波数域にシフトする傾向がある。
（ｃ） まとめ
以上のように、本実施形態の電子機器及び半導体デバイス（電子デバイス）において、パッケージ基板上の容量素子が、半導体デバイス内のＩ／Ｏ回路の電源線に、半導体デバイスに設けられたパッドを介して、接続される。本実施形態の電子機器及び半導体デバイスにおいて、Ｉ／Ｏ回路の電源線とグランド線との間に、抵抗素子と容量素子とが直列に接続されている。
これによって、本実施形態の電子機器及び半導体デバイスは、電源線のインピーダンスのピーク値を、低減できる。
したがって、本実施形態の電子機器及び半導体デバイスは、例えば、ＳＳＯ（Simultaneous Switching output）ノイズのようなノイズに起因する共振現象による半導体デバイスの動作特性の劣化を、抑制できる。
本実施形態の電子機器及び半導体デバイスは、容量素子が半導体チップの外部（例えば、パッケージ基板上）に設けられている。
例えば、ＬＰＤＤＲ規格及びそれに準拠した規格で動作する半導体メモリは、データの入出力時におけるＩ／Ｏ回路の電源電圧の変動が、大きくなる可能性がある。ＬＰＤＤＲ規格の半導体メモリにデキャップリング用の容量素子が設けられる場合、容量素子の数が多くなる。この場合において、容量素子の個数の増加に伴って、半導体チップのチップサイズが大きくなり、製造コストが増大する。
本実施形態の半導体デバイスは、容量素子が半導体チップの外部に設けられることによって、半導体チップのチップサイズの増大を、抑制できる。
本実施形態の半導体デバイスは、半導体チップ内に容量素子が設けられる場合に比較して、半導体デバイスの製造コストの増大を、抑制できる。
以上のように、本実施形態の電子機器及び半導体デバイスは、特性劣化を抑制できる。また、本実施形態の電子機器及び半導体デバイスは、製造コストの増大を回避できる。
（２） 第２の実施形態
図６を参照して、第２の実施形態の電子機器及び半導体デバイスについて、説明する。
図６は、本実施形態の電子機器及び半導体デバイス（電子デバイス）を説明するための模式的な回路図である。
図６に示されるように、本実施形態の半導体デバイスにおいて、パッド（共振抑制端子，インピーダンス制御端子）１９１に接続されるキャパシタ回路（共振抑制回路）２００Ｘは、プリント配線基板９０１上に設けられてもよい。
この場合において、キャパシタ回路２００Ｘは、半導体チップ１００が搭載されたパッケージ基板６００上に設けられていない。キャパシタ回路２００Ｘは、半導体チップ１００を封止するパッケージ材の外部に設けられている。
キャパシタ回路２００Ｘは、プリント配線基板９０１上の配線９８を介して、半導体デバイス１の外部接続端子６９４に接続されている。例えば、配線９８は、誘導成分９８０を含む。
外部接続端子６９４は、半導体デバイス１内において、配線６８０を介して、パッド１９１に接続されている。例えば、配線６８０は、抵抗成分６０１Ａ、誘導成分６０２Ａ及び容量成分６０３Ａを含む。
キャパシタ回路２００Ｘは、例えば、チップキャパシタ（チップコンデンサ）である。キャパシタ回路２００Ｘがチップキャパシタである場合、キャパシタ回路２００Ｘは、容量素子２０１に加えて、誘導素子２０２Ｘ及び抵抗素子２０３Ｘを含む。例えば、キャパシタ回路２００Ｘ内の誘導素子２０２Ｘ及び抵抗素子２０３Ｘは、所定の誘導値及び所定の抵抗値を有するようにそれぞれ設計された素子である。
抵抗素子２０３Ｘの一端は、配線９８を介してパッド６９４に接続されている。抵抗素子２０３Ｘの他端は、容量素子２０１の一端に接続されている。容量素子２０１の他端は、誘導素子２０２Ｘの一端に接続されている。誘導素子２０２Ｘの他端は、グランド端子に接続され、接地されている。
キャパシタ回路２００Ｘがプリント配線９０１上に設けられる場合、抵抗素子２０１Ｘの抵抗値Ｒ１、誘導素子２０２Ｘの誘導値Ｌ１、及び、誘導成分６０２Ａ，９８０の誘導値が、小さいことが望ましい。例えば、抵抗値Ｒ１は、抵抗値Ｒａ以下であることが好ましい。例えば、誘導値Ｌ１は、誘導値Ｌａ以下であることが好ましい。
このように、本実施形態の電子機器及び半導体デバイスにおいて、プリント配線基板９０１上のキャパシタ回路２００Ｘは、配線９８，１８９，６８０及び接続端子１９１，６９４を介して、Ｉ／Ｏ回路１１０の電源端子に接続されている。
これによって、本実施形態の電子機器及び半導体デバイスは、第１の実施形態の電子機器及び半導体デバイスと実質的に同じ効果が得られる。
また、本実施形態のように、キャパシタ回路２００Ｘが、半導体デバイス１のパッケージの外部に設けられることによって、電子機器及び半導体デバイスの特性（テスト結果）に応じたキャパシタ回路２００Ｘの容量値Ｃ１の調整を、比較的容易に実行できる。
以上のように、第２の実施形態の電子機器及び半導体デバイスは、動作特性の劣化を抑制できる。
（３） 第３の実施形態
図７及び図８を参照して、第３の実施形態の電子機器及び半導体デバイスについて、説明する。
図７は、本実施形態の電子機器及び半導体デバイスを説明するための模式的な回路図である。
図７に示されるように、３つ以上のパッド１９０，１９１Ａ，１９１Ｂが、Ｉ／Ｏ回路１１０の電源端子に、共通に接続されてもよい。複数のパッド（共振抑制端子）１９１が、１つのＩ／Ｏ回路１１０の電源端子（電源線１８９）に接続されている。
上述のように、パッド１９０は、電源回路２に接続されている。
パッド（共振抑制端子）１９１Ａ，１９１Ｂに、キャパシタ回路２００Ａ，２００Ｂが、それぞれ接続されている。
パッド１９１Ａは、パッケージ基板６００上のキャパシタ回路２００Ａに接続されている。キャパシタ回路２００Ａは、容量素子２０１Ａを含む。容量素子２０１Ａは、容量値Ｃ１を有している。
容量素子２０１Ａとパッド１９１Ａとの間に、誘導成分（誘導素子）２０２Ａ及び抵抗成分（抵抗素子）２０３Ａが、直列に接続されている。
パッド１９１Ｂは、パッケージ基板６００上のキャパシタ回路２００Ｂに接続されている。キャパシタ回路２００Ｂは、容量素子２０１Ｂを含む。容量素子２０１Ｂは、容量値Ｃ２を有している。容量値Ｃ２の大きさは、容量値Ｃ１の大きさと同じでもよいし、容量値Ｃ１の大きさとは異なってもよい。
容量素子２０１Ｂとパッド１９１Ｂとの間に、誘導成分（誘導素子）２０２Ｂ及び抵抗成分（抵抗素子）２０３Ｂが、直列に接続されている。
例えば、誘導成分２０２Ａ，２０２Ｂ及び抵抗成分２０３Ａ，２０３Ｂは、例えば、配線６８０Ａ，６８０Ｂのそれぞれに含まれる寄生成分である。
パッケージ基板６００上の複数（ここでは、２つ）の容量素子２０１Ａ，２０１Ｂが、電源線１８９とグランド線ＶＳＳとの間に、並列に接続されている。
パッド１９１Ａと電源線１８９との間に、抵抗素子１８１Ａが、接続されている。パッド１９１Ｂと電源線１８９との間に、抵抗素子１８１Ｂが、接続されている。抵抗素子１８１Ａと容量素子２０１Ａとは、パッド１９１Ａを介して直列に接続されている。抵抗素子１８１Ｂと容量素子２０１Ｂとは、パッド１９１Ｂを介して直列に接続されている。
抵抗素子１８１Ａは、抵抗値Ｒｚ１を有し、抵抗素子１８１Ｂは、抵抗値Ｒｚ２を有する。抵抗素子１８１Ａ，１８１Ｂは、ダンピング抵抗として機能する。
尚、第２の実施形態のように、複数のキャパシタ回路２００Ａ，２００Ｂのうち、１以上のキャパシタ回路が、プリント配線基板９０１上に配置されてもよい。
半導体チップ内の電源線のインピーダンス特性に応じて、複数の共振抑制端子（パッド）１９１のうち、少なくとも１つ端子１９１にキャパシタ回路２００が接続され、他の端子にキャパシタ回路が接続されない場合もある。また、半導体チップ内の電源線のインピーダンス特性に応じて、複数の共振抑制端子１９１の全てに、キャパシタ回路が接続されない場合もある
図８は、本実施形態の電子機器及び半導体デバイスの特性を説明するための図である。
図８において、グラフの横軸（ｌｏｇスケール）は周波数に対応し、グラフの縦軸（ｌｏｇスケール）はインピーダンス値に対応している。
図８において、特性線ＰＡは、本実施形態の半導体デバイスの周波数特性を示している。例えば、特性線ＰＡに対応する回路は、図７のように、２つの容量素子２０１Ａ，２０１Ｂが、パッド１９１Ａ，１９１Ｂ及び抵抗素子１８１Ａ，１８１Ｂをそれぞれ介して、Ｉ／Ｏ回路１１０の電源端子（電源線）に接続されている。
例えば、容量素子２０１Ａの容量値Ｃ１は、１μＦに設定されている。容量素子２０１Ｂの容量値Ｃ２は、容量素子１８０の容量値Ｃｚと同じ値に設定されている。
図８において、特性線Ｐ１は、第１の実施形態のように、１つの容量素子が電源線に接続されている場合を示している。特性線ＰＸは、本実施形態の半導体デバイスに対する比較例を示している。尚、図８の特性線ＰＸを有する半導体デバイスは、図５の特性線ＰＸを有する半導体デバイスと同じ構成を有している。
図８に示されるように、容量素子の数が増加されることによって、電源線のインピーダンスのピーク値を、さらに低減できる。
尚、電源線１８９のインピーダンスの周波数特性に関するインピーダンスのピーク値（凸する部分）の個数は、電源線１８９とグランド線との間に並列に接続される容量素子２０１の個数（電源線１８９に接続されるパッド１９０の個数）に応じる。例えば、容量素子２０１の個数が増加するにしたがって、インピーダンスのピークは、平滑化される傾向（電源線のインピーダンスの周波数依存性が小さくなる傾向）を有する。
以上のように、本実施形態の電子機器及び半導体デバイスは、第１及び第２の実施形態と同様の効果を得ることができる。
したがって、第３の実施形態の電子機器及び半導体デバイスは、動作特性の劣化を抑制できる。
（４） 第４の実施形態
図９乃至図１１を参照して、第４の実施形態の電子機器及び半導体デバイスについて、説明する。
（ａ）構成例
図９は、本実施形態の電子機器及び半導体デバイスを説明するための模式的な回路図である。
図９に示されるように、本実施形態の半導体デバイス（電子デバイス）１は、検知回路１２０及び可変抵抗回路１３０を含む。
検知回路１２０は、Ｉ／Ｏ回路１１０の電源端子（電源線１８９）に接続されている。
検知回路１２０は、電源線１８９の電位（電圧値）を検知する。検知回路１２０は、検知結果に基づいて、制御信号ＣＮＴを、可変抵抗回路１３０に出力する。例えば、検知回路１２０は、参照電圧ＶＲＥＦと電源線１８９の電位とを比較する。この比較結果に基づいて、制御信号ＣＮＴの値が設定される。
可変抵抗回路１３０は、電源線１８９とパッド１９１Ａ，１９１Ｂとの間に接続されている。可変抵抗回路１３０は、ダンピング抵抗として機能する複数の可変抵抗素子１８２Ａ，１８２Ｂを含む。１つのパッド１９１Ａ，１９１Ｂに対して、１つの可変抵抗素子１８２Ａ，１８２Ｂが、接続されている。
可変抵抗回路１３０は、検知回路１２０からの制御信号ＣＮＴに基づいて、可変抵抗素子１８２Ａ，１８２Ｂの抵抗値を制御する。
例えば、内部回路１５０（又は、検知回路１２０）は、可変抵抗回路１３０の抵抗値の設定時において、テスト信号ＴＴを、Ｉ／Ｏ回路１１０に供給できる。
本実施形態の電子機器及び半導体デバイスは、可変抵抗回路１３０の可変抵抗素子１８２Ａ，１８２Ｂの抵抗値が制御されることによって、電源線の電位変動に起因するＩ／Ｏ回路の誤動作を、防止できる。
尚、キャパシタ回路２００Ａ，２００Ｂに可変容量素子が用いられることによって、電源線１８９のインピーダンスの大きさを調整し、電源線の電位変動が抑制されてもよい。電源線１８９の電位変動の検知結果に基づいて、可変容量素子の容量値が、制御される。
この場合において、検知回路は、可変容量素子を含むキャパシタ回路２００と共通のパッケージ基板上に、設けられることが好ましい。
尚、１つのＩ／Ｏ回路１１０に対して設けられる可変抵抗素子１８２の個数及びキャパシタ回路２００の個数は、１つでもよい。
（ｂ） 動作例
図１０及び図１１を用いて、本実施形態の電子機器及び半導体デバイス（電子デバイス）の動作例について、説明する。
ここで、半導体デバイス１がコントローラであり、デバイス３が半導体メモリである場合の動作例が、例として示される。
図１０は、本実施形態の電子機器及び半導体デバイスの動作例を説明するためのフローチャートである。
コントローラ（ここでは、メモリコントローラ）としての半導体デバイス１が、半導体メモリとしてのデバイス３にある動作（ここでは、半導体メモリに対するデータの書き込み動作）を命令する際において、コントローラ１は、コマンドの発行及び送信の前に、Ｉ／Ｏ回路１１０の電源線のインピーダンスの制御のために、Ｉ／Ｏ回路１１０の電源線の電位の検知動作を、開始する（ステップＳＴ０）。
検知回路１２０は、電源線１８９の電位の検知動作に基づいて、書き込み動作の開始前に設定されたある期間（以下では、抵抗値設定期間とよぶ）内において、可変抵抗回路１３０の可変抵抗素子１８２の抵抗値を設定する。
検知回路１２０は、可変抵抗回路１３０の可変抵抗素子１８９Ａ，１８９Ｂの抵抗値を変えながら、Ｉ／Ｏ回路１１０の動作時における電源線１８９の電位の変動を、検知する（ステップＳ１）。
例えば、検知回路１２０は、テスト信号ＴＴとしてのデータをＩ／Ｏ回路１１０に供給し、Ｉ／Ｏ回路１１０の全てのＩ／Ｏユニット１１１に供給されるデータ値の変化（例えば、ｘ００００からｘＦＦＦＦまでの変化）時における電源線１８９の電位を、検知する。
図１１は、本実施形態の半導体デバイスにおける可変抵抗素子の抵抗値と電源線の電位との関係とを示すグラフである。
図１１の（ａ）、（ｂ）及び（ｃ）は、ある抵抗値に対する電源線の電位の変化を示すタイミングチャートである。
図１１の（ａ）において、可変抵抗素子１８２の抵抗値が０．１Ωである場合におけるＩ／Ｏ回路の電源線の電位の変化が示されている。図１１の（ｂ）において、可変抵抗素子１８２の抵抗値が０．５Ωである場合におけるＩ／Ｏ回路の電源線の電位の変化が示されている。図１１の（ｃ）において、可変抵抗素子１８２の抵抗値が１．０Ωである場合におけるＩ／Ｏ回路の電源線の電位の変化が示されている。
図１１の（ａ）〜（ｃ）において、クロック信号ＣＫに同期して、テスト信号ＴＴのデータ値（信号レベル）が各ユニット１１１で変化されながら、電源線１８９の電位が、検知回路１２０によって検知（モニタ）される。図１１の（ａ）〜（ｃ）において、信号の出力状態を示す場合において、テスト信号ＴＴの信号レベルは、“Ｈ”レベルで示されている。
検知回路１２０は、電源線１８９の電位ＶＩＯの値と参照電圧ＶＲＥＦとを比較する。検知回路１２０は、電位ＶＩＯの値が参照電圧ＶＲＥＦより低いか否か、検知する。
例えば、図１１の（ａ）及び（ｃ）において、抵抗値設定期間中において、電位ＶＩＯの値が、参照電圧ＶＲＥＦより低くなる場合がある。電位ＶＩＯの値が参照電圧ＶＲＥＦより低い場合、Ｉ／Ｏ回路１１０に供給される電圧が低いため、Ｉ／Ｏ回路１１０が正常に動作しない可能性がある。
それゆえ、可変抵抗素子１８２の抵抗値が、０．１Ωである場合、及び、１．０Ωである場合、その抵抗値は、Ｉ／Ｏ回路の動作を安定化するための値として不適である。
図１１の（ｂ）において、電位ＶＩＯの値が、参照電圧ＶＲＥＦより高い。電位ＶＩＯの値が参照電圧ＶＲＥＦより高い場合、Ｉ／Ｏ回路１１０に供給される電圧は、Ｉ／Ｏ回路１１０の駆動電圧以上であるため、Ｉ／Ｏ回路１１０は、正常に動作する。
それゆえ、可変抵抗素子１８２の抵抗値が０．５Ωである場合、その抵抗値が、Ｉ／Ｏ回路の動作を安定化するための抵抗値として、判定される。
このように、コントローラ１のＩ／Ｏ回路１１０の動作時における電源線の電位の変動が許容値を満たす抵抗値が、半導体メモリ３に対するデータ（及び信号）の転送時における可変抵抗素子１８２の抵抗値として、設定される。
検知回路１２０は、検知結果が反映された制御信号ＣＮＴを、可変抵抗回路１３０に出力する。可変抵抗回路１３０は、制御信号ＣＮＴに基づいて、可変抵抗素子１８２の抵抗値を設定する（ステップＳ２）。
可変抵抗素子１８２の抵抗値が、検知結果に基づいて適した値に設定された後、半導体メモリ３の所定の動作（ここでは、書き込み動作）が、開始及び実行される（ステップＳ３）。Ｉ／Ｏ回路のインピーダンスの悪影響が抑制された状態（例えば、共振が抑制された状態）で、書き込み動作のために、Ｉ／Ｏ回路１１０と半導体メモリ３との間で、信号及びデータの転送が、実行される。
以上のように、本実施形態の電子機器及び半導体デバイスにおける検知回路による電源線の電位変動に対応した可変抵抗素子の抵抗値の設定が、完了する。
本実施形態の半導体デバイスにおいて、ダンピング抵抗としての可変抵抗素子の抵抗値が、Ｉ／Ｏ回路の電源線のインピーダンスの悪影響を抑制可能な値に設定された後に、命令又は要求に基づいた動作が、実行される。
（ｃ）まとめ
本実施形態の電子機器及び半導体デバイスは、電源線の電位を検知する検知回路によって、電源線のインピーダンスの調整のために、可変抵抗素子の抵抗値が、設定される。
これによって、本実施形態の電子機器及び半導体デバイスは、第１乃至第３の実施形態で述べられた効果が得られるとともに、電源電圧の変動に起因する入出力回路１１０の誤動作を、抑制できる。
以上のように、第３の実施形態の電子機器及び半導体デバイスは、動作特性の劣化を抑制できる。
（５） その他
本実施形態において、複数のパッド及びキャパシタ回路が、Ｉ／Ｏ回路に接続された電源線に接続された例が示されている。但し、本実施形態は、電源線のインピーダンスの影響を抑制するために、他の回路の電源線に、複数のパッドが接続され、複数のパッドのうち１以上のパッドにキャパシタ回路（容量素子）が接続されてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１：半導体デバイス、２：電源回路、１００：半導体チップ、１１０：入出力回路、１８９，６９０，９０：電源線、１９０，１９１Ａ，１９１Ｂ：パッド、２０１：容量素子、Ｄ１：電子機器。

Claims (15)

  1. 信号が入出力される入出力回路と、
    前記入出力回路の電源線に接続された第１の端子と、
    前記電源線に接続された第２の端子と、
    前記第２の端子と前記電源線との間に接続された抵抗素子と、
    前記第２の端子とグランド端子との間に接続された第１の容量素子と、
    前記電源線の電位を検知する検知回路と、
    を具備し、
    前記抵抗素子は、可変抵抗素子であり、
    前記検知回路は、前記電源線の電位の検知結果に基づいて、前記可変抵抗素子の抵抗値を設定する、
    半導体デバイス。
  2. 前記電源線に接続された第３の端子と、
    前記第３の端子と前記グランド端子との間に接続された第２の容量素子と、
    をさらに具備する請求項１に記載の半導体デバイス。
  3. 前記入出力回路、及び、前記第１及び第２の端子を含む半導体チップと、
    前記半導体チップが配置されたパッケージ基板と、
    をさらに具備し、
    前記第１の容量素子は、前記パッケージ基板上に配置されている
    請求項１又は２に記載の半導体デバイス。
  4. 前記入出力回路、及び、前記第１及び第２の端子を含む半導体チップと、
    前記半導体チップが配置されたパッケージ基板と、
    をさらに具備し、
    前記第１の容量素子は、前記パッケージ基板の外部に配置されている
    請求項１又は２に記載の半導体デバイス。
  5. 信号が入出力される入出力回路と、
    前記入出力回路の電源線に接続された第１の端子と、
    前記電源線に接続された第２の端子と、
    前記第２の端子と前記電源線との間に接続された抵抗素子と、
    前記第２の端子とグランド端子との間に接続された第１の容量素子と、
    前記入出力回路、及び、前記第１及び第２の端子を含む半導体チップと、
    前記半導体チップが配置されたパッケージ基板と、
    を具備し、
    前記第１の容量素子は、前記パッケージ基板の外部に配置されている、
    半導体デバイス。
  6. 前記電源線に接続された第３の端子と、
    前記第３の端子と前記グランド端子との間に接続された第２の容量素子と、
    をさらに具備する請求項５に記載の半導体デバイス。
  7. 前記電源線の電位を検知する検知回路を、
    さらに具備し、
    前記抵抗素子は、可変抵抗素子であり、
    前記検知回路は、前記電源線の電位の検知結果に基づいて、前記可変抵抗素子の抵抗値を設定する、
    請求項５又は６に記載の半導体デバイス。
  8. 半導体チップ内に配置され、信号が入出力される入出力回路と、
    前記半導体チップ上に配置され、前記入出力回路の電源線に電気的に接続された第１の端子と、
    前記半導体チップ上に配置され、前記電源線に電気的に接続された第２の端子と、
    前記半導体チップ内において前記電源線と前記第２の端子との間に電気的に接続された抵抗素子と、
    前記半導体チップの外部に配置され、前記第２の端子とグランド端子との間に電気的に接続された第1の容量素子と、
    前記半導体チップ上に配置され、前記電源線に電気的に接続された第３の端子と、
    前記第３の端子と前記グランド端子との間に電気的に接続された第２の容量素子と、
    を具備し、
    前記電源線は、前記半導体チップ内に配置され、
    前記入出力回路の電源電圧は、前記第１の端子を介して、前記半導体チップの外部から前記電源線に印加される、
    半導体デバイス。
  9. 前記電源線の電位を検知する検知回路を、
    さらに具備し、
    前記抵抗素子は、可変抵抗素子であり、
    前記検知回路は、前記電源線の電位の検知結果に基づいて、前記可変抵抗素子の抵抗値を設定する、
    請求項８に記載の半導体デバイス。
  10. 前記半導体チップが配置されたパッケージ基板を、
    さらに具備し、
    前記第１の容量素子は、前記パッケージ基板上に配置されている、
    請求項８又は９に記載の半導体デバイス。
  11. 前記半導体チップが配置されたパッケージ基板を、
    さらに具備し、
    前記第１の容量素子は、前記パッケージ基板の外部に配置されている
    請求項８又は９に記載の半導体デバイス。
  12. 半導体チップを含む電子デバイスと、
    前記半導体チップの外部に設けられた電源回路と、
    を具備し、
    前記半導体チップは、
    前記半導体チップ内に配置され、信号が入出力される入出力回路と、
    前記半導体チップ上に配置され、前記入出力回路の電源線に電気的に接続された第１の端子と、
    前記半導体チップ上に配置され、前記電源線に電気的に接続された第２の端子と、
    前記半導体チップ内において前記電源線と前記第２の端子との間に電気的に接続された抵抗素子と、
    前記半導体チップの外部に配置され、前記第２の端子とグランド端子との間に電気的に接続された第１の容量素子と、
    前記半導体チップ上に配置され、前記電源線に電気的に接続された第３の端子と、
    前記第３の端子と前記グランド端子との間に接続された第２の容量素子と、
    を含み、
    前記電源線は前記半導体チップ内に配置され、
    前記入出力回路の電源電圧は、前記第１の端子を介して前記半導体チップの外部から前記電源線に印加され、
    前記電源回路は、前記第１の端子に電気的に接続され、前記電源電圧を前記第１の端子に印加する、
    電子機器。
  13. 前記電源線の電位を検知する検知回路を、
    さらに具備し、
    前記抵抗素子は、可変抵抗素子であり、
    前記検知回路は、前記電源線の電位の検知結果に基づいて、前記可変抵抗素子の抵抗値を設定する、
    請求項１２に記載の電子機器。
  14. 前記半導体チップが配置されたパッケージ基板を、
    さらに具備し、
    前記第１の容量素子は、前記パッケージ基板上に配置されている、
    請求項１２又は１３に記載の電子機器。
  15. 前記半導体チップが配置されたパッケージ基板を、
    さらに具備し、
    前記第１の容量素子は、前記パッケージ基板の外部に配置されている
    請求項１２又は１３に記載の電子機器。
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