JP2907660B2 - 電源配線の共振抑制機能を有する電子回路装置 - Google Patents

電源配線の共振抑制機能を有する電子回路装置

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JP2907660B2 JP4282054A JP28205492A JP2907660B2 JP 2907660 B2 JP2907660 B2 JP 2907660B2 JP 4282054 A JP4282054 A JP 4282054A JP 28205492 A JP28205492 A JP 28205492A JP 2907660 B2 JP2907660 B2 JP 2907660B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高速動作に適した電子
回路装置に係り、特に、高周波域での電源における共振
を抑圧した電子回路装置に関する。
【０００２】
【従来の技術】近年、電子回路装置は、その動作速度の
高速化が要求され、そのための研究が行なわれている。
電子回路装置が高速化が実現すると、以前には大変時間
がかかっていた処理などが簡単にできるようになった
り、以前には不可能と思われていた処理が可能となった
り、また、１台の装置が多数の処理を行なえるようにな
るなど、処理のコストが低減して、世の中のサービス、
機能などを向上することに貢献する。産業界のよりいっ
そうの活性化に貢献することはもちろんである。
【０００３】電子回路が高速に動作すると、電子回路が
消費する電流も高速に変動する。例えば、ディジタル回
路は、高・低のどちらかの電圧を出力するが、出力電圧
によって消費電流が異なったり、出力電圧の切り替わり
時に瞬間的に大きな電流を消費したりする。従って、デ
ィジタル回路が高速化すれば、消費電流の変動も高速に
なることは当然である。これは、アナログ回路において
も、同様に発生する問題である。
【０００４】電子回路の電源電圧はあまり変化してはな
らない。これは、消費電流の変動に対しても維持する必
要のある事項である。電源電圧が大きく変動すると、電
子回路自体が正常な動作を維持できなくなることがあ
り、また、電子回路の出力電圧が変化して、正常な信号
が得られなくなることがある。後者は、出力信号にノイ
ズが乗ると解釈することができる。これが大きいと、回
路が誤動作することがある。
【０００５】このため、電子回路装置の電源および電源
配線系は、インピーダンスが低くなるように注意して設
計される。これは、電源および電源配線系の直流抵抗の
みならず、交流あるいは高周波におけるインピーダンス
も低くなるように注意して設計される。後者は、高速な
回路を持った装置では特に注意して設計される。電源お
よび電源配線系のインピーダンスが低ければ、回路の消
費電流が変動しても、電源電圧の変動は小さく、また、
回路のノイズも小さく、電子回路は、正常に動作するこ
とができ、従って、この装置は、正常に動作する。
【０００６】今、電源および電源配線系のインピーダン
スをＺとし、回路の消費電流の変動をΔＩとすると、電
源電圧の変動ΔＶは、 ΔＶ＝ＺΔＩ で表される。また、この一部が信号のノイズとなるの
で、ノイズ電圧Ｖnは、 Ｖn＝ｋΔＶ＝ｋＺΔＩ で表される。ここに、ｋは０〜１の係数である。
【０００７】これらの式からも説明されるように、電源
および電源配線系のインピーダンスＺが小さければ、電
源電圧の変動ΔＶも、ノイズ電圧Ｖnも小さくなる。従
って、電子回路、装置は、正常に動作することができ
る。
【０００８】従来から、電源および電源配線系（以下、
電源系と言う）のインピーダンスを小さくするために、
種々の技術が用いられている。その代表的な技術に、バ
イパスコンデンサを用いる技術と、電源配線を幅広形状
にする技術とがある。
【０００９】バイパスコンデンサは、２つの電源配線の
間に接続する、容量の大きなコンデンサである。電源
は、例えば、５Ｖ（ボルト）およびグラウンドのよう
に、必ず、２つ以上の配線で給電されるから、バイパス
コンデンサは、その２つの配線の間に接続する。電源配
線が３つ以上の場合、例えば、５Ｖ、３Ｖおよびグラウ
ンドのような場合、多くの場合、５Ｖ配線とグラウンド
との間、３Ｖ配線とグラウンドとの間、と言うように、
２つの配線の間にバイパスコンデンサが接続されるが、
必ずしも全ての組み合わせについて設けられるわけでは
なく、グラウンド配線との間に設置されることが多い。
【００１０】コンデンサは、周波数に反比例してインピ
ーダンスが低下する性質を持っているから、交流あるい
は高周波において、電源系のインピーダンスを低減させ
るのに効果がある。通常、電源装置と電子回路とは、電
線で接続されるが、この給電線のインダクタンスのため
に、電子回路から見た電源系の交流あるいは高周波での
インピーダンスが増大する。そこで、電子回路の近傍
に、バイパスコンデンサを接続すると、電子回路から見
た電源系のインピーダンスが低くなる。特に、高速電子
回路の場合は、電源系のインピーダンスの高周波特性を
良好にする必要があるから、バイパスコンデンサを電子
回路のごく近くに配置して、電子部品とバイパスコンデ
ンサの間の配線インダクタンスを小さくすることが行な
われる。これを実践すると、複数の電子回路がある場
合、電子回路個々に、あるいは小数の電子回路のグルー
プごとにバイパスコンデンサを設けることになる。この
ようにして、給電線のインダクタンスがあるにもかかわ
らず、高周波まで、電子回路から見た電源系のインピー
ダンスを低減するのが、バイパスコンデンサによる電源
系のインピーダンス低減技術である。
【００１１】もう一つの電源系のインピーダンス低減の
技術は、電源配線を幅広形状にする技術である。これ
は、電源配線を幅広形状にすることにより、電源配線の
インダクタンスを低減し、電源系のインピーダンスを低
減しようとするものである。この技術を効果的に実施す
るために、電源配線を幅広に、具体的には、面状にする
ことが広く行なわれる。例えば、プリント基板などで
は、多層構造を採用し、電源層を設け、この配線形状を
面状にする。多くの場合には、部品や配線を接続するた
めにスルーホール穴が必要なので、電源層の面に穴が開
き、メッシュ形状になる。なお、電源配線のうち少なく
とも１つはグラウンドであるのが一般的であるから、電
源配線には、グラウンドも含めることが一般的である。
【００１２】このように、電源配線を面状にすれば、基
板内の電源配線、および、バイパスコンデンサと電子回
路の間の電源配線のインダクタンスを大幅に下げること
ができ、電源系の交流あるいは高周波のインピーダンス
の低減が可能になる。
【００１３】以上、説明した２つの電源系のインピーダ
ンス低減技術、すなわち、バイパスコンデンサによるも
のと、電源配線を幅広形状にするものは、組み合わせて
同時に実施することができ、またそうする例が多い。こ
の２つの技術は矛盾なく両立する。このようにして、電
源系のインピーダンスを、低減することが行なわれてい
る。
【００１４】
【発明が解決しようとする課題】ところで、電子回路装
置の動作速度は、より一層の高速化が望まれ、前にも増
して高速動作のための研究、技術開発に努力が注がれて
いる。電子回路装置の動作速度がよりいっそう速くなる
と、電源系の特性に起因する電源電圧変動、あるいは、
これに起因する信号ノイズが発生するようになる。この
ような電源電圧変動や、信号ノイズについては、上述し
た対策を行なっても、効果が見られない。従来、この原
因は、明らかではなく、従って、それに対する対策も明
らかになっていなかった。
【００１５】この原因は、後述するよう、本発明者の研
究によれば、電源配線の共振によるものであることが判
明した。原理的に考えても、電源配線系は、コンデンサ
と配線によるインダクタンス、あるいはこれらが分布定
数状に分布したものから構成されており、かならずどこ
かの周波数で共振することは避けられない。また、コン
デンサの数量や配線の長さ、形状を変更しても、共振現
象はなくならず、共振周波数を変更するのみの結果とな
る。これは、回路理論上等前の帰結である。
【００１６】しかし、従来、信号系については、共振の
問題が種々検討されているが、電源については、検討が
なされていなかった。すなわち、このような電源配線に
着目した研究はほとんど行なわれておらず、信号配線の
研究に付随する事項として取り上げられているのみであ
る。例えば、IBM Journal of Research and Developmen
t, Vol.34, NO.４，July １９９０の５８５ページから
６００ページに信号配線の詳細な研究例がある。この中
では、電源とグラウンドの配線をメッシュ状として扱っ
ていることが述べられている。この論文では、電源・グ
ラウンド配線をシミュレーションの対象に入れている
が、この配線の測定はしておらず、共振などの現象はと
らえられていない。
【００１７】このように、従来は、電源系における共振
の問題が注目されていなかった。その原因の一つは、電
源系のインピーダンスの周波数特性の測定が困難であっ
たこと、また、電源配線については、信号系ほど関心が
持たれていなかったことによると考えられる。
【００１８】本発明の目的は、電源配線系の共振に起因
するインピーダンスや電圧変動を抑えて、ノイズの低減
を図った電子回路装置を提供することにある。
【００１９】
【課題を解決するための手段】上記の課題の解決のため
に、電源配線系に損失要素を導入して、共振現象を抜本
的に減少、あるいは消滅させる。
【００２０】本発明の一態様によれば、複数の電子回路
要素と、これらの電子回路要素に、必要な電力を供給す
るための２以上の電源配線とを有する電子回路装置にお
いて、複数ある電源配線の任意の２配線の組み合わせの
うち、いずれか１の組合せについて、それらの２配線間
に接続される、少なくとも１のダンピング要素を有する
ことを特徴とする、電源配線の共振抑制機能を有する電
子回路装置が提供される。
【００２１】上記ダンピング要素は、抵抗器であること
ができる。また、上記ダンピング要素には、直流阻止用
のコンデンサが直列に接続され、ダンピング要素とコン
デンサの直列接続回路が、上記２配線の間に接続される
構成とすることができる。
【００２２】上記ダンピング要素は、複数個が接続され
ることができる。この場合、その合成抵抗値が、５オー
ム以下となるようにすることができる。
【００２３】また、上記ダンピング要素は、損失係数が
１０％以上のコンデンサとすることもできる。
【００２４】また、本発明は、電子回路要素および上記
ダンピング要素が配置される配線基板をさらに有する構
成とすることができる。上記ダンピング要素は、上記配
線基板に、複数個が分散配置されるものである。この場
合、ダンピング要素は、配線基板に略均等に分散配置さ
れる構成としてもよい。
【００２５】さらに、本発明は、電子回路要素および上
記ダンピング要素が配置される配線基板をさらに有する
ことができる。配線基板は、外部の電源装置からの給電
線を接続するための給電端子を有し、上記ダンピング要
素は、上記配線基板に、複数個が配置されるものであ
り、その内、少なくとも一部が、上記給電端子の近傍に
接続される構成とすることができる。また、配線基板に
は、電源配線間に接続される、１以上のバイパスコンデ
ンサが、上記給電端子と共に、または、これと有無に無
関係に、配置される構成とすることができる。
【００２６】本発明の他の態様によれば、複数の絶縁層
と、それらの絶縁層にそれぞれ対応して設けられる電源
配線層と、グラウンド層と、信号配線層とを有する配線
基板において、いずれかの電源配線層とグラウンドとの
間に配置されて、それらに接続される１個以上のダンピ
ング要素を有することを特徴とする配線基板が提供され
る。
【００２７】また、本発明の他の態様によれば、半導体
基板と、その上に形成される配線層とを有する半導体集
積回路装置において、上記配線層に、該配線層のいずれ
かの電源配線と接続されて設けられる、１以上のダンピ
ング要素を有することを特徴とする半導体集積回路装置
が提供される。
【００２８】さらに、本発明の他の態様によれば、接続
用のピンを有する配線基板と、この配線基板に搭載され
る半導体集積回路と、この配線基板上面を覆うキャップ
とを有する電子回路パッケージにおいて、上記配線基板
に、電源配線間に接続されるダンピング要素が搭載され
ることを特徴とする電子回路パッケージが提供される。
【００２９】これらの態様において、ダンピング要素
は、抵抗器であることができる。
【００３０】
【作用】本発明おいて、電源配線系を構成する２配線間
に接続されたダンピング要素は、電源配線系に損失を与
え、電源配線やコンデンサなどから形成される共振回路
のＱを下げる。すなわち、ダンピング要素は、損失を増
大させ、共振減少を大幅に減少させるものである。具体
的には、ダンピング要素は、抵抗器、あるいは、損失の
大きいコンデンサを電源配線系に接続することにより導
入される。導入する損失が充分大きいならば、共振のＱ
が下がって、共振は小さくなる、あるいは消滅する。よ
り具体的には、例えば、Ｑが１以下になれば、共振は共
振とはほとんど認められないほどに小さくなるはずであ
り、また、Ｑが１０程度であっても、場合によっては、
共振が小さくなって、用途によっては、許容し得る特性
となる。
【００３１】このような本発明の作用は、本発明者らの
研究によって得た知見に基づくものである。すなわち、
本発明者らは、電子回路装置の電源配線系について、そ
の特性を測定して分析し、その結果、共振がノイズの原
因であることを突き止めた。このような特性分析は、本
発明者らが開発した、従来存在しない新しいインピーダ
ンス測定技術によってもたらされたものである。以下、
この点について、説明する。
【００３２】従来のインピーダンス測定装置には、ＬＣ
Ｒメータ、インピーダンス・アナライザなどがある。Ｌ
ＣＲメータは、数Ｈｚから３０ＭＨｚ程度の周波数範囲
で、０．１Ωから１ＭΩ程度のインピーダンス範囲を測
定するものである。インピーダンス・アナライザは、１
ＭＨｚ程度から高々１ＧＨｚの周波数範囲で、１Ωから
１ｋΩ程度のインピーダンス範囲を測定するものであ
る。いずれも、後述する実施例において示すような、１
０ｋＨｚから１ＧＨｚの周波数範囲で、０．０１Ωから
１Ω程度の範囲のインピーダンスは、測定にかからない
か、あるいは、わずかにかかるのみで、図５から図９に
示すような、インピーダンスの特性の全貌はあきらかに
ならない。
【００３３】発明者らは、例えば、１０ｋＨｚから１Ｇ
Ｈｚの周波数範囲と、０．００１Ωから１Ω程度のイン
ピーダンス範囲の測定能力を持つインピーダンス測定技
術を開発した。この測定技術は、発明者らが“抵抗分圧
法”と呼ぶ方法と、ネットワーク・アナライザ、そして
筆者らが“Ｓパラメータ校正法”とよぶ技術の組み合わ
せからなる。具体的な構成は、入力信号が、予め用意し
た抵抗と被測定物のインピーダンスとで分圧されて出力
信号となる補助回路を作り、この入出力電圧をネットワ
ーク・アナライザで比較測定する方法を採る。この抵抗
分圧による電圧比に着目した手法と、ネットワーク・ア
ナライザの大きなダイナミックレンジ、すなわち２つの
信号の比が大きくても正確に測定できる能力、あるいは
極めて高感度でありかつ大きな信号を測定できる能力に
より、０．０１Ω以下の極めて小さなインピーダンスを
測定可能としている。さらに、ネットワーク・アナライ
ザ自体の持つ高周波性、すなわち数Ｈｚから数十ＧＨｚ
以上まで測定可能な能力と、これを活かすべく開発し
た、Ｓパラメータを用いてすべての信号処理を行なう技
術によって、低周波から高周波に至る周波数範囲、具体
的には１０ｋＨｚから１ＧＨｚの周波数範囲での測定を
可能としたものである。本発明者らのかかる技術開発に
よって、図５から図９に示すような、インピーダンス特
性の全貌が初めて測定可能となり、同様に先に述べた共
振現象などの存在が明かになったものである。
【００３４】
【実施例】以下、本発明の実施例について、図面を参照
して説明する。図１および図２に、本発明の第１の実施
例の構成を示す。本実施例は、配線基板３２に、ＬＳＩ
等の電子回路要素３４を複数搭載した電子回路装置の例
である。図１にその接続回路図、図２はその実装構造
図、図３には電源配線パターンを示す説明図、図４に
は、配線基板３２に断面構造の一例を示す。
【００３５】配線基板３２には、給電端子６と、これに
接続される電源配線３１と、信号配線パターン１２と、
スルーホール８と、半導体集積回路等の電子回路要素３
４を接続するためのパッド（図示せず）とが設けられて
いる。給電端子６には、給電線２を介して、直流電源３
０を有する電源装置１が接続される。
【００３６】２本の電源配線３１，３１間には、電子回
路要素３４に近接して、直流阻止コンデンサ３６と抵抗
器３５とを直列接続したものが接続される。抵抗器３５
は、後述するように、ダンピング要素として機能する。
コンデンサ３６は、この抵抗器３５を介して直流電流が
流れないように阻止するためのものである。これによっ
て、抵抗器３５の発熱を防止することができる。本実施
例では、この抵抗器３５は、電子回路要素３４ごとに設
けられている。電子回路要素３４と、コンデンサ３６お
よび抵抗器３５とは、図２に示すように、配線基板３２
上に、マトリクス状に配置されている。もちろん、抵抗
器３５の配列は、これに限られないことはいうまでもな
い。
【００３７】抵抗器３５の抵抗値は、抵抗器３５を接続
しない場合の共振ピークのインピーダンスよりも充分低
い値となるように選ばれる。例えば、抵抗器３５には５
Ω（オーム）のものを、コンデンサ３６には１０ｎＦ
（ナノファラッド）のものを用いる。この直列接続した
回路は、本実施例では、配線基板３２上に、合計１１０
個搭載している。１１０個の抵抗コンデンサ直列回路
は、電源配線３１上で並列に接続されるので、高周波で
は抵抗が並列接続されることになって、合成抵抗は５／
１１０＝０.０４５Ω、すなわち４５ｍΩになる。
【００３８】図１では、電源配線３１を１組示している
が、複数組の給電線が存在する場合に、本実施例が適用
できることはいうまでもない。なお、この点は、後述す
る他の実施例においても同様である。
【００３９】配線基板３２は、多層プリント基板であっ
て、例えば、図４に示すような断面構成を有する。すな
わち、この配線基板３２は、例えば、ガラスエポキシ樹
脂等の絶縁層１３に、電源配線３１を構成する電源配線
パターン１０およびグラウンドパターン１１と、信号配
線パターン１２とをそれぞれ設けて、積層することによ
り構成される。この際、信号配線パターン１２は、２つ
のグラウンドパターン１１，１１の間に挟まれるように
配置される。これにより、ストリップラインを構成して
いる。また、配線基板３２には、スルーホール８が設け
られる。電源配線パターン１０およびグラウンドパター
ン１１とは、スルーホール用孔７を確保した上で、でき
るかぎり幅広に構成するため、例えば、図３の（ａ），
（ｂ）に示すようなメッシュ構造とすることができる。
【００４０】このような構成によれば、このとき電源配
線系の等価回路は、図１１または図１２のようになる。
図１１は、例えば、高周波域における分布定数型の共振
抑制時の等価回路である。この場合、配線基板３２自体
は、キャパシタンス３７ａおよびインダクタンス３７ｂ
とで構成される分布共振回路３７で等価的に表される。
また、抵抗器３５は、リードのインダクタンスを含めて
インダクタンス３５ａと、抵抗３５ｂとで等価的に表さ
れる。図１２は、例えば、低周波域における集中定数型
の共振抑制時の等価回路である。この場合、配線基板３
２自体は、キャパシタンス３８で等価的に表される。ま
た、抵抗器３５は、リードのインダクタンスを含めてイ
ンダクタンス３５ａと、抵抗３５ｂとで等価的に表され
る。
【００４１】ここで、比較のため製作された、図１８に
示すような、抵抗３５およびコンデンサ３６の直列回路
をバイパスコンデンサ３３に置き換えたほかは、本実施
例と同様の構成を有する電子回路装置と、それについて
の周波数特性の測定結果について説明する。すなわち、
配線基板３２の上に、多数の電子回路（半導体集積回
路）３４が搭載され、そのそれぞれにバイパスコンデン
サ３３が接続されている。ここでは、バイパスコンデン
サ３３の個数は、電子回路要素３４の個数以上にある。
配線基板３２への給電は、電源装置１から、給電線２を
プリント基板上に設けられた給電端子６に接続して実現
される。このバイパスコンデンサを電子回路の近傍に設
けることは、上述したように、バイパスコンデンサによ
る電源系のインピーダンス低減のためである。
【００４２】これを等価回路に表現すると、図１７のよ
うになる。電源電圧は、電源３０から、給電線２および
電源配線３１を通って、配線基板３２の中にある電子回
路要素３４へ供給される。このとき、給電線３４はイン
ダクタンスを持っているから、電子回路要素３４から見
た高周波での電源系インピーダンスは高くなる。しか
し、電子部品３４ごとに、配線インダクタンスを生じな
いようにバイパスコンデンサ３３を接続することによっ
て、電子部品から見た電源系インピーダンスは、直流か
ら高周波まで低くなる。
【００４３】この比較例装置は、５０ＭＨｚ（メガヘル
ツ）のクロックで動作する。この装置の中の電子回路要
素３４の出力波形として期待される波形は、例えば、図
９に示す波形である。この波形は、同図中、データレー
トすなわち短いパルスの幅は２０ｎｓ（ナノ秒）で、出
力電圧「高」２１は３.６Ｖ、出力電圧「低」２２は０.
５Ｖであり、範囲２３は、電子回路が正常に動作しない
不感領域である。
【００４４】図１７の装置で得られた波形は、図１０の
ようなもので、装置は誤動作した。同図から明らかなよ
うに、波形に大きなノイズが乗って、不感領域を侵して
おり、これが誤動作の原因であることが判明した。ノイ
ズ電圧の振幅は最大２.７Ｖあった。このノイズの周期
は、約５ｎｓすなわち２００ＭＨｚで、また、周期１μ
ｓ（マイクロ秒）のノイズも観測された。同図中の左右
でパルスの上下位置が変化しているのが、周期１μｓの
ノイズの異常である。
【００４５】この装置の電源系のインピーダンスの周波
数特性を測定したところ、図５の特性を得た。２００Ｍ
Ｈｚおよび１ＭＨｚに大きな共振が観測できる。誤動作
をもたらしたノイズは、この共振によって発生している
ことが同定できた。なお、この装置の電源系には、その
他にも、１３、２０、４０ＭＨｚなどにも大きな共振が
認められる。
【００４６】この問題の対策のため、１１０個搭載して
いたバイパスコンデンサを１０個へと減らして測定した
のが、図６の特性である。共振の周波数は、高い方へ移
動したが、共振の現象は依然としてあらわれている。従
って、バイパスコンデンサの数の変更は、抜本的な対策
にはならないことが解る。実際、誤動作の問題は解決さ
れなかった。
【００４７】ちなみに、コンデンサを全く取り去った場
合の特性も測定したものを、図７に示す。共振は、１３
０ＭＨｚ、２１０ＭＨｚとその倍数に発生している。こ
れは、基板寸法４５０×３００ｍｍからと、ガラスエポ
キシ配線基板の誘電率４.７とから計算される共振周波
数１５０ＭＨｚと２３０ＭＨｚにほぼ一致し、これらの
共振が、プリント基板の分布定数的な性質に起因してい
ることが判明した。このことからも、バイパスコンデン
サは、共振周波数を変化させる作用しかないことが確認
できた。
【００４８】これに対して、本実施例の電子回路装置で
は、同様の実験を行なったところ、後述するように、共
振が抑えられていることが分かった。本実施例の電子回
路装置の電源系のインピーダンスの周波数特性を図８に
示す。
【００４９】図８を一見してあきらかなように、共振の
現象はほぼ完全に消滅している。子細に観察すると、１
ＭＨｚ付近では特性が盛り上がっており、２０ＭＨｚ、
４０ＭＨｚ、８０ＭＨｚ付近に小さなうねりが見える。
これは、共振が小さく抑えられたなごりであり、抵抗器
３５で損失を導入した効果は非常に大きいことが解る。
例えば、１ＭＨｚでは、約２００ｍΩであった電源系の
インピーダンスが、４０ｍΩと５分の１に低下した。ま
た、共振特性のみに着目すれば、２０〜４０ＭＨｚの周
波数範囲で、比較例では、最小値３０ｍΩから最大値７
５０ｍΩと、振幅が７２０ｍΩあったのに対して、本実
施例では、最小値５４ｍΩ、最大値７１ｍΩ、振幅１７
ｍΩと、共振によるインピーダンスの変動振幅は４２分
の１に低減した。このように、電源配線系のインピーダ
ンス特性は、大幅に、あるいは、ほとんど抜本的に改善
された。なお、３０ＭＨｚ付近から１ＧＨｚにかけて、
電源配線のインピーダンスが周波数に比例して上昇して
いるのは、測定した半導体集積回路の電源ピンはんだ付
け用端子（配線基板上）に至るスルーホールに起因する
ものである。これを対策したい場合は、スルーホールの
長さを短くする、直径を大きくする、本数を増やす、そ
の他の方法が取れる。
【００５０】次に、本実施例の電子回路装置における動
作について、図１１に示す波形図を参照して説明する。
図１１に示すように、大きなノイズは消滅し、残留して
いるのは、パルスの立上り立ち下がり部分でのスパイク
と、パルスの平坦部分での細動のみである。スパイク
は、スルーホールのインダクタンスによって発生するも
のであり、細動は小さくおさえられた共振のなごりによ
るものである。波形は、「高」、「低」の出力電圧２
１，２２を忠実に出力している。このため、不感領域２
３から遠くはなれており、ノイズマージンが充分に確保
されている。ノイズ電圧の振幅は、スパイクを含んで１
Ｖ、細動のみだと３７０ｍＶであった。スパイクは、不
感領域から遠ざかる方向に出ていて、動作には直接影響
しないから、細動のみを考察すると、ノイズは、比較例
で２.７Ｖ、本実施例で３７０ｍＶと、７.３分の１に改
善された。なお、装置は正常に動作した。
【００５１】本実施例の高周波域での動作について、図
１２に示す等価回路により説明する。図１２は、基板の
共振を考慮した等価回路である。共振回路３７が基板の
共振を表現する部分であり、この共振回路に対して、抵
抗器３７が並列に入り、ダンピング抵抗として動作し、
共振回路のＱを充分に小さくして、共振特性を抑制して
いる。この場合、配線基板３２は、分布定数として共振
しており、また、共振周波数が、基板の長さ方向、幅方
向、および、これらの高調波と、複数あるので、抵抗器
の位置は、基板上に均等に分布しているのが理想であ
る。少なくとも、抵抗の一部は基板全体に分布させた方
が良い。また、問題となる共振モードが解っている場合
には、抵抗の分布を均等でなく、特性の分布を持たせて
効果を最適化することも考えられる。強い抑制効果を所
望しない場合には、各設計上の制約などを考慮して、抵
抗を配置すれば良い。
【００５２】また、本実施例の低周波域での動作につい
て、図１３に示す等価回路により説明する。図１３は、
基板がコンデンサ３８、すなわち、基板が集中定数に見
える場合の等価回路である。この場合、このコンデンサ
３８と、電源の給電線２のインダクタンスとで共振回路
を形成する。この共振は、集中定数型であるから、高調
波は発生しない。但し、配線の複雑さが原因で、より複
雑な、複数のピークを持つ共振特性を示す場合はある。
この共振も、抵抗などの損失要素を用いて、抑制でき
る。この場合、共振の電圧が最も大きくなるのは、給電
配線と基板との接続点であるから、基板の給電端子の近
傍に抵抗を接続するのが理想的である。抵抗と給電端子
の間のインダクタンスを考慮して、１０ｃｍ以下に位置
させれば良好な効果がえられると考えられる。しかし、
この共振は、一般に周波数も低いのでこの配線距離はあ
まり重要でない。
【００５３】上記の２つの共振モード、すなわち、分布
定数型と集中定数型の対策を同時に行なうことができ
る。例えば、本例のように、プリント基板上一面に抵抗
器を搭載し、分布定数共振を重視して考えた構造とし、
実質的に、これで集中定数型共振の抑制にも充分なだけ
の抵抗を用意する構成とすることができる。
【００５４】また、抵抗器は、事情が許せば、コンデン
サと直列にせずに接続しても、共振吸収の効果は同様で
ある。このような接続を行なった、本発明の第２実施例
の電子回路装置の接続図を図１４に示す。図１４に示す
第２実施例は、図１に示す第１実施例におけるコンデン
サ３６を接続せずに、抵抗器３５を電源配線３１，３１
間に接続したものである。他の構成は、第１実施例と同
様である。本実施例は、直流が抵抗器３５を流れること
を除けば、第１実施例と同様に、共振を抑制する効果が
ある。
【００５５】また、抵抗器を始めとするあらゆる部品
は、寸法がゆえのインダクタンスを持っているので、１
つの部品で充分に低い抵抗値を実現するのは困難である
から、ここで示したように、多数個を並列にして充分低
い値とするのが現実的である。もちろん、印刷抵抗など
が用いられる場合、非常に幅広の抵抗器を設計して、１
個であっても、抵抗値、インダクタンスともに充分に小
さい抵抗器を得ることは可能である。また、抵抗値は、
通常、小さな回路であっても、５Ω以下の電源系のイン
ピーダンスが必要であるから、並列接続された抵抗の合
成した抵抗値は５Ω以下とするのが現実的である。
【００５６】また、図１２、１３の等価回路から解るよ
うに、抵抗３５ｂ、インダクタンス３５ａおよびコンデ
ンサ３６の直列回路は、コンデンサの等価回路でもある
から、ここに、抵抗の代りにコンデンサが使える可能性
がある。本発明の作用原理を考えると、容量に比較し
て、抵抗値の大きなものが必要であるから、損失係数の
大きな、すなわち、Ｑの小さなコンデンサなら、共振の
抑制効果がある。電源系の特性として、共振のＱが１０
以上であると問題が発生すると考えられるので、Ｑが１
０以下の、あるいは損失係数が１０％以上のコンデンサ
が必要である。
【００５７】なお、本発明は、高速電子回路装置の遭遇
する問題点を解決するもので、電源配線系の高周波にお
ける共振を対象としたものである。しかし、バイパスコ
ンデンサの作用などによって、比較的低い周波数でも、
この問題が発生し、しかも、本発明で効果的に解決でき
ることが判明したので、動作速度１ＭＨｚ程度以上の高
速電子回路装置が対象になると言うこともできる。
【００５８】周波数が高くなるほど、分布定数的に共振
する箇所は増えるから、問題の発生頻度は高くなるのは
当然である。例えば、バイバスコンデンサ、あるいは、
本発明で設けられる抵抗やコンデンサの間隔が１０ｃｍ
であると、この距離で分布定数共振が発生すると考えら
れる。その周波数は、例えば、ガラスエポキシ基板の場
合、７００ＭＨｚ程度になると予想される。このため、
これより充分低い動作速度の回路でない限り、すなわ
ち、例えば、動作速度がその２０分の１の３５ＭＨｚ程
度、あるいは、立上り時間が１ｎｓ未満の波形を扱う回
路においては、問題となり、より間隔を小さくした配置
を採用することなどが必要になる。これは、抵抗やコン
デンサなどを、搭載領域内で概略一様に分布させる必要
性の理由の一つとなる。
【００５９】もちろん、必要に応じて、一部に集中させ
たり、ごく小数の抵抗器のみを使うこともでき、例え
ば、多くの場合に、電圧腹となる配線基板周辺のみに付
ける方法、集中定数的な共振のみを抑制するために給電
端子近傍のみに付ける方法、あるいは、周波数が低いこ
とに着目して、配線基板上の位置には無関係に、ごく小
数の抵抗器を付ける方法などを採ることができる。これ
らは、いずれも、回路の動作速度、配線基板の寸法他な
どの個々の場合に関係して、決定される。
【００６０】次に、本発明の第３の実施例について説明
する。本実施例は、図１５に示すように、共振防止用の
抵抗器３５および直流阻止用コンデンサ３６と、バイパ
スコンデンサ３３とを混在させて設けた例である。この
実装構造を図１６に示す。図１６に示すように、本実施
例の場合、抵抗器３５の数が、電子回路要素３４の数よ
り少ない数の配置となっている。このように、抵抗器の
数が少なくても、共振の抑制効果が充分である場合に適
用できる。また、この実施例では、給電端子６の近傍に
は、抵抗器３５を設けていない。これは、配線基板３２
上に配置した抵抗器３５で充分な場合に適用されている
例である。
【００６１】上記した各実施例は、抵抗器を配線基板３
２の上面に設ける例を示したが、本発明は、それに限定
されない。例えば、抵抗器およびコンデンサの少なくと
も一方を、配線基板内部に設ける構成とすることができ
る。また、上記実施例では、配線基板として、プリント
基板を用いる例を示したが、これに限らず、セラミック
基板、半導体集積回路基板、半導体集積回路パッケージ
等において、電源配線の共振を抑えることに適用するこ
とができる。
【００６２】図１９に示す例は、抵抗器を配線基板内に
設けた例である。すなわち、図１９に示す例は、セラミ
ック多層配線基板であって、セラミックグリーンシート
に、電源配線４１、抵抗層４２、グラウンド層４３およ
び信号配線４４がそれぞれ設けられて、積層され、焼成
されたものである。
【００６３】もちろん、この構造は、セラミック多層基
板に限らず、プリント基板等にも適用することができ
る。例えば、ガラスエポキシ樹脂等の絶縁層４５上に、
電源配線４１、抵抗層４２、グラウンド層４３および信
号配線がそれぞれ設けられて、積層されたものである。
ここでは、抵抗器を配線基板内に設けたが、さらにコン
デンサを配線基板内に設ける構成としてもよい。
【００６４】図２０は、抵抗器を半導体集積回路上に形
成した例を示す。すなわち、Ｓｉ等の半導体基板５１上
に、配線層５２が設けられ、さらにその上に、抵抗器５
３および接続のためのボンディングワイヤ５４が設けら
れる例である。このように半導体集積回路上あるいは内
に形成すれば、当該半導体集積回路が搭載されるべき配
線基板を小形化することができ、また、効果的に電源配
線のインピーダンスを低減できるので、有益である。こ
の場合も、抵抗器に直列接続される直流阻止用のコンデ
ンサを、同様に半導体集積回路上あるいは内に形成する
ことも可能である。
【００６５】図２１は、抵抗器を半導体集積回路のパッ
ケージ内に設けた実施例である。すなわち、本実施例
は、ピン６５を有するセラミック配線基板６６と、この
セラミック配線基板６６上を一定の空間を保持して覆う
キャップ６７と、セラミック配線基板６６上に搭載され
る半導体集積回路（電子回路要素）６１、直流阻止用コ
ンデンサ６２および抵抗器６３と、接続を行なうための
ボンディングワイヤ６４とを有する。このような構造に
すれば、配線基板の設計が、抵抗器への配線を形成しな
くてすむので、楽になる。この実施例では、抵抗器６３
と、この抵抗器６３に直列接続される直流阻止用コンデ
ンサ６２の両方を、半導体集積回路パッケージ内に設け
ている。事情が許せば、抵抗器のみでも良い。また、バ
イパスコンデンサをさらに搭載する構成としても良い。
【００６６】図２０と図２１の実施例に共通すること
は、抵抗器が配線基板に直接接続されていないことであ
る。配線基板の共振現象を抑制する抵抗器は、電気的に
配線基板に接続されていれば良いのであるから、見かけ
上、半導体集積回路、同パッケージの中あるいは上に形
成されていても、効果は同じである。これらの実装位置
は、設計上、取り扱いの簡便上、製造上、商取り引き上
の都合で、さまざまなバリエーションがあり得る。
【００６７】同様に、製造技術のバリエーションも可能
である。たとえば、炭素皮膜抵抗器、金属皮膜抵抗器、
厚膜抵抗器、薄膜抵抗器、あるいは、コンデンサと抵抗
器の複合部品、コンデンサの電極などの抵抗値を増加さ
せて抵抗成分を持たせたもの、コンデンサの誘電体の誘
電損失を大きくして抵抗成分を持たせたものなど、いず
れも本発明において配線基板の配線部分が究めて少ない
例にすぎないから、本発明の範疇に含まれるものであ
る。
【００６８】以上のように構成された各実施例では、電
源配線系のインピーダンスについては、例えば、５分の
１から４２分の１に減少でき、また、信号ノイズについ
ては、例えば、７.３分の１に減少できる効果がある。
【００６９】
【発明の効果】以上説明したように、本発明によれば、
電源配線系の共振による電源系のインピーダンス、電源
電圧変動、あるいは、これに起因するノイズを効果的
に、あるいは抜本的に低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の構成を示す接続回路
図。
【図２】第１実施例の電子回路装置の実装構造を示す平
面図。
【図３】幅広電源配線のパターンの一例を示す平面図。
【図４】第１実施例の配線基板の断面構造の一例を示す
断面図。
【図５】バイパスコンデンサ１１０を搭載した比較例の
電源配線系のインピーダンスの周波数特性を示すグラ
フ。
【図６】バイパスコンデンサ１０個を搭載した比較例の
電源配線系のインピーダンスの周波数特性を示すグラ
フ。
【図７】バイパスコンデンサなしの比較例の電源配線系
のインピーダンスの周波数特性を示すグラフ。
【図８】上記実施例の電源配線系のインピーダンスの周
波数特性を示すグラフ。
【図９】実施例および比較例が期待する電子回路装置の
出力波形の一例を示す波形図。
【図１０】比較例の電子回路装置の出力波形を示す波形
図。
【図１１】上記実施例装置の電子回路装置の出力波形を
示す波形図。
【図１２】上記実施例が分布定数型として動作する場合
の共振抑制時の等価回路を示す回路図。
【図１３】上記実施例が集中定数型として動作する場合
の共振抑制時の等価回路を回路図。
【図１４】本発明の第２の実施例の構成を示す接続回路
図。
【図１５】本発明の第３の実施例の構成を示す接続回路
図。
【図１６】本発明の第３実施例実装構造を示す平面図。
【図１７】比較例の電子回路装置の構成を示す接続回路
図。
【図１８】上記図１７に示す比較例の電子回路装置の実
装構造を示す平面図。
【図１９】本発明が適用できる配線基板の他の例である
セラミック配線基板の構造の一例を示す断面図。
【図２０】本発明が適用できる配線基板の他の例である
半導体集積回路の構造の一例を示す断面図。
【図２１】本発明が適用できる配線基板の他の例である
半導体集積回路パッケージの構造の一例を示す断面図。
【符号の説明】
１…電源装置、２…給電線、６…給電端子、７…スルー
ホール用孔、８…スルーホール、１０…電源配線パター
ン、１１…グラウンドパターン、１２…信号配線、２１
…出力電圧「高」、２２…出力電圧「低」、２３…不感
領域、３０…電源、３１…給電配線、３２…プリント基
板、３３…バイパスコンデンサ、３４…電子回路（半導
体集積回路）、３５…抵抗器、３６…直流阻止用コンデ
ンサ、３７…分布定数共振を表す共振回路、３８…基板
の静電容量を表すコンデンサ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 村岡 諭 神奈川県横浜市戸塚区吉田町292番地 株式会社 日立製作所 生産技術研究所 内 (56)参考文献 特開 平２−121393（ＪＰ，Ａ) 特開 昭60−177696（ＪＰ，Ａ) 特開 昭52−155363（ＪＰ，Ａ) 実開 昭63−100912（ＪＰ，Ｕ) 実開 平１−89781（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03H 2/00 G06F 1/26 H05K 3/46 H03H 1/00 H03H 7/00 - 7/09

Claims (17)

    (57)【特許請求の範囲】
  1. 【請求項１】複数の電子回路要素と、これらの電子回路
    要素に、必要な電力を供給するための２以上の電源配線
    とを有する電子回路装置において、 複数ある電源配線の任意の２配線の組み合わせのうち、
    いずれか１の組合せについて、それらの２配線間に接続
    される、少なくとも１のダンピング要素を有することを
    特徴とする、電源配線の共振抑制機能を有する電子回路
    装置。
  2. 【請求項２】請求項１において、上記ダンピング要素
    は、抵抗器である、電源配線の共振抑制機能を有する電
    子回路装置。
  3. 【請求項３】請求項２において、上記ダンピング要素に
    は、直流阻止用のコンデンサが直列に接続され、ダンピ
    ング要素とコンデンサの直列接続回路が、上記２配線の
    間に接続されるものである、電源配線の共振抑制機能を
    有する電子回路装置。
  4. 【請求項４】請求項２または３において、上記ダンピン
    グ要素は、複数個が接続されるものであり、その合成抵
    抗値が、５オーム以下であることを特徴とする、電源配
    線の共振抑制機能を有する電子回路装置。
  5. 【請求項５】請求項１において、上記ダンピング要素
    は、損失係数が１０％以上のコンデンサである、電源配
    線の共振抑制機能を有する電子回路装置。
  6. 【請求項６】請求項１，２，３，４または５において、
    電子回路要素および上記ダンピング要素が配置される配
    線基板をさらに有し、上記ダンピング要素は、上記配線
    基板に、複数個が分散配置されるものである、電源配線
    の共振抑制機能を有する電子回路装置。
  7. 【請求項７】請求項６において、ダンピング要素は、配
    線基板に略均等に分散配置されるものである、電源配線
    の共振抑制機能を有する電子回路装置。
  8. 【請求項８】請求項１，２，３，４または５において、
    電子回路要素および上記ダンピング要素が配置される配
    線基板をさらに有し、配線基板は、外部の電源装置から
    の給電線を接続するための給電端子を有し、上記ダンピ
    ング要素は、上記配線基板に、複数個が配置されるもの
    であり、その内、少なくとも一部が、上記給電端子の近
    傍に接続されるものである、電源配線の共振抑制機能を
    有する電子回路装置。
  9. 【請求項９】請求項１，２，３または４において、電子
    回路要素および上記ダンピング要素が配置される配線基
    板をさらに有し、配線基板には、電源配線間に接続され
    る、１以上のバイパスコンデンサがさらに配置されるも
    のである、電源配線の共振抑制機能を有する電子回路装
    置。
  10. 【請求項１０】複数の絶縁層と、それらの絶縁層にそれ
    ぞれ対応して設けられる電源配線層と、グラウンド層
    と、信号配線層とを有する配線基板において、 いずれかの電源配線層とグラウンドとの間に配置され
    て、それらに接続される１個以上のダンピング要素を有
    することを特徴とする配線基板。
  11. 【請求項１１】請求項１０において、ダンピング要素
    は、抵抗器である配線基板。
  12. 【請求項１２】半導体基板と、その上に形成される配線
    層とを有する半導体集積回路装置において、 上記配線層に、該配線層のいずれかの電源配線と接続さ
    れて設けられる、１以上のダンピング要素を有すること
    を特徴とする半導体集積回路装置。
  13. 【請求項１３】請求項１２において、ダンピング要素
    は、抵抗器である半導体集積回路装置。
  14. 【請求項１４】接続用のピンを有する配線基板と、この
    配線基板に搭載される半導体集積回路と、この配線基板
    上面を覆うキャップとを有する電子回路パッケージにお
    いて、 上記配線基板に、電源配線間に接続されるダンピング要
    素が搭載されることを特徴とする電子回路パッケージ。
  15. 【請求項１５】請求項１４において、ダンピング要素
    は、抵抗器である電子回路パッケージ。
  16. 【請求項１６】請求項１５において、配線基板に、電源
    配線間に接続される、１以上のバイパスコンデンサがさ
    らに搭載されるものである電子回路パッケージ。
  17. 【請求項１７】複数の電子回路要素と、これらの電子回
    路要素に、必要な電力を供給するための２以上の電源配
    線と、これらの電源配線および電源配線に外部から給電
    するための給電端子が少なくとも設けられると共に、電
    子回路要素が搭載される配線基板とを有する電子回路装
    置において、 電子回路要素の少なくとも一部の電子回路要素と並列に
    接続される、１以上のダンピング要素を有し、 上記電源配線は、１０4Ｈｚ−１０9Ｈｚの周波数の範囲
    で、インピーダンス特性において、共振ピークを抑圧し
    たことを特徴とする、電源配線の共振抑制機能を有する
    電子回路装置。
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