JP7414768B2 - 電気回路及び電子機器 - Google Patents

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    • H02M1/44—Circuits or arrangements for compensating for electromagnetic interference in converters or inverters

Description

本発明は、電気回路の技術に関する。
電子機器には、信号の入力又は出力可能な複数の回路を含む電気回路が搭載されている。各回路が動作すると、各回路の動作に応じた電流が給電経路を通じて各回路に流れる。給電経路が持っているインピーダンスを電源インピーダンスという。給電経路を流れる電流と電源インピーダンスとの積により電位変動が生じる。この電位変動を電源電位変動又は電源ノイズという。
電源ノイズを抑制する対策として、特許文献１には、複数の回路のそれぞれに、抵抗器とコンデンサからなる直列回路を接続したものが開示されている。
特開平６－１３２６６８号公報
しかし、各回路の動作によって発生した電源ノイズが、給電経路を通じて、複数の回路の中の別の回路に干渉することがあった。したがって、回路の動作が安定するよう、更なる改良が求められていた。
そこで、本発明は、回路の動作を安定させることを目的とする。
本開示の第1態様は、第１電源ライン、第２電源ライン、及びグラウンドラインと、第１デジタル信号を送信する第１回路要素および第１静電容量の第１キャパシタンス成分を含み、第１電源端子を介して前記第１電源ラインに電気的に接続され、かつ第１グラウンド端子を介して前記グラウンドラインに電気的に接続された第１回路と、第２デジタル信号を送信する第２回路要素および前記第１静電容量よりも小さい第２静電容量の第２キャパシタンス成分を含み、第２電源端子を介して前記第２電源ラインに電気的に接続され、かつ第２グラウンド端子を介して前記グラウンドラインに電気的に接続された第２回路と、前記第１電源端子と前記第１グラウンド端子との間に設けられたＲＣ直列回路と、前記第２電源端子と前記第２グラウンド端子との間に設けられたコンデンサと、前記第１電源ラインと前記第２電源ラインとの間に設けられたノイズフィルタと、を備え、前記第１デジタル信号の伝送レートは、前記第２デジタル信号の伝送レートよりも高速である、ことを特徴とする電気回路である。
本開示の第２態様は、第１電源ライン、第２電源ライン、及びグラウンドラインと、第１デジタル信号を送信する第１回路要素および第１静電容量の第１キャパシタンス成分を含み、第１電源端子を介して前記第１電源ラインに電気的に接続され、かつ第１グラウンド端子を介して前記グラウンドラインに電気的に接続された第１回路と、第２デジタル信号を送信する第２回路要素および前記第１静電容量よりも小さい第２静電容量の第２キャパシタンス成分を含み、第２電源端子を介して前記第２電源ラインに電気的に接続され、かつ第２グラウンド端子を介して前記グラウンドラインに電気的に接続された第２回路と、前記第１電源端子と前記第１グラウンド端子との間に設けられたＲＣ直列回路と、前記第２電源端子と前記第２グラウンド端子との間に設けられたコンデンサと、前記第１電源ラインと前記第２電源ラインとの間に設けられたノイズフィルタと、を備え、前記第１デジタル信号の電圧振幅は、前記第２デジタル信号の電圧振幅よりも小さい、ことを特徴とする電気回路である。
本開示の第３態様は、第１電源ライン、第２電源ライン、及びグラウンドラインと、第１静電容量の第１キャパシタンス成分を含み、第１電源端子を介して前記第１電源ラインに電気的に接続され、かつ第１グラウンド端子を介して前記グラウンドラインに電気的に接続された第１回路と、前記第１静電容量よりも小さい第２静電容量の第２キャパシタンス成分を含み、第２電源端子を介して前記第２電源ラインに電気的に接続され、かつ第２グラウンド端子を介して前記グラウンドラインに電気的に接続された２つの第２回路と、前記第１電源端子と前記第１グラウンド端子との間に設けられたＲＣ直列回路と、前記２つの第２回路のうち一方の第２回路の前記第２電源端子と前記第２グラウンド端子との間に設けられた第１コンデンサと、前記２つの第２回路のうち他方の第２回路の前記第２電源端子と前記第２グラウンド端子との間に設けられた第２コンデンサと、前記第１電源ラインと前記第２電源ラインとの間に設けられたノイズフィルタと、を備え、前記第１コンデンサ及び前記第２コンデンサのうち少なくとも１つのコンデンサと前記第２電源ラインとは、ノイズフィルタが設けられていない配線で接続されている、ことを特徴とする電気回路である。
本発明によれば、回路の動作が安定する。
実施形態に係る電子機器の一例としての撮像装置であるデジタルカメラの説明図である。 実施形態に係る処理モジュールの一部分を示す斜視図である。 実施形態に係る処理モジュールにおけるＲＣ直列回路及びコンデンサの実装部分の配線構造を説明するための模式図である。 実施形態に係る処理モジュールに含まれる電気回路の等価回路図である。 （ａ）～（ｃ）は、実施例１のシミュレーション結果を示すグラフである。 変形例の電気回路の等価回路図である。 （ａ）～（ｃ）は、変形例のＲＣ直列回路の一例を示す説明図である。 比較例の処理モジュールに含まれる電気回路の等価回路図である。 （ａ）～（ｃ）は、比較例１のシミュレーション結果を示すグラフである。
以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。図１は、実施形態に係る電子機器の一例としての撮像装置であるデジタルカメラ６００の説明図である。撮像装置であるデジタルカメラ６００は、レンズ交換式のデジタルカメラであり、カメラ本体６０１を備える。カメラ本体６０１には、レンズを含むレンズユニット（レンズ鏡筒）６０２が着脱可能となっている。カメラ本体６０１は、筐体６１１と、筐体６１１の内部に配置された、処理モジュール１００及びセンサモジュール９００と、を備えている。処理モジュール１００は、電子モジュールの一例であり、プリント回路板で構成されている。処理モジュール１００とセンサモジュール９００とはケーブル４００で電気的に接続されている。筐体６１１の内部には、不図示のバッテリが設けられている。
センサモジュール９００は、撮像素子であるイメージセンサ９０１と、プリント配線板９０２と、を有する。イメージセンサ９０１は、プリント配線板９０２に実装されている。イメージセンサ９０１は、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ又はＣＣＤ（Charge Coupled Device）イメージセンサである。イメージセンサ９０１は、レンズユニット６０２を介して入射した光を電気信号に変換する機能を有する。
処理モジュール１００は、半導体装置２００と、電源装置１４０と、プリント配線板３００と、を有する。半導体装置２００は、第１半導体装置の一例である。電源装置１４０は、第２半導体装置の一例である。
半導体装置２００及び電源装置１４０は、プリント配線板３００に実装されている。プリント配線板３００は、リジッド配線板である。半導体装置２００は、例えばデジタルシグナルプロセッサであり、イメージセンサ９０１から電気信号を取得し、取得した電気信号を補正する処理を行い、画像データを生成する機能を有する。電源装置１４０は、不図示のバッテリから半導体装置２００を含むデジタルカメラ６００の各部へ電力を供給する装置である。電源装置１４０は、電源素子を有するＩＣである。電源装置１４０は、プリント配線板３００を介して半導体装置２００に直流電圧を印加して、動作に必要な電力、即ち電源電流を供給する。プリント配線板３００には、電源装置１４０から半導体装置２００へ電力、即ち電源電流を供給する、電源ライン及びグラウンドラインを含む給電経路が形成されている。
図２は、実施形態に係る処理モジュール１００の一部分を示す斜視図である。半導体装置２００は、半導体パッケージであり、本実施形態では、ＢＧＡ（Ball Grid Array）の半導体パッケージである。半導体装置２００は、パッケージ基板２０１と、パッケージ基板２０１に実装された半導体素子２０２と、を有する。
半導体素子２０２は、半導体チップであり、封止樹脂で封止されたダイ２０２０を有する。ダイ２０２０は、受信したデジタル信号を演算処理する複数のコア回路と、複数のコア回路から出力されたデジタル信号を外部機器や他の半導体装置に送信する複数の送信回路（バッファ）と、を有する。本実施形態では、複数の送信回路が、回路２０２１，２０２２，２０２３を含む。回路２０２１は、第１回路の一例である。各回路２０２２，２０２３は、第２回路の一例である。即ち、半導体素子２０２は、少なくとも１つの第１回路と、少なくとも１つの第２回路とを含む。本実施形態では、半導体素子２０２は、１つの回路２０２１と、２つの回路２０２２，２０２３とを含む。よって、回路２０２１～２０２３は、同一の半導体装置２００に含まれる。各回路２０２１～２０２３は、半導体集積回路で構成されている。回路２０２１は、例えばＵＳＢの送信回路である。回路２０２２，２０２３は、例えばＬＶＣＭＯＳの送信回路である。なお、各回路２０２１，２０２２，２０２３は、複数の送信回路のうちのいずれか１つであるが、複数のコア回路のうちのいずれか１つであってもよい。
パッケージ基板２０１は、インタポーザの一例である。半導体素子２０２は、複数のはんだバンプ２０３によってパッケージ基板２０１に電気的及び機械的に接続されている。半導体装置２００は、パッケージ基板２０１の一対の主面のうち、半導体素子２０２が実装された主面とは反対側の主面に配置された複数の端子２０４を有する。パッケージ基板２０１は、複数の端子２０４によってプリント配線板３００に電気的及び機械的に接続されている。各端子２０４は、例えばはんだボールで構成されている。複数の端子２０４は格子状に配列されている。
処理モジュール１００は、プリント配線板３００に実装されたＲＣ直列回路５１と、プリント配線板３００に実装された複数のコンデンサ、例えば２つのコンデンサ５２，５３と、を有する。ＲＣ直列回路５１は、回路２０２１に対応して設けられ、コンデンサ５２は、回路２０２２に対応して設けられ、コンデンサ５３は、回路２０２３に対応して設けられている。ＲＣ直列回路５１及びコンデンサ５２，５３は、半導体装置２００の動作によって発生する電源電位変動、即ち電源ノイズを抑制するために給電経路に設けられている。ＲＣ直列回路５１及びコンデンサ５２，５３の各々は、給電経路に含まれる電源ラインとグラウンドラインとの間に設けられている。ＲＣ直列回路５１は、少なくとも１つの抵抗器と、少なくとも１つのコンデンサと、を含む。本実施形態では、ＲＣ直列回路５１は、抵抗器５１Ｒと、コンデンサ５１Ｃとからなる。抵抗器５１Ｒとコンデンサ５１Ｃとは直列に接続されている。
プリント配線板３００は、絶縁基板３１０を有する。絶縁基板３１０は、平板状であり、一対の主面３１１，３１２を有する。主面３１２は、主面３１１とは反対の主面である。本実施形態では、半導体装置２００は、プリント配線板３００の絶縁基板３１０の主面３１１の上に配置されており、ＲＣ直列回路５１及びコンデンサ５２，５３は、プリント配線板３００の絶縁基板３１０の主面３１２の上に配置されている。ＲＣ直列回路５１及びコンデンサ５２，５３は、Ｚ方向に見て、半導体装置２００と重なる位置に配置されている。Ｚ方向は、主面３１１，３１２に垂直な方向である。
図３は、実施形態に係る処理モジュール１００におけるＲＣ直列回路５１及びコンデンサ５２，５３の実装部分の配線構造を説明するための模式図である。図４は、実施形態に係る処理モジュール１００に含まれる電気回路１００Ｅの等価回路図である。プリント配線板３００は、複数の導体層３０１，３０２，３０３と、不図示のソルダーレジスト層と、を有する。各導体層３０１～３０３は、導体パターンが配置される層である。導体層３０１は、主面３１１上に配置された外層、即ち表層であり、導体層３０２は、主面３１２上に配置された外層、即ち表層である。導体層３０３は、絶縁基板３１０の内部、即ち導体層３０１と導体層３０２との間に配置された内層である。各導体層３０１，３０２の導体パターンにおける、はんだの接合に用いられるパッド以外の部分が、ソルダーレジスト層で覆われている。パッドは、ＳＭＤ（Solder Mask Defined）又はＮＳＭＤ（Non-solder Mask Defined）のパッドである。
複数の端子２０４は、電源端子２１１Ｅ、グラウンド端子２１１Ｇ、電源端子２１２Ｅ、グラウンド端子２１２Ｇ、電源端子２１３Ｅ、及びグラウンド端子２１３Ｇを含む。電源端子２１１Ｅは、第１電源端子の一例である。グラウンド端子２１１Ｇは、第１グラウンド端子の一例である。電源端子２１２Ｅは、第２電源端子の一例である。グラウンド端子２１２Ｇは、第２グラウンド端子の一例である。電源端子２１３Ｅは、第２電源端子の一例である。グラウンド端子２１３Ｇは、第２グラウンド端子の一例である。電源端子２１１Ｅは、回路２０２１の電源側に電気的に接続され、グラウンド端子２１１Ｇは、回路２０２１のグラウンド側に電気的に接続されている。電源端子２１２Ｅは、回路２０２２の電源側に電気的に接続され、グラウンド端子２１２Ｇは、回路２０２２のグラウンド側に電気的に接続されている。電源端子２１３Ｅは、回路２０２３の電源側に電気的に接続され、グラウンド端子２１３Ｇは、回路２０２３のグラウンド側に電気的に接続されている。
回路２０２１は、電源端子２１１Ｅとグラウンド端子２１１Ｇによってプリント配線板３００に電気的に接続されている。回路２０２２は、電源端子２１２Ｅとグラウンド端子２１２Ｇによってプリント配線板３００に電気的に接続されている。回路２０２３は、電源端子２１３Ｅとグラウンド端子２１３Ｇによってプリント配線板３００に電気的に接続されている。
プリント配線板３００は、電源端子２１１Ｅと電気的に接続される電源ライン３２１Ｅと、電源端子２１２Ｅ及び電源端子２１３Ｅと電気的に接続される電源ライン３２２Ｅと、を有する。よって、回路２０２１は、電源端子２１１Ｅを介して電源ライン３２１Ｅに電気的に接続され、かつグラウンド端子２１１Ｇを介してグラウンドライン３２０Ｇに電気的に接続されている。また、回路２０２２は、電源端子２１２Ｅを介して電源ライン３２２Ｅに電気的に接続され、かつグラウンド端子２１２Ｇを介してグラウンドライン３２０Ｇに電気的に接続されている。また、回路２０２３は、電源端子２１３Ｅを介して電源ライン３２２Ｅに電気的に接続され、かつグラウンド端子２１３Ｇを介してグラウンドライン３２０Ｇに電気的に接続されている。電源ライン３２１Ｅは、第１電源ラインの一例である。電源ライン３２２Ｅは、第２電源ラインの一例である。また、プリント配線板３００は、グラウンド端子２１１Ｇ，２１２Ｇ，２１３Ｇと電気的に接続されるグラウンドライン３２０Ｇを有する。即ち、グラウンド端子２１１Ｇ，２１２Ｇ，２１３Ｇは、共通のグラウンドライン３２０Ｇで電気的に接続されている。
コンデンサ５１Ｃは、一対の電極１１，１２を有する。抵抗器５１Ｒは、一対の電極１３，１４を有する。コンデンサ５２は、一対の電極１５，１６を有する。コンデンサ５３は、一対の電極１７，１８を有する。
各ＲＣ直列回路５１、コンデンサ５２及びコンデンサ５３は、各回路２０２１，２０２２、２０２３の電源電位変動を抑制するためのものである。各コンデンサ５１Ｃ，５２，５３は、いわゆるバイパスコンデンサである。ＲＣ直列回路５１は、電源端子２１１Ｅとグラウンド端子２１１Ｇとの間に設けられている。コンデンサ５２は、電源端子２１２Ｅとグラウンド端子２１２Ｇとの間に設けられている。コンデンサ５３は、電源端子２１３Ｅとグラウンド端子２１３Ｇとの間に設けられている。
半導体装置２００の電源端子２１１Ｅとコンデンサ５１Ｃの電極１１とは、電源ライン３２１Ｅで電気的に接続されている。半導体装置２００の電源端子２１２Ｅと、半導体装置２００の電源端子２１３Ｅと、コンデンサ５２の電極１５と、コンデンサ５３の電極１７とは、電源ライン３２２Ｅで電気的に接続されている。半導体装置２００のグラウンド端子２１１Ｇ，２１２Ｇ，２１３Ｇと、抵抗器５１Ｒの電極１４と、コンデンサ５２の電極１６と、コンデンサ５３の電極１８とは、グラウンドライン３２０Ｇで電気的に接続されている。コンデンサ５１Ｃの電極１２と抵抗器５１Ｒの電極１３とは、接続ライン３２３で電気的に接続されている。
電源ライン３２１Ｅ，３２２Ｅ及びグラウンドライン３２０Ｇは、電源装置１４０によって半導体装置２００に給電するための給電経路である。よって、半導体素子２０２の回路２０２１，２０２２，２０２３は、電源ライン３２１Ｅ，３２２Ｅを介して電源装置１４０によって電力、即ち電源電流が供給される。
電源ライン３２１Ｅ、電源ライン３２２Ｅ、グラウンドライン３２０Ｇ及び接続ライン３２３の各々は、絶縁基板３１０に設けられた導体、例えば銅で構成されている。
電源ライン３２１Ｅは、導体層３０１に形成された電源パターン３３１Ｅと、導体層３０２に形成された電源パターン３４１Ｅと、電源パターン３３１Ｅ及び電源パターン３４１Ｅに接触して形成された電源ヴィア３５１Ｅと、を含む。
電源ヴィア３５１Ｅは、電源パターン３３１Ｅと電源パターン３４１Ｅとをつなぐヴィア導体である。電源パターン３３１Ｅに含まれるパッドには、電源端子２１１Ｅが接合されている。電源パターン３４１Ｅに含まれるパッドには、コンデンサ５１Ｃの電極１１が接合されている。
電源ライン３２２Ｅは、導体層３０１に形成された電源パターン３３２Ｅ及び電源パターン３３３Ｅと、導体層３０２に形成された電源パターン３４２Ｅと、を含む。また、電源ライン３２２Ｅは、電源パターン３３２Ｅ及び電源パターン３４２Ｅに接触して形成された電源ヴィア３５２Ｅと、電源パターン３３３Ｅ及び電源パターン３４２Ｅに接触して形成された電源ヴィア３５３Ｅと、を含む。
電源ヴィア３５２Ｅは、電源パターン３３２Ｅと電源パターン３４２Ｅとをつなぐヴィア導体である。電源ヴィア３５３Ｅは、電源パターン３３３Ｅと電源パターン３４２Ｅとをつなぐヴィア導体である。電源パターン３３２Ｅに含まれるパッドには、電源端子２１２Ｅが接合されている。電源パターン３３３Ｅに含まれるパッドには、電源端子２１３Ｅが接合されている。電源パターン３４２Ｅに含まれる２つのパッドには、コンデンサ５２の電極１５、コンデンサ５３の電極１７が、それぞれ接合されている。
グラウンドライン３２０Ｇは、導体層３０１に形成されたグラウンドパターン３３１Ｇと、導体層３０１に形成されたグラウンドパターン３３２Ｇと、導体層３０１に形成されたグラウンドパターン３３３Ｇと、を含む。また、グラウンドライン３２０Ｇは、導体層３０２に形成されたグラウンドパターン３４１Ｇと、導体層３０２に形成されたグラウンドパターン３４２Ｇと、導体層３０２に形成されたグラウンドパターン３４３Ｇと、を含む。また、グラウンドライン３２０Ｇは、グラウンドパターン３３１Ｇ及びグラウンドパターン３４１Ｇに接触して形成されたグラウンドヴィア３５１Ｇを含む。また、グラウンドライン３２０Ｇは、グラウンドパターン３３２Ｇ及びグラウンドパターン３４２Ｇに接触して形成されたグラウンドヴィア３５２Ｇを含む。また、グラウンドライン３２０Ｇは、グラウンドパターン３３３Ｇ及びグラウンドパターン３４３Ｇに接触して形成されたグラウンドヴィア３５３Ｇを含む。
グラウンドヴィア３５１Ｇは、グラウンドパターン３３１Ｇとグラウンドパターン３４１Ｇとをつなぐヴィア導体である。グラウンドパターン３３１Ｇに含まれるパッドには、グラウンド端子２１１Ｇが接合されている。グラウンドパターン３４１Ｇに含まれるパッドには、抵抗器５１Ｒの電極１４が接合されている。
グラウンドヴィア３５２Ｇは、グラウンドパターン３３２Ｇとグラウンドパターン３４２Ｇとをつなぐヴィア導体である。グラウンドパターン３３２Ｇに含まれるパッドには、グラウンド端子２１２Ｇが接合されている。グラウンドパターン３４２Ｇに含まれるパッドには、コンデンサ５２の電極１６が接合されている。
グラウンドヴィア３５３Ｇは、グラウンドパターン３３３Ｇとグラウンドパターン３４３Ｇとをつなぐヴィア導体である。グラウンドパターン３３３Ｇに含まれるパッドには、グラウンド端子２１３Ｇが接合されている。グラウンドパターン３４３Ｇに含まれるパッドには、コンデンサ５３の電極１８が接合されている。
接続ライン３２３に含まれる２つのパッドには、コンデンサ５１Ｃの電極１２及び抵抗器５１Ｒの電極１３がそれぞれ接合されている。
電源ヴィア３５１Ｅは、コンデンサ５１Ｃに近接して配置されている。電源ヴィア３５２Ｅは、コンデンサ５２に近接して配置されている。電源ヴィア３５３Ｅは、コンデンサ５３に近接して配置されている。グラウンドヴィア３５１Ｇは、抵抗器５１Ｒに近接して配置されている。グラウンドヴィア３５２Ｇは、コンデンサ５２に近接して配置されている。グラウンドヴィア３５３Ｇは、コンデンサ５３に近接して配置されている。
電源装置１４０は、電源端子１４０１（図４）と、グラウンド端子１４０２とを有する。電源装置１４０の電源端子１４０１は、電源ライン３２２Ｅに電気的に接続されている。電源装置１４０のグラウンド端子１４０２は、グラウンドライン３２０Ｇに電気的に接続されている。電源装置１４０は、各回路２０２１，２０２２，２０２３へ電力を供給するための電源回路１４００を含む。
グラウンドライン３２０Ｇは、導体層３０２に形成されたグラウンドパターン３６４Ｇと、電源装置１４０に近接して配置されたグラウンドヴィア３５４Ｇと、を有する。グラウンドパターン３６４Ｇに含まれるパッドには、電源装置１４０のグラウンド端子１４０２が接合されている。グラウンドパターン３６４Ｇは、グラウンドヴィア３５４Ｇに接触することでグラウンドヴィア３５４Ｇにつながれている。
また、グラウンドライン３２０Ｇは、絶縁基板３１０（図２）の内部にある導体層３０３に配置されたグラウンドパターン３５０Ｇを有する。グラウンドパターン３５０Ｇは、ベタの導体パターンであり、導体層３０３のほぼ全体に亘って形成されている。グラウンドパターン３５０Ｇは、導体層３０３においてグラウンドヴィア３５１Ｇ，３５２Ｇ，３５３Ｇ，３５４Ｇと接触しており、グラウンドヴィア３５１Ｇ，３５２Ｇ，３５３Ｇ，３５４Ｇとつながっている。
電源ライン３２１Ｅと電源ライン３２２Ｅとの間には、ローパスフィルタ、本実施形態ではフェライトビーズ１６０が設けられている。フェライトビーズ１６０は、電源ライン３２１Ｅと電源ライン３２２Ｅとを電気的に接続する電気部品である。フェライトビーズ１６０は、ノイズフィルタの一例である。フェライトビーズ１６０は、一対の電極２１，２２を有する。電極２１は、電源ライン３２１Ｅの電源パターン３４１Ｅに含まれるパッドに接合されている。電極２２は、電源ライン３２２Ｅの電源パターン３４２Ｅに含まれるパッドに接合されている。
以上、電源装置１４０の電源端子１４０１は、電源ライン３２２Ｅを介して、半導体装置２００の電源端子２１２Ｅ，２１３Ｅと、コンデンサ５２の電極１５と、コンデンサ５３の電極１７と、に電気的に接続されている。また、電源装置１４０の電源端子１４０１は、電源ライン３２２Ｅを介して、フェライトビーズ１６０の電極２２に電気的に接続されている。また、電源装置１４０の電源端子１４０１は、電源ライン３２２Ｅ、フェライトビーズ１６０及び電源ライン３２１Ｅを介して、半導体装置２００の電源端子２１１Ｅと、コンデンサ５１Ｃの電極１１と、に電気的に接続されている。
また、電源装置１４０のグラウンド端子１４０２は、グラウンドライン３２０Ｇを介して、半導体装置２００のグラウンド端子２１１Ｇ，２１２Ｇ，２１３Ｇに電気的に接続されている。また、電源装置１４０のグラウンド端子１４０２は、抵抗器５１Ｒの電極１４と、コンデンサ５２の電極１６と、コンデンサ５３の電極１８とに電気的に接続されている。
以上の配線構造によって、電源装置１４０は、電源ライン３２２Ｅとグラウンドライン３２０Ｇとの間に直流電圧を印加して、各回路２０２１，２０２２，２０２３へ電力、即ち電源電流を供給する。そして、半導体装置２００の電源端子２１１Ｅには、電源装置１４０によって電源ライン３２２Ｅ、ノイズフィルタの一例であるフェライトビーズ１６０、及び電源ライン３２１Ｅを介して、電源電位が印加される。半導体装置２００の各電源端子２１２Ｅ，２１３Ｅには、電源装置１４０によって電源ライン３２２Ｅを介して、電源電位が印加される。半導体装置２００の各グラウンド端子２１１Ｇ～２１３Ｇには、グラウンドライン３２０Ｇを介してグラウンド電位が印加される。
回路２０２１は、回路要素３１と、キャパシタンス成分４１とで構成される。回路２０２２は、回路要素３２と、キャパシタンス成分４２とで構成される。回路２０２３は、回路要素３３と、キャパシタンス成分４３とで構成される。回路要素３１は、第１回路要素の一例である。回路要素３２は、第２回路要素の一例である。回路要素３３は、第２回路要素の一例である。キャパシタンス成分４１は、第１キャパシタンス成分の一例である。キャパシタンス成分４２は、第２キャパシタンス成分の一例である。キャパシタンス成分４３は、第２キャパシタンス成分の一例である。各キャパシタンス成分４１，４２，４３は、オンダイキャパシタと呼ばれるキャパシタである。
回路要素３１は、デジタル信号Ｓ１を送信するように構成されている。回路要素３２は、デジタル信号Ｓ２を送信するように構成されている。回路要素３３は、デジタル信号Ｓ３を送信するように構成されている。回路要素３１が送信するデジタル信号Ｓ１は、第１デジタル信号である。回路要素３２が送信するデジタル信号Ｓ２は、第２デジタル信号である。回路要素３３が送信するデジタル信号Ｓ３は、第２デジタル信号である。
回路要素３１が送信するデジタル信号Ｓ１の伝送レートＲ１［ｂｐｓ］は、各回路要素３２，３３が送信するデジタル信号Ｓ２，Ｓ３の伝送レートＲ２，Ｒ３［ｂｐｓ］よりも高速である。換言すると、各デジタル信号Ｓ２，Ｓ３の伝送レートＲ２，Ｒ３［ｂｐｓ］は、デジタル信号Ｓ１の伝送レートＲ１［ｂｐｓ］よりも低速である。即ち、Ｒ１＞Ｒ２，Ｒ３である。伝送レートＲ１は第１伝送レートである。伝送レートＲ２は第２伝送レートである。伝送レートＲ３は第２伝送レートである。
回路要素３１が送信するデジタル信号Ｓ１の電圧振幅Ａ１は、各回路要素３２，３３が送信するデジタル信号Ｓ２，Ｓ３の電圧振幅Ａ２，Ａ３よりも低く設定されている。即ち、Ａ１＜Ａ２，Ａ３である。電圧振幅Ａ１は第１電圧振幅である。電圧振幅Ａ２は第２電圧振幅である。電圧振幅Ａ３は第２電圧振幅である。また、キャパシタンス成分４１の静電容量Ｃ１は、各キャパシタンス成分４２，４３の静電容量Ｃ２，Ｃ３よりも大きく設定されている。換言すると、各キャパシタンス成分４２，４３の静電容量Ｃ２，Ｃ３は、キャパシタンス成分４１の静電容量Ｃ１よりも小さく設定されている。即ち、Ｃ１＞Ｃ２，Ｃ３である。静電容量Ｃ１は第１静電容量である。静電容量Ｃ２は第２静電容量である。静電容量Ｃ３は第２静電容量である。そして、各回路２０２２，２０２３が動作する際に各回路２０２２，２０２３に供給される電源電流Ｉ２，Ｉ３は、回路２０２１が動作する際に回路２０２１に供給される電源電流Ｉ１よりも大きい。即ち、Ｉ１＜Ｉ２，Ｉ３である。電源電流Ｉ１は第１電源電流である。電源電流Ｉ２は第２電源電流である。電源電流Ｉ３は第２電源電流である。
ここで、比較例の処理モジュールにおける電気回路について説明する。図８は、比較例の処理モジュールに含まれる電気回路１００ＥＸの等価回路図である。電気回路１００ＥＸは、電源装置１４０Ｘと、３つの回路２０２１Ｘ，２０２２Ｘ，２０２３Ｘとを有する。電源装置１４０Ｘと各回路２０２１Ｘ，２０２２Ｘ，２０２３Ｘとは、電源ライン３２１ＥＸとグラウンドライン３２０ＧＸとで電気的に接続されている。電源装置１４０Ｘは、各回路２０２１Ｘ～２０２３Ｘへ電力を供給するための電源回路１４００Ｘと、電源端子１４０１Ｘと、グラウンド端子１４０２Ｘとを有する。電源端子１４０１Ｘは、電源ライン３２１ＥＸに接続され、グラウンド端子１４０２Ｘは、グラウンドライン３２０ＧＸに接続されている。
回路２０２１Ｘは、回路要素３１Ｘとキャパシタンス成分４１Ｘで構成されている。回路２０２１Ｘの電源電位変動を抑制するためのＲＣ直列回路５１Ｘが電源ライン３２１ＥＸとグラウンドライン３２０ＧＸとの間に接続されている。ＲＣ直列回路５１Ｘは、コンデンサ５１ＣＸと抵抗器５１ＲＸとで構成されている。
回路２０２２Ｘは、回路要素３２Ｘとキャパシタンス成分４２Ｘで構成されている。回路２０２２Ｘの電源電位変動を抑制するためのコンデンサ５２Ｘが、電源ライン３２１ＥＸとグラウンドライン３２０ＧＸとの間に接続されている。
回路２０２３Ｘは、回路要素３３Ｘとキャパシタンス成分４３Ｘで構成されている。回路２０２３Ｘの電源電位変動を抑制するためのコンデンサ５３Ｘが、電源ライン３２１ＥＸとグラウンドライン３２０ＧＸとの間に接続されている。
比較例の電気回路１００ＥＸの電源ライン３２１ＥＸには、本実施形態のフェライトビーズ１６０が存在しない。各回路２０２１Ｘ～２０２３Ｘは、各回路２０２１～２０２３と同様の構成である。各回路２０２２Ｘ，２０２３Ｘの動作によって発生した電源ノイズが回路２０２１Ｘに伝搬すると、回路２０２１Ｘの動作が不安定となる。回路２０２１Ｘが送信するデジタル信号Ｓ１は、各回路２０２２Ｘ，２０２３Ｘが送信するデジタル信号Ｓ２，Ｓ３よりも高速である。即ち、各デジタル信号Ｓ２，Ｓ３は、デジタル信号Ｓ１よりも低速である。デジタル信号Ｓ１の電圧振幅Ａ１は、各デジタル信号Ｓ２，Ｓ３の電圧振幅Ａ２，Ａ３よりも小さく設定され、キャパシタンス成分４１Ｘの静電容量Ｃ１は、各キャパシタンス成分４２Ｘ，４３Ｘの静電容量Ｃ２，Ｃ３よりも大きく設定されている。そして、各回路２０２２Ｘ，２０２３Ｘが動作する際に各回路２０２２Ｘ，２０２３Ｘに供給される電源電流Ｉ２，Ｉ３は、回路２０２１Ｘが動作する際に回路２０２１Ｘに供給される電源電流Ｉ１よりも大きい。よって、各回路２０２２Ｘ，２０２３Ｘの動作によって発生する電源ノイズが回路２０２１Ｘに伝搬されると、回路２０２１Ｘの動作に影響を与える。
本実施形態によれば、フェライトビーズ１６０及びＲＣ直列回路５１により、各回路２０２２，２０２３の動作によって発生する電源ノイズが回路２０２１に伝搬されるのを抑制することができる。電源ノイズの伝搬が抑制されるので、各回路２０２１～２０２３、特に回路２０２１の動作が安定する。また、本実施形態によれば、回路２０２１と電気的に接続された電源端子２１１Ｅとグラウンド端子２１１Ｇとの間に、コンデンサのみを接続するのではなく、ＲＣ直列回路５１を接続したことにより、電源電位変動を効果的に低減することができる。
［実施例］
以下、比較例１及び実施例１の実験結果について説明する。比較例１は、上記比較例の具体例である。実施例１は、上記実施形態の具体例である。
（比較例１）
図８において、キャパシタンス成分４１Ｘ及びコンデンサ５１ＣＸとの並列回路と、各線分に寄生する寄生インダクタンスとにより共振回路が形成される。なお、各線分には、寄生インダクタンスだけでなく、寄生抵抗も含まれる。回路２０２１Ｘにおける回路要素３１Ｘから見た電源インピーダンスＺ１１の特性には、この共振回路の影響が現れる。
同様に、キャパシタンス成分４２Ｘ及びコンデンサ５２Ｘとの並列回路と、各線分に寄生する寄生インダクタンスとにより共振回路が形成される。なお、各線分には、寄生インダクタンスだけでなく、寄生抵抗も有している。回路２０２２Ｘにおける回路要素３２Ｘから見た電源インピーダンスＺ１１の特性には、この共振回路の影響が現れる。
同様に、キャパシタンス成分４３Ｘ及びコンデンサ５３Ｘとの並列回路と、各線分に寄生する寄生インダクタンスとにより共振回路が形成される。なお、各線分には、寄生インダクタンスだけでなく、寄生抵抗も有している。回路２０２３Ｘにおける回路要素３３Ｘから見た電源インピーダンスＺ１１の特性には、この共振回路の影響が現れる。
図９（ａ）は、比較例１の電源インピーダンス特性のシミュレーション結果を示すグラフである。図９（ａ）において、回路要素３１Ｘに対応する電源インピーダンスＺ１１をＺ１１Ｘ１、回路要素３２Ｘに対応する電源インピーダンスＺ１１をＺ１１Ｘ２、回路要素３３Ｘに対応する電源インピーダンスＺ１１をＺ１１Ｘ３とする。図９（ａ）において、電源インピーダンスＺ１１Ｘ１を実線で示す。図９（ａ）において、電源インピーダンスＺ１１Ｘ２を破線で示す。図９（ａ）において、電源インピーダンスＺ１１Ｘ３を点線で示す。
ここで、シミュレーションにおいて、キャパシタンス成分４１Ｘの静電容量を８００ｐＦ、各キャパシタンス成分４２Ｘ，４３Ｘの静電容量を０Ｆとした。また、各コンデンサ５１ＣＸ，５２Ｘ，５３Ｘの静電容量を１μＦとした。また、抵抗器５１ＲＸの電気抵抗値を１．１Ωとした。また、コンデンサ５１ＣＸと回路要素３１Ｘとを接続する電源ラインのインダクタンス値を１０４０ｐＨとした。また、コンデンサ５２Ｘと回路要素３２Ｘとを接続する電源ラインのインダクタンス値を７２０ｐＨとした。また、コンデンサ５３Ｘと回路要素３３Ｘとを接続する電源ラインのインダクタンス値を９５０ｐＨとした。
各電源インピーダンスＺ１１Ｘ２，Ｚ１１Ｘ３は、各コンデンサ５２Ｘ，５３Ｘの自己共振周波数よりも高い周波数帯域において上昇する。一方、電源インピーダンスＺ１１Ｘ１は、コンデンサ５１ＣＸの自己共振周波数よりも高い周波数帯域において、プリント配線板や半導体パッケージに含まれる給電経路の寄生インダクタンスとキャパシタンス成分４１Ｘとで反共振が発生する。この反共振が発生する回路における共振周波数ωは、式（１）で表すことができる。
Figure 0007414768000001
式（１）に対して、Ｌとして１０４０ｐＨ、Ｃとして８００ｐＦを入力すると、共振周波数ωは、１７４ＭＨｚとなる。共振周波数ωにおいて、回路要素３１Ｘから見た電源インピーダンスＺ１１Ｘ１は、反共振の発生によって極大値、即ちピーク値を持つ。そして、電源インピーダンスＺ１１Ｘ１は、共振周波数ωよりも高い周波数帯域では減少する。
各回路要素３１Ｘ～３３Ｘには、各回路要素３１Ｘ～３３Ｘが動作するための電力が主に直近のキャパシタンス成分やコンデンサから供給される。反共振が発生している周波数帯域の近傍において、各電源インピーダンスＺ１１Ｘ２，Ｚ１１Ｘ３は、電源インピーダンスＺ１１Ｘ１よりも低いインピーダンス値となる。よって、回路２０２１Ｘは、各回路２０２２Ｘ，２０２３Ｘの動作によって発生した電源ノイズの干渉を受ける。特に、各回路２０２２Ｘ，２０２３Ｘが低速動作する回路であり、回路２０２１Ｘが高速動作する回路であると、各デジタル信号Ｓ２，Ｓ３の電圧振幅Ａ２，Ａ３がデジタル信号Ｓ１の電圧振幅Ａ１に対して大きい。このため、回路２０２１Ｘで観測される電源電位変動が増大する。
図９（ｂ）は、比較例１の伝達インピーダンス特性のシミュレーション結果を示すグラフである。回路２０２１Ｘの回路要素３１Ｘと回路２０２２Ｘの回路要素３２Ｘとの間の伝達インピーダンスＺ１２をＺ１２Ｘ１２とする。回路２０２１Ｘの回路要素３１Ｘと回路２０２３Ｘの回路要素３３Ｘとの間の伝達インピーダンスＺ１２をＺ１２Ｘ１３とする。図９（ｂ）において、伝達インピーダンスＺ１２Ｘ１２を破線で示す。図９（ｂ）において、伝達インピーダンスＺ１２Ｘ１３を点線で示す。反共振が発生する１７４ＭＨｚ相当の周波数帯域まで、特に伝達インピーダンスＺ１２Ｘ１３が高くなっている。
図９（ｃ）は、比較例１の回路要素３１Ｘにおける電源電位変動のシミュレーション結果を示すグラフである。図９（ｃ）に示すように、電源電位変動の最大振幅が１１２ｍＶとなっている。回路２０２１Ｘが１４０ＭＨｚ周期で動作し、回路２０２２Ｘ及び回路２０２３Ｘは５０ｎｓｅｃ期間に一度だけ動作している。回路２０２１Ｘだけが動作している条件において、電源電位変動のシミュレーション結果は８６ｍＶであり、抵抗器５１ＲＸを０Ωとしたときであっても、電源電位変動は１０４ｍＶである。このように、ノイズ干渉によって電源電位変動が増大していることが確認できる。
本発明者らが鋭意研究を重ねた結果、前述の特徴が異なる２つ以上の回路２０２１Ｘ～２０２３Ｘに対し、１つの電源装置１４０Ｘから電力を供給する構成において、給電経路を通じてノイズ干渉が発生することが明らかになった。
本発明者らは、高速動作する回路２０２１Ｘの電源インピーダンスを低減する構成に対し、低速動作する回路２０２２Ｘ，２０２３Ｘを同電位の電源ライン３２１ＥＸに接続すると、電流の供給経路が変化すると考えた。コンデンサ５２Ｘまたは５３Ｘから回路要素３１Ｘに給電してノイズ干渉が発生すると考えた。
また、本発明者らは、回路要素３１Ｘと、回路要素３２Ｘ，３３Ｘとの間に高いインピーダンスを有するノイズフィルタを設け、ＲＣ直列回路５１Ｘの代わりにコンデンサを設け、コンデンサ５２Ｘの代わりにＲＣ直列回路を設けた構成についても検討した。このような構成であっても、コンデンサ５３Ｘから回路要素３１Ｘに給電してノイズ干渉が発生することがわかった。
（実施例１）
図４に示す電気回路１００Ｅについて説明する。回路２０２１におけるキャパシタンス成分４１の静電容量Ｃ１を８００ｐＦとした。ＲＣ直列回路５１におけるコンデンサ５１Ｃの静電容量を１μＦとした。ＲＣ直列回路５１における抵抗器５１Ｒの電気抵抗値を１．１Ωとした。
回路２０２２におけるキャパシタンス成分４２の静電容量Ｃ２を０Ｆとした。コンデンサ５２の静電容量を１μＦとした。回路２０２３におけるキャパシタンス成分４３の静電容量Ｃ３も０Ｆとした。コンデンサ５３の静電容量も１μＦとした。なお、各キャパシタンス成分４１，４２，４３の静電容量Ｃ１，Ｃ２，Ｃ３は、ＬＣＲメータやネットワークアナライザ等の機器を用いて測定することが可能である。
コンデンサ５１Ｃと回路要素３１との給電経路のインダクタンス値を１０４０ｐＨとした。コンデンサ５２と回路要素３２との給電経路のインダクタンス値を７２０ｐＨとした。コンデンサ５３と回路要素３３との給電経路のインダクタンス値を９５０ｐＨとした。フェライトビーズ１６０は、１００ＭＨｚで１２０Ωのインピーダンス値となるローパスフィルタ部品とした。
ここで、半導体集積回路の内部に設けるキャパシタンス成分を大容量化することで、高周波帯域の電源インピーダンスが低減し、回路が高速動作したときの電源電位変動を抑制する効果が高い。そのため、特に高速動作する回路に対して、回路内にキャパシタンス成分を追加し、電源電位変動を抑制するのが好ましい。また、低速動作する回路に含まれるＩＯ電源はノイズ耐性が高いため、回路内にキャパシタンス成分を設けず、プリント配線板にコンデンサを配置し、インダクタンスを低減して電源電位変動を抑制するのが好ましい。
図４の回路構成において、各回路要素３１，３２，３３の電源インピーダンスＺ１１をシミュレーションした。図５（ａ）は、実施例１の電源インピーダンス特性のシミュレーション結果を示すグラフである。図５（ａ）において、回路要素３１に対応する電源インピーダンスＺ１１をＺ１１１、回路要素３２に対応する電源インピーダンスＺ１１をＺ１１２、回路要素３３に対応する電源インピーダンスＺ１１をＺ１１３とする。図５（ａ）において、電源インピーダンスＺ１１１を実線で示す。図５（ａ）において、電源インピーダンスＺ１１２を破線で示す。図５（ａ）において、電源インピーダンスＺ１１３を点線で示す。
電源インピーダンスＺ１１１は、反共振の周波数である１７４ＭＨｚ近傍において、抵抗器５１Ｒとフェライトビーズ１６０の効果により、比較例１よりも反共振のピーク値が低減している。
図５（ｂ）は、実施例１の伝達インピーダンス特性のシミュレーション結果を示すグラフである。回路２０２１の回路要素３１と回路２０２２の回路要素３２との間の伝達インピーダンスＺ１２をＺ１２１２とする。回路２０２１の回路要素３１と回路２０２３の回路要素３３との間の伝達インピーダンスＺ１２をＺ１２１３とする。図５（ｂ）において、伝達インピーダンスＺ１２１２を破線で示す。図５（ｂ）において、伝達インピーダンスＺ１２１３を点線で示す。図９（ｂ）に示す比較例１と比較して、１ＭＨｚ以上の周波数帯域における伝達インピーダンスＺ１２１２，Ｚ１２１３が低減しており、ノイズ干渉を抑制していることが確認できる。特に、回路要素３１において反共振が発生する１７４ＭＨｚ相当の周波数帯域において、伝達インピーダンスＺ１２１２，Ｚ１２１３が大幅に低減していることが確認できる。
図５（ｃ）は、実施例１の回路要素３１における電源電位変動のシミュレーション結果を示すグラフである。電源電位変動の最大振幅が７７．９ｍＶであり、ノイズ干渉を抑制し、電源電位変動が低減されることが確認できる。
このように、低速動作する回路要素３２，３３にコンデンサ５２，５３から給電される周波数帯域と、高速動作する回路要素３１に反共振が発生する周波数帯域との両方において、伝達インピーダンスＺ１２１２，Ｚ１２１３が低減する。よって、回路要素３１と、回路要素３２，３３との間のノイズ干渉が抑制されることが確認できる。
回路要素３２，３３が周期的に動作する回路要素であっても、コンデンサ５２，５３から給電される周波数帯域における伝達インピーダンスＺ１２１２，Ｚ１２１３が低減されるので、回路要素３１と、回路要素３２，３３との間のノイズ干渉が抑制される。ここで、周期的に動作する回路要素とは、例えば周期的な信号を送信する回路要素である。
キャパシタンス成分４１、コンデンサ５１Ｃ、抵抗器５１Ｒ、及びフェライトビーズ１６０のそれぞれの値の有効範囲は、回路要素３１の反共振における電源インピーダンスを低減できる範囲である。また回路要素３１の動作周波数の１／２の周波数、及び回路要素３１の動作周波数の２倍高調波において、電源インピーダンスの反共振が発生しないことが好ましい。
フェライトビーズ１６０が存在しないときの電源インピーダンスは、コンデンサ５１Ｃ、キャパシタンス成分４１、及び給電経路の寄生インダクタンスで決まる。例えば、図９（ａ）において、反共振が発生する周波数１７４ＭＨｚの電源インピーダンスＺ１１Ｘ１は、５．９Ωである。フェライトビーズ１６０を追加したときの電源インピーダンスＺ１１１が、５．９Ωより低減できる範囲において、ノイズ干渉を抑制する効果が得られる。
また、実施例１の回路構成において、例えばキャパシタンス成分４１が４００ｐＦまで減少したときの共振周波数は２４７ＭＨｚとなり、２倍高調波である２８０ＭＨｚより低いため、ノイズ干渉を効果的に抑制することができる。
抵抗器５１Ｒを増大させたとき、低周波帯域の電源インピーダンスが上昇するため、抵抗器５１Ｒの定数、即ち電気抵抗値は大きくしすぎないことが好ましい。特に、動作周波数の１／２の周波数帯域と、各回路要素３２，３３の反共振が発生する周波数帯域における電源インピーダンスに着目して抵抗器５１Ｒの電気抵抗値を決定すればよい。
キャパシタンス成分４１の静電容量は、各キャパシタンス成分４２，４３の静電容量よりも大きい。回路２０２２，２０２３に容量セルを搭載しない状態を想定してキャパシタンス成分４２，４３の静電容量を０Ｆとしてシミュレーションしたが、これに限定するものではない。各回路２０２２，２０２３には寄生容量があるため、各キャパシタンス成分４２，４３は、寄生容量であってもよい。
また、電源装置１４０は、電源ライン３２２Ｅと直接接続されていなくてもよく、電源装置１４０の電源端子１４０１と電源ライン３２２Ｅとの間に、不図示のノイズフィルタが配置されていてもよい。
また、グラウンドライン３２０Ｇが、互いに独立した複数のグラウンドを含み、複数のグラウンド端子２１１Ｇ～２１３Ｇのそれぞれが、複数のグラウンドのうちそれぞれ異なるグラウンドに接続されるようにしてもよい。互いに独立したグラウンド同士は、フェライトビーズのようなノイズフィルタで接続されていてもよい。
また、各コンデンサ５２，５３は、必ずしも１つのコンデンサ部品である必要はなく、複数のコンデンサ部品を並列接続した構成としてもよい。また、電源インピーダンスが上昇するのを抑制するため、各コンデンサ５２，５３には、抵抗器を直列接続しないようにするのが好ましい。
また、ＲＣ直列回路５１におけるコンデンサ５１Ｃと抵抗器５１Ｒとは、直列に接続されていればよく、図４に示す位置関係に限定するものではなく、コンデンサ５１Ｃと抵抗器５１Ｒとの位置を入れ替えてもよい。また、電気回路１００Ｅが、１つのＲＣ直列回路５１を有する場合について説明したが、これに限定するものではない。電気回路１００Ｅが、互いに並列に接続された複数のＲＣ直列回路５１を有していてもよい。
また、電源ライン３２１Ｅと電源ライン３２２Ｅとを電気的に接続するノイズフィルタが、フェライトビーズ１６０である場合について説明したが、これに限定するものではない。ノイズフィルタが、例えばチップインダクタを含むローパスフィルタであるのが好適である。
また、ノイズフィルタは、各回路要素３１，３２，３３の電源インピーダンスよりも高いインピーダンスを有する部材であればよい。例えば、ノイズフィルタは、ジャンパ線であってもよい。
また、ノイズフィルタの数は１つに限定するものではない。その際、グラウンドラインにもノイズフィルタを設けてもよい。
また、回路２０２１，２０２２，２０２３が、同一の半導体装置２００に含まれる場合について説明したが、これに限定するものではない。各回路２０２１，２０２２，２０２３が、互いに異なる半導体装置で構成されていてもよい。
また、半導体装置２００の端子構造がＢＧＡである場合について説明したが、これに限定するものでない。半導体装置２００の端子構造が、ＬＧＡ（ＬａｎｄＧｒｉｄＡｒｒａｙ）であってもよく、リード線で接続する構造であってもよい。
抵抗器５１Ｒ及びコンデンサ５１Ｃ，５２，５３は、半導体装置２００を実装するプリント配線板３００の主面３１１とは反対の主面３１２に実装される場合について説明したが、これに限定するものではない。また、プリント配線板３００のグラウンドパターン３５０Ｇは、内層の導体層３０３に配置される場合について説明したが、これに限定するものはない。グラウンドライン３２０Ｇが極力低いインピーダンスとなれば、グラウンドライン３２０Ｇは、どのような配線構造であってもよい。
［その他の変形例］
上述の実施形態では、電気回路１００Ｅが複数の第２回路を含む場合の一例として２つの回路２０２２，２０２３を含む場合について説明したが、これに限定するものではない。図６は、変形例の電気回路１００Ｅ１の説明図である。図６には、電気回路１００Ｅ１の等価回路を図示している。図６に示すように、電気回路１００Ｅ１が１つの第２回路を含む場合、例えば回路２０２３及びコンデンサ５３が省略される場合についても本発明は適用可能である。
また、ＲＣ直列回路は、少なくとも１つの抵抗器と、少なくとも１つのコンデンサとを含んでいればよく、種々の変形が可能である。図７（ａ）～図７（ｃ）は、変形例のＲＣ直列回路の一例を示す説明図である。図７（ａ）～図７（ｃ）には、ＲＣ直列回路と、ＲＣ直列回路に接続される周囲の回路とを、等価回路として図示している。
図７（ａ）に示す変形例のＲＣ直列回路５１１は、１つのコンデンサ５１Ｃと、２つの抵抗器５１Ｒ１，５１Ｒ２とを含む。２つの抵抗器５１Ｒ１，５１Ｒ２は、並列接続されている。２つの抵抗器５１Ｒ１，５１Ｒ２からなる並列回路と、コンデンサ５１Ｃとが直列接続されている。２つの抵抗器５１Ｒ１，５１Ｒ２からなる並列回路に必要な合成抵抗値が１．１Ωであれば、各抵抗器５１Ｒ１，５１Ｒ２の電気抵抗値を２．２Ωとすればよい。
図７（ｂ）に示す変形例のＲＣ直列回路５１２は、２つのコンデンサ５１Ｃ１，５１Ｃ２と、１つの抵抗器５１Ｒとを含む。そして、コンデンサ５１Ｃ１、抵抗器５１Ｒ、コンデンサ５１Ｃ２の順に直列接続してもよい。
図７（ｃ）に示す変形例のＲＣ直列回路５１３は、２つのコンデンサ５１Ｃ１，５１Ｃ２と、１つの抵抗器５１Ｒとを含む。２つのコンデンサ５１Ｃ１，５１Ｃ２は、並列接続されている。抵抗器５１Ｒと２つのコンデンサ５１Ｃ１，５１Ｃ２からなる並列回路とが直列接続されている。
このように、ＲＣ直列回路の構成は、種々の変形が可能であり、また、変形例のＲＣ直列回路を複数並列に接続してもよい。
本発明は、以上説明した実施形態に限定されるものではなく、本発明の技術的思想内で多くの変形が可能である。また、実施形態に記載された効果は、本発明から生じる最も好適な効果を列挙したに過ぎず、本発明による効果は、実施形態に記載されたものに限定されない。
上述の実施形態では、電子機器として、デジタルカメラ等の撮像装置に、本発明の電子モジュールを適用した場合について説明したが、これに限定するものではない。本発明の電子モジュールは、電子機器として、例えばモバイル機器、車載機器、画像形成装置等についても適用可能である。画像形成装置には、例えばプリンタ、複写機、ファクシミリ及びこれらの機能を備えた複合機等が含まれる。
５１…ＲＣ直列回路、５２…コンデンサ、１００Ｅ…電気回路、１６０…フェライトビーズ（ノイズフィルタ）、３２０Ｇ…グラウンドライン、３２１Ｅ…電源ライン（第１電源ライン）、３２２Ｅ…電源ライン（第２電源ライン）、６００…デジタルカメラ（電子機器）、２０２１…回路（第１回路）、２０２２…回路（第２回路）

Claims (12)

  1. 第１電源ライン、第２電源ライン、及びグラウンドラインと、
    第１デジタル信号を送信する第１回路要素および第１静電容量の第１キャパシタンス成分を含み、第１電源端子を介して前記第１電源ラインに電気的に接続され、かつ第１グラウンド端子を介して前記グラウンドラインに電気的に接続された第１回路と、
    第２デジタル信号を送信する第２回路要素および前記第１静電容量よりも小さい第２静電容量の第２キャパシタンス成分を含み、第２電源端子を介して前記第２電源ラインに電気的に接続され、かつ第２グラウンド端子を介して前記グラウンドラインに電気的に接続された第２回路と、
    前記第１電源端子と前記第１グラウンド端子との間に設けられたＲＣ直列回路と、
    前記第２電源端子と前記第２グラウンド端子との間に設けられたコンデンサと、
    前記第１電源ラインと前記第２電源ラインとの間に設けられたノイズフィルタと、を備え、
    前記第１デジタル信号の伝送レートは、前記第２デジタル信号の伝送レートよりも高速である、
    ことを特徴とする電気回路。
  2. 第１電源ライン、第２電源ライン、及びグラウンドラインと、
    第１デジタル信号を送信する第１回路要素および第１静電容量の第１キャパシタンス成分を含み、第１電源端子を介して前記第１電源ラインに電気的に接続され、かつ第１グラウンド端子を介して前記グラウンドラインに電気的に接続された第１回路と、
    第２デジタル信号を送信する第２回路要素および前記第１静電容量よりも小さい第２静電容量の第２キャパシタンス成分を含み、第２電源端子を介して前記第２電源ラインに電気的に接続され、かつ第２グラウンド端子を介して前記グラウンドラインに電気的に接続された第２回路と、
    前記第１電源端子と前記第１グラウンド端子との間に設けられたＲＣ直列回路と、
    前記第２電源端子と前記第２グラウンド端子との間に設けられたコンデンサと、
    前記第１電源ラインと前記第２電源ラインとの間に設けられたノイズフィルタと、を備え、
    前記第１デジタル信号の電圧振幅は、前記第２デジタル信号の電圧振幅よりも小さい、
    ことを特徴とする電気回路。
  3. 第１電源ライン、第２電源ライン、及びグラウンドラインと、
    第１静電容量の第１キャパシタンス成分を含み、第１電源端子を介して前記第１電源ラインに電気的に接続され、かつ第１グラウンド端子を介して前記グラウンドラインに電気的に接続された第１回路と、
    前記第１静電容量よりも小さい第２静電容量の第２キャパシタンス成分を含み、第２電源端子を介して前記第２電源ラインに電気的に接続され、かつ第２グラウンド端子を介して前記グラウンドラインに電気的に接続された２つの第２回路と、
    前記第１電源端子と前記第１グラウンド端子との間に設けられたＲＣ直列回路と、
    前記２つの第２回路のうち一方の第２回路の前記第２電源端子と前記第２グラウンド端子との間に設けられた第１コンデンサと、
    前記２つの第２回路のうち他方の第２回路の前記第２電源端子と前記第２グラウンド端子との間に設けられた第２コンデンサと、
    前記第１電源ラインと前記第２電源ラインとの間に設けられたノイズフィルタと、を備え、
    前記第１コンデンサ及び前記第２コンデンサのうち少なくとも１つのコンデンサと前記第２電源ラインとは、ノイズフィルタが設けられていない配線で接続されている、
    ことを特徴とする電気回路。
  4. 前記第１回路は、第１デジタル信号を送信する第１回路要素を含み、
    前記第２回路は、第２デジタル信号を送信する第２回路要素を含む、
    ことを特徴とする請求項３に記載の電気回路。
  5. 前記第１デジタル信号の伝送レートは、前記第２デジタル信号の伝送レートよりも高速である、
    ことを特徴とする請求項２又は４に記載の電気回路。
  6. 前記第１デジタル信号の電圧振幅は、前記第２デジタル信号の電圧振幅よりも小さい、
    ことを特徴とする請求項１又は４に記載の電気回路。
  7. 前記第２電源ラインと前記グラウンドラインとの間に直流電圧を印加する電源装置を更に備え、
    前記第１電源端子には、前記電源装置によって前記第２電源ライン、前記ノイズフィルタ及び前記第１電源ラインを介して電源電位が印加される、
    ことを特徴とする請求項１乃至６のいずれか１項に記載の電気回路。
  8. 前記第１回路と前記第２回路とは、同一の半導体装置に含まれている、
    ことを特徴とする請求項１乃至７のいずれか１項に記載の電気回路。
  9. 前記ＲＣ直列回路は、少なくとも一つの抵抗器と、少なくとも一つのコンデンサと、を含む、
    ことを特徴とする請求項１乃至８のいずれか１項に記載の電気回路。
  10. 前記ノイズフィルタが、ローパスフィルタである、
    ことを特徴とする請求項１乃至９のいずれか１項に記載の電気回路。
  11. 前記ローパスフィルタが、フェライトビーズである、
    ことを特徴とする請求項１０に記載の電気回路。
  12. 筐体と、
    前記筐体の内部に配置された、請求項１乃至１１のいずれか１項に記載の電気回路と、を備える、
    ことを特徴とする電子機器。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001223449A (ja) 2000-02-09 2001-08-17 Toshiba Corp 多層プリント基板
JP6132668B2 (ja) 2012-06-14 2017-05-24 Tdk株式会社 誘電体磁器組成物および電子部品

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2907660B2 (ja) 1992-10-20 1999-06-21 株式会社日立製作所 電源配線の共振抑制機能を有する電子回路装置
JPH10200051A (ja) * 1997-01-14 1998-07-31 Canon Inc 半導体集積回路
US7595679B1 (en) * 2005-04-12 2009-09-29 University Of Rochester Method and apparatus to reduce noise fluctuation in on-chip power distribution networks
JP5893484B2 (ja) 2012-04-09 2016-03-23 キヤノン株式会社 プリント回路板及びプリント配線板
JP5904856B2 (ja) 2012-04-23 2016-04-20 キヤノン株式会社 プリント配線板、半導体パッケージ及びプリント回路板
US9084364B2 (en) 2012-06-20 2015-07-14 Canon Kabushiki Kaisha Printed circuit board and printed wiring board
JP6176917B2 (ja) 2012-11-20 2017-08-09 キヤノン株式会社 プリント配線板、プリント回路板及び電子機器
JP6818534B2 (ja) 2016-12-13 2021-01-20 キヤノン株式会社 プリント配線板、プリント回路板及び電子機器
US10716211B2 (en) 2018-02-08 2020-07-14 Canon Kabushiki Kaisha Printed circuit board, printed wiring board, electronic device, and camera
US11480910B2 (en) 2019-06-11 2022-10-25 Canon Kabushiki Kaisha Printed circuit board, printed wiring board, electronic device, and image forming apparatus

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001223449A (ja) 2000-02-09 2001-08-17 Toshiba Corp 多層プリント基板
JP6132668B2 (ja) 2012-06-14 2017-05-24 Tdk株式会社 誘電体磁器組成物および電子部品

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