JP6818534B2 - プリント配線板、プリント回路板及び電子機器 - Google Patents

プリント配線板、プリント回路板及び電子機器 Download PDF

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Description

本発明は、プリント配線板及びプリント回路板に関する。
電子機器の高機能化及び高性能化により、プリント配線板に搭載された半導体装置間のデータ転送速度が高速化している。データ転送速度が高速化すると、様々なノイズに起因する電気信号の伝搬時間のばらつきが大きくなる。この伝搬時間のばらつきはジッタと呼ばれる。クロック同期型のインターフェイスにおいて、ジッタが増大すると、タイミングマージンが減少するため、誤動作が起こりやすくなる。このようなクロック同期型のインターフェイスを用いる電子機器の例としては、Double-Data-Rate4 Synchronous Dynamic Random Access Memoryがある。
ジッタの要因の１つとして電源ノイズがある。電源ノイズに起因するジッタの例としては、半導体装置の複数のバッファ回路が同時に動作する際に生じる電源ノイズによって発生する同時スイッチングノイズジッタ（以下、ＳＳＮジッタと略記する）がある。半導体装置の複数のバッファ回路の信号端子から出力される各信号の論理レベルが同時に切り替わるとき、スイッチング電流が発生する。一方、半導体装置への給電経路であるコンデンサ、プリント配線板及びパッケージ基板には、寄生インダクタンスがある。スイッチング電流が寄生インダクタンスに流れると、逆起電力が生じ、この逆起電力が電源ノイズとなる。電源ノイズは、バッファ回路の駆動電圧を変動させ、バッファ回路からの信号の出力タイミングが変動する。このようにして、ＳＳＮジッタが発生する。
したがって、ＳＳＮジッタを低減するためには、電源配線のインダクタンスを低減することが有効である。インダクタンスを低減する方法として、電源ヴィアとグラウンドヴィアとの間にコンデンサを設けること、及び電源ヴィアとグラウンドヴィアと近接して配置することが提案されている（特許文献１参照）。
国際公開第２０１３／１１１１９４号
更にインダクタンスを低減するためには、電源ヴィア、グラウンドヴィア等の個数を多くする必要がある。しかしながら、これらの個数を多くすることで占有面積が増大する場合には、配線の増加によって寄生インダクタンスが生じるため、このような方法によるインダクタンスの低減には限界がある。したがって、占有面積を増加させずにインダクタンスを低減させる電源配線の構造が求められる。
そこで、本発明は、占有面積が小さく、かつ、インダクタンスが小さい電源配線構造を有するプリント配線板及びプリント回路板を提供することを目的とする。
本発明の一実施形態に係るプリント配線板は、グラウンド層と電源層とを含む複数の内層を有するプリント配線板であって、各々が少なくとも前記グラウンド層と前記電源層を含む層を前記プリント配線板の厚さ方向に貫通するように設けられ、前記グラウンド層においてグラウンド電位が与えられる複数のグラウンドヴィアと、前記電源層において電源電位が与えられる複数の電源ヴィアとを有し、前記プリント配線板の前記複数の内層が積層する方向からの平面視において、前記複数の前記グラウンドヴィア及び前記複数の前記電源ヴィアは、平行六辺形の各頂点及び前記平行六辺形の内側の一箇所に配置されると共に、同電位が与えられるヴィア間の距離が、異なる電位が与えられるヴィア間の距離よりも長い、ことを特徴とする。
本発明の一実施形態に係るプリント回路板は、グラウンド層と電源層とを含む複数の内層を有するプリント配線板であって、各々が少なくとも前記グラウンド層と前記電源層を含む層を前記プリント配線板の厚さ方向に貫通するように設けられ、前記グラウンド層においてグラウンド電位が与えられる複数のグラウンドヴィアと、前記電源層において電源電位が与えられる複数の電源ヴィアとを有し、前記プリント配線板の前記複数の内層が積層する方向からの平面視において、前記複数の前記グラウンドヴィア及び前記複数の前記電源ヴィアは、平行六辺形の各頂点及び前記平行六辺形の内側の一箇所に配置されると共に、同電位が与えられるヴィア間の距離が、異なる電位が与えられるヴィア間の距離よりも長い、プリント配線板と、前記プリント配線板の前記グラウンド層に電気的に接続されるグラウンド端子と、前記プリント配線板の前記電源層に電気的に接続される電源端子とを有し、前記プリント配線板の第１の搭載面に搭載される半導体装置とを有することを特徴とする。
本発明によれば、占有面積が小さく、かつ、インダクタンスが小さい電源配線構造を有するプリント配線板及びプリント回路板を提供することができる。
第１実施形態に係るプリント回路板の断面図である。 第１実施形態に係るプリント配線板を構成する配線層の平面図である。 第１実施形態の比較例に係るグラウンド層の平面図である。 第１実施形態に係るグラウンド層の平面図である。 第２実施形態に係るプリント回路板の断面図である。 第２実施形態に係るプリント配線板を構成する配線層の平面図である。 第２実施形態の比較例に係るグラウンド層の平面図である。 第３実施形態に係るプリント配線板の平面図である。 第３実施形態に係るプリント配線板の平面図である。 第４実施形態に係るプリント回路板の断面図である。 第４実施形態に係るプリント配線板の平面図である。
以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。複数の図面にわたって共通する要素については同一の符号を付し、その説明を省略又は簡略化することがある。
[第１実施形態]
図１は、第１実施形態に係るプリント回路板１の断面図である。図１に示されるように、プリント回路板１は、プリント配線板２と、半導体装置３と、バイパス素子であるコンデンサ４とを有する。半導体装置３は、電源端子３ｐとグラウンド端子３ｇと信号端子（不図示）とを有する。半導体装置３の各端子は、ＢＧＡ（Ball Grid Array）の構造を有しており、半導体装置３は、はんだ付けによりプリント配線板２に搭載可能である。コンデンサ４は、表面実装が可能な２つの外部電極端子を有する表面実装部品であり、はんだ付けによりプリント配線板２に搭載可能である。
プリント配線板２は、コア層２２と、コア層２２の両面に形成されたビルドアップ層２１とを有するビルドアップ配線板である。各ビルドアップ層は、電源ビルドアップヴィア１１ｐと、グラウンドビルドアップヴィア１１ｇとを有する。コア層２２は、電源コアヴィア１２ｐと、グラウンドコアヴィア１２ｇと、電源プレーン１３ｐと、グラウンドプレーン１３ｇとを有する。電源コアヴィア１２ｐ及びグラウンドコアヴィア１２ｇは電源プレーン１３ｐ及びグラウンドプレーン１３ｇを含むコア層２２を厚さ方向に貫通するように設けられたコアヴィアである。プリント配線板２は、グラウンド層と電源層とを内層に含む合計８層の配線層を有している。各配線層は、例えば、所定の形状にパターニングされた銅箔等により形成されている。図１に示されるように第１層から第８層の各層を配線層Ｌ１から配線層Ｌ８と呼ぶ。配線層Ｌ４はグラウンド電位が与えられるグラウンドプレーン１３ｇが設けられたグラウンド層であり、配線層Ｌ５は電源電位が与えられる電源プレーン１３ｐが設けられた電源層である。
半導体装置３は、プリント配線板２の一方の面である第１の搭載面（すなわち、配線層Ｌ１）に搭載される。コンデンサ４は、プリント配線板２のもう一方の面である第２の搭載面（すなわち、配線層Ｌ８）に搭載される。
プリント配線板２に設けられた電源ビルドアップヴィア１１ｐ及びグラウンドビルドアップヴィア１１ｇは、ヴィア上にパッドが設けられた、パッドオンヴィアの構造となっている。半導体装置３の電源端子３ｐは、プリント配線板２の電源ビルドアップヴィア１１ｐ及び電源コアヴィア１２ｐを介して、コンデンサ４の一方の端子（第１端子）と接続される。すなわち、半導体装置３の電源端子３ｐ及びコンデンサ４の一方の端子は電源層と電気的に接続される。
半導体装置３のグラウンド端子３ｇは、プリント配線板２のグラウンドビルドアップヴィア１１ｇ及びグラウンドコアヴィア１２ｇを介して、コンデンサ４の他方の端子（第２端子）と接続される。すなわち、半導体装置３のグラウンド端子３ｇ及びコンデンサ４の他方の端子はグラウンド層と電気的に接続される。半導体装置３には、給電経路１００を介して、電流が供給される。
図２（ａ）乃至図２（ｅ）は、第１実施形態に係るプリント配線板２を構成する配線層のプリント配線板２に垂直な方向からの平面視における平面図である。図２（ａ）乃至図２（ｅ）では、各層の配線及びヴィアのうちの一部が図示されている。図２（ａ）は、プリント配線板２の配線層Ｌ１の平面図である。プリント配線板２の配線層Ｌ１には、半導体装置３の各端子が接続される表層電源パッド１０ｐ及び表層グラウンドパッド１０ｇが正方格子状に配置される。表層電源パッド１０ｐ及び表層グラウンドパッド１０ｇの直径は０．３ｍｍであり、中心間距離は０．５ｍｍ（図２（ａ）中のｄ１）である。電源配線で接続された３つの表層電源パッド１０ｐは三角形１０１の頂点に配置される。三角形１０１の底辺（図２（ａ）中の下方の辺）の両端に配置された２つの表層電源パッド１０ｐの位置には、表層電源パッド１０ｐと中心が一致するように電源ビルドアップヴィア１１ｐが配置される（以下、このような配置を「パッドオン」と呼ぶ）。電源ビルドアップヴィア１１ｐの穴径は０．１５ｍｍである。
表層グラウンドパッド１０ｇ及びグラウンドビルドアップヴィア１１ｇの配置は、表層電源パッド１０ｐ及び電源ビルドアップヴィア１１ｐに対して上下方向に対称である。グラウンド配線で接続された３つの表層グラウンドパッド１０ｇは、逆三角形１０２の頂点に配置される。逆三角形１０２の底辺（図２（ａ）中の上方の辺）の両端に配置された２つの表層グラウンドパッド１０ｇの位置には、グラウンドビルドアップヴィア１１ｇがパッドオンで配置される。グラウンドビルドアップヴィア１１ｇの穴径も０．１５ｍｍである。
このように、配線層Ｌ１には、表層電源パッド１０ｐに対応する三角形１０１と表層グラウンドパッド１０ｇに対応する逆三角形１０２が繰り返して配置される。ただし、プリント配線板２がコアヴィアにスタックして（重ねて）ビルドアップヴィアを配置できる構造である場合には、３つの表層電源パッド１０ｐのそれぞれに対して、電源ビルドアップヴィア１１ｐをパッドオンで配置してもよい。同様に、３つの表層グラウンドパッド１０ｇのそれぞれに対して、グラウンドビルドアップヴィア１１ｇをパッドオンで配置してもよい。
図２（ｂ）は、プリント配線板２の配線層Ｌ３の平面図である。図２（ｂ）に示されるグラウンドビルドアップヴィア１１ｇと電源ビルドアップヴィア１１ｐは、配線層Ｌ２と配線層Ｌ３を接続するビルドアップヴィアである。また、図２（ｂ）に示されるグラウンドコアヴィア１２ｇと電源コアヴィア１２ｐは、配線層Ｌ３から配線層Ｌ６までを接続するコアヴィアである。２つの電源ビルドアップヴィア１１ｐに対して、１つの電源コアヴィア１２ｐが近接して配置され、電源配線で接続される。図２（ｂ）に示されるように、電源ビルドアップヴィア１１ｐの内層電源パッド１４ｐと電源コアヴィア１２ｐの内層電源パッド１４ｐとが外接するように配置することが望ましい。内層電源パッド１４ｐ間を接続する配線の長さを短くし、インダクタンスを小さくすることができるためである。
同様に、２つのグラウンドビルドアップヴィア１１ｇに対して、１つのグラウンドコアヴィア１２ｇが近接して配置され、グラウンド配線で接続される。内層電源パッド１４ｐと同様に、グラウンドビルドアップヴィア１１ｇの内層グラウンドパッド１４ｇと、グラウンドコアヴィア１２ｇの内層グラウンドパッド１４ｇとが外接するように配置することが望ましい。
第１実施形態においては、電源ビルドアップヴィア１１ｐの内層電源パッド１４ｐの直径及びグラウンドビルドアップヴィア１１ｇの内層グラウンドパッド１４ｇの直径は、ともに０．２７５ｍｍである。電源コアヴィア１２ｐ及びグラウンドコアヴィア１２ｇの穴径は、ともに０．３ｍｍである。電源コアヴィア１２ｐのＬ３層及びＬ６層の電源パッド１４ｐ、並びにグラウンドコアヴィア１２ｇのＬ３層及びＬ６層のグラウンドパッド１４ｇの外周側の直径は、いずれも０．５ｍｍである。電源コアヴィア１２ｐのＬ４層及びＬ５層の電源パッド１４ｐ、並びにグラウンドコアヴィア１２ｇのＬ４層及びＬ５層のグラウンドパッド１４ｇの外周側の直径は、ともに０．６５ｍｍである。すなわち、コアヴィアのパッドの直径が、Ｌ３層とＬ６層は０．５ｍｍであり、Ｌ４層とＬ５層は、０．６５ｍｍである。Ｌ３層及びＬ６層と、Ｌ４層及びＬ５層とでパッド直径が異ならせることで、製造時における層の位置合わせ誤差に起因するヴィアとパッドの位置ずれを吸収することができる。
図２（ｃ）は、プリント配線板２の配線層Ｌ４、すなわちグラウンド層の平面図である。図２（ｃ）に示されるように、グラウンド層において、複数の電源コアヴィア１２ｐと複数のグラウンドコアヴィア１２ｇが三角格子をなして配置されている。この三角格子は、２個のグラウンドコアヴィア１２ｇ及び１個の前記電源コアヴィア１２ｐを頂点とする第１の不等辺三角形と、１個のグラウンドコアヴィア１２ｇ及び２個の電源コアヴィア１２ｐを頂点とする第２の不等辺三角形を単位に含む配置となっている。第１の不等辺三角形と第２の不等辺三角形は合同であるため、図２（ｃ）に示されるように複数の電源コアヴィア１２ｐと複数のグラウンドコアヴィア１２ｇは、２個の第１の不等辺三角形と４個の第２の不等辺三角形とを単位とする平行六辺形をなしている。なお、本明細書において、「不等辺三角形」とは、３辺の長さが全て異なる三角形を指すものとする。また、「平行六辺形」とは、向かい合う３組の対辺がいずれも互いに平行な六角形であって、正六角形でない図形を指すものとする。
コアヴィアの配置についてより詳細に説明する。図２（ｃ）には、複数の行にわたり配列された電源コアヴィア１２ｐとグラウンドコアヴィア１２ｇのうち、第１の行であるｎ行目、第２の行であるｎ＋１行目、第３の行であるｎ＋２行目の配置が示されている。２つの電源コアヴィア１２ｐと、４つのグラウンドコアヴィア１２ｇは、平行六辺形１０３の頂点に配置されている。また、１つの電源コアヴィア１２ｐが、平行六辺形１０３の中心に配置されている。中心は平行六辺形１０３の対角線の交点である。
電源コアヴィア１２ｐとグラウンドコアヴィア１２ｇの配置を、図２（ｃ）を参照して詳細に説明する。ｎ行目において、左から順に電源コアヴィア１２ｐ（第１の電源ヴィア）、グラウンドコアヴィア１２ｇ（第１のグラウンドヴィア）が平行六辺形１０３の頂点に配置されている。ｎ＋１行目において、左から順にグラウンドコアヴィア１２ｇ（第２のグラウンドヴィア）、電源コアヴィア１２ｐ（第２の電源ヴィア）、グラウンドコアヴィア１２ｇ（第３のグラウンドヴィア）が配置されている。ここで、２つのグラウンドコアヴィア１２ｇは、平行六辺形１０３の頂点に配置されており、電源コアヴィア１２ｐは、平行六辺形１０３に内包されており、平行六辺形１０３の中心に配置されている。ｎ＋２行目において、左から順にグラウンドコアヴィア１２ｇ（第４のグラウンドヴィア）、電源コアヴィア１２ｐ（第３の電源ヴィア）が配置されている。各行において、横方向に並ぶコアヴィアの間の中心間距離ｄ２は一定である。
不等辺三角形の辺の長さの関係について述べる。例えば、第１のグラウンドヴィア、第２の電源ヴィア、第３のグラウンドヴィアは、第１の不等辺三角形をなしている。第１のグラウンドヴィアと第２の電源ヴィアの間の距離をａ、第２の電源ヴィアと第３のグラウンドヴィアの間の距離をｂ（＝ｄ２）、第３のグラウンドヴィアと第１のグラウンドヴィアの間の距離をｃとする。このとき、ｃ＞ｂ＞ａの関係が成り立つ。すなわち、第１の不等辺三角形の最も長い辺（長さｃ）の両端の頂点にはともにグラウンドコアヴィア１２ｇが配されている。また、最も長い辺以外の二辺（長さａ、ｂ）においては、一方の頂点にはグラウンドコアヴィア１２ｇが配され、他方の頂点には電源コアヴィア１２ｐが配されている。
また、例えば、第１の電源ヴィア、第２のグラウンドヴィア、第２の電源ヴィアは、第２の不等辺三角形をなしている。このとき、第１の電源ヴィアと第２のグラウンドヴィアの間の距離はａ、第２のグラウンドヴィアと第２の電源ヴィアの間の距離はｂ（＝ｄ２）、第２の電源ヴィアと第１の電源ヴィアの間の距離はｃである。同様にｃ＞ｂ＞ａの関係が成り立っており、第２の不等辺三角形の最も長い辺（長さｃ）の両端の頂点にはともに電源コアヴィア１２ｐが配されている。また、最も長い辺以外の二辺（長さａ、ｂ）においては、一方の頂点にはグラウンドコアヴィア１２ｇが配され、他方の頂点には電源コアヴィア１２ｐが配されている。なお、辺の長さの関係をこのようにする理由は後述する。
ｎ行目のグラウンドコアヴィア１２ｇの内層グラウンドパッド１４ｇとｎ＋１行目の電源コアヴィア１２ｐの内層電源クリアランス１５ｐは近接して配置される。更に、ｎ＋１行目の電源コアヴィア１２ｐの内層電源クリアランス１５ｐとｎ＋２行目のグラウンドコアヴィア１２ｇの内層グラウンドパッド１４ｇも近接して配置される。ｎ行目のグラウンドコアヴィア１２ｇの内層グラウンドパッド１４ｇとｎ＋１行目の電源コアヴィア１２ｐの内層電源クリアランス１５ｐは外接して配置されていることがより望ましい。ｎ行目のグラウンドコアヴィア１２ｇとｎ＋１行目の電源コアヴィア１２ｐを、必要なクリアランスを確保しつつ最も近接させることができ、後述のインダクタンスを低減する効果を高めることができるためである。同様の理由により、ｎ＋１行目の電源コアヴィア１２ｐの内層電源クリアランス１５ｐとｎ＋２行目のグラウンドコアヴィア１２ｇの内層グラウンドパッド１４ｇは外接して配置されていることが望ましい。ｎ行目の電源コアヴィア１２ｐの内層電源クリアランス１５ｐとｎ＋１行目の左側のグラウンドコアヴィア１２ｇの内層グラウンドパッド１４ｇは外接して配置されていることが望ましい。更に、ｎ＋２行目の電源コアヴィア１２ｐの内層電源クリアランス１５ｐとｎ＋１行目の右側のグラウンドコアヴィア１２ｇの内層グラウンドパッド１４ｇは外接して配置されていることが望ましい。
なお、内層電源クリアランス１５ｐは、内層電源パッド１４ｐとグラウンドプレーン１３ｇとのショートを防止するための円環状の間隙である。そのため、内層電源クリアランス１５ｐの外周側の直径は、内層電源パッド１４ｐの外周側の直径よりも大きい。
第１実施形態では、横方向に並ぶコアヴィア間の中心間距離ｄ２は１．０６ｍｍである。内層電源パッド１４ｐ及び内層グラウンドパッド１４ｇの外周側の直径は０．６５ｍｍである。内層電源クリアランス１５ｐの幅は、０．１２５ｍｍである。
図２（ｄ）は、プリント配線板２の配線層Ｌ６の平面図である。図２（ｄ）に示されるグラウンドビルドアップヴィア１１ｇと電源ビルドアップヴィア１１ｐは、配線層Ｌ６と配線層Ｌ７を接続するビルドアップヴィアである。また、図２（ｄ）に示されるグラウンドコアヴィア１２ｇと電源コアヴィア１２ｐは、配線層Ｌ３から配線層Ｌ６までを接続するコアヴィアである。２つの電源ビルドアップヴィア１１ｐが、電源コアヴィア１２ｐに近接して配置される。電源コアヴィア１２ｐの内層電源パッド１４ｐと、電源ビルドアップヴィア１１ｐの内層電源パッド１４ｐとが外接して配置されることが望ましい。インダクタンスの低減のためである。また、２つのグラウンドビルドアップヴィア１１ｇが、グラウンドコアヴィア１２ｇに近接して配置される。同様の理由により、グラウンドコアヴィア１２ｇの内層グラウンドパッド１４ｇと、グラウンドビルドアップヴィア１１ｇの内層グラウンドパッド１４ｇとが外接して配置されることが望ましい。なお、図２（ｄ）に示される本発明の第１実施形態では、グラウンドコアヴィア１２ｇ又は電源コアヴィア１２ｐの右側に電源ビルドアップヴィア１１ｐ又はグラウンドビルドアップヴィア１１ｇが配置されているが、左側に配置されていてもよい。
図２（ｅ）は、プリント配線板２の配線層Ｌ８の平面図である。図２（ｅ）には、電源ビルドアップヴィア１１ｐ、グラウンドビルドアップヴィア１１ｇ及びコンデンサ４の配置と接続関係が示されている。２つの電源ビルドアップヴィア１１ｐと、コンデンサ４の一方の端子とが電源配線で接続される。また、２つのグラウンドビルドアップヴィア１１ｇとコンデンサ４の他方の端子とがグラウンド配線で接続される。なお、第１実施形態では、平面視におけるコンデンサのサイズは、０.６ｍｍ×０.３ｍｍである。
以下、第１実施形態のプリント回路板１において、占有面積が小さく、かつ、インダクタンスが小さい電源配線を実現することができる理由を説明する。まず、電源ノイズとＳＳＮジッタの発生メカニズムについて説明する。半導体装置３の複数のバッファ回路の信号端子から出力される各信号の論理レベルが同時に切り替わるとき、スイッチング電流Ｉswitchingが発生する。半導体装置３への給電経路１００であるコンデンサ４とプリント配線板２には、寄生インダクタンスＬparasiticがある。寄生インダクタンスＬparasiticにスイッチング電流Ｉswitchingが流れると、逆起電力（電源ノイズ）Ｖnoiseが発生する。このとき、バッファ回路の駆動電圧が電源ノイズによって変動するために、バッファ回路からの信号の出力タイミングが変動する。このようにして、ＳＳＮジッタが発生する。
したがって、ＳＳＮジッタを低減させるためには、電源ノイズを低減することが有効である。電源ノイズＶnoiseは、寄生インダクタンスＬparasiticとスイッチング電流Ｉswitchingを用いて、次の式１で与えられる。
Figure 0006818534
式１より、電源ノイズＶnoiseを低減するためには、寄生インダクタンスＬparasiticを小さくする方法、スイッチング電流Ｉswitchingを小さくする方法、又はこれらの両方を行う方法が考えられる。しかしながら、スイッチング電流Ｉswitchingを小さくする方法においては、回路自体の消費電流を低減すること、回路の同時動作数を少なくすること等を要し、回路の性能を制限することになる。そこで、電子機器の高機能及び高性能化を確保しつつ電源ノイズＶnoiseを低減するため、寄生インダクタンスＬparasiticを小さくする方法について説明する。
プリント配線板２の寄生インダクタンスＬparasiticは、電源ヴィアとグラウンドヴィアの配置に依存する。まず、寄生インダクタンスＬparasiticが大きい部位を把握するために、図１に示した給電経路１００の寄生インダクタンスの内訳を分析した。プリント配線板２の層構成を以下の表１に示す。各配線層の銅箔厚みは３０μｍであり、ビルドアップ層２１の絶縁層厚みは６５μｍであり、コア層２２の絶縁層厚みは２００μｍ又は４００μｍである。
Figure 0006818534
また、電源ビルドアップヴィア１１ｐ及びグラウンドビルドアップヴィア１１ｇの直径Ｒbuildは、０．１５ｍｍ（半径ｒbuildは、０．０７５ｍｍ）である。電源ビルドアップヴィア１１ｐとグラウンドビルドアップヴィア１１ｇの間隔ａbuildは、０．５ｍｍである。電源コアヴィア１２ｐのグラウンドコアヴィア１２ｇの直径Ｒcoreは、０．３ｍｍ（半径ｒcoreは、０．１５ｍｍ）である。電源コアヴィア１２ｐとグラウンドコアヴィア１２ｇの間隔ａcoreは、１．０ｍｍとした。
電源ヴィアとグラウンドヴィアを２平行円柱線路とすると、次の式２及び式３により自己インダクタンスＬselfと相互インダクタンスＭを算出することができる。
Figure 0006818534
Figure 0006818534
 ここで、μは透磁率（１．２６×１０−６Ｈ／ｍ）であり、ｌはヴィアの長さである。
電源ヴィアとグラウンドヴィアのインダクタンスを合計したインダクタンスＬtotalは、自己インダクタンスＬselfと相互インダクタンスＭを用いて次の式４で与えられる。
Figure 0006818534
 相互インダクタンスＭは、２平行円柱線路を流れる電流の向きによって符号が異なる。２平行円柱線路を同方向に電流が流れる場合は正となり、逆方向に電流が流れる場合は負となる。Ｎはヴィアの個数（並列数）である。
式２、式３及び式４を用いて、ビルドアップ層とコア層のヴィアのインダクタンスを算出した。ビルドアップ層２１のヴィアのインダクタンスは６４ｐＨである。コア層２２のヴィアのインダクタンスは３７２ｐＨである。コンデンサ４の寄生インダクタンスは、例えば、村田製作所製の０６０３サイズのコンデンサ（型番：ＧＲＭ０３３Ｒ６０Ｊ１０４ＫＥ１９）を用いた場合には、２００ｐＨである。
以上の前提により、ビルドアップ層２１のヴィアのインダクタンス、コア層２２のヴィアのインダクタンス、コンデンサ４の寄生インダクタンスを計算すると、これらの比率は、それぞれ１０％、５８％、３２％となる。これにより、コア層２２のヴィアのインダクタンスが、全体の約６割を占めており、コア層２２のヴィアのインダクタンスを低減することが有効であることがわかる。
以上の検討により、コア層２２のインダクタンスを低減する方法として、自己インダクタンスを低減する方法と、相互インダクタンスを活用して合計のインダクタンスを低減する方法（相互インダクタンスが負になるようにする）とが考えられる。自己インダクタンスを低減するためには、式２及び式４より、ヴィアの長さを短くする、ヴィアの径を太くする、透磁率を下げる、ヴィアの並列数を増やす、といった方法が考えられる。相互インダクタンスを活用するためには、互いに逆方向に電流が流れる２つのヴィアの長さを長くする、逆方向に電流が流れるヴィアの間隔を狭める、互いに同方向に電流が流れるヴィアの間隔を広げる、透磁率を上げる、といった方法が考えられる。
そこで、これらのヴィアのインダクタンスを低減する方法の中から、ヴィアの配置によってインダクタンスを低減する方法に着目し、検討を行う。図３は、第１実施形態の比較例に係るグラウンド層（配線層Ｌ４）の平面図であり、自己インダクタンスを低減するためのグラウンド層の配置が示されている。図３に示されるように、ヴィアの並列数を増加させることによりインダクタンスを低減することを目的として、正六角形１０４の中心と頂点にヴィアが配置されている。
電源コアヴィア１２ｐとグラウンドコアヴィア１２ｇの配置を、図３を参照してより詳細に説明する。ｎ行目において、左から順に電源コアヴィア１２ｐ、グラウンドコアヴィア１２ｇが正六角形１０４の頂点に配置されている。ｎ＋１行目において、左から順にグラウンドコアヴィア１２ｇ、電源コアヴィア１２ｐ、グラウンドコアヴィア１２ｇが配置されている。ここで、２つのグラウンドコアヴィア１２ｇは、正六角形１０４の頂点に配置されており、電源コアヴィア１２ｐは正六角形１０４の中心に配置されている。ｎ＋２行目において、左から順にグラウンドコアヴィア１２ｇ、電源コアヴィア１２ｐが正六角形１０４の頂点に配置されている。
言い換えると、正六角形１０４は、２個のグラウンドコアヴィア１２ｇ及び１個の前記電源コアヴィア１２ｐを頂点とする正三角形と、１個のグラウンドコアヴィア１２ｇ及び２個の電源コアヴィア１２ｐを頂点とする正三角形を単位に含む配置となっている。したがって、隣接する電源コアヴィア１２ｐ同士の間隔、隣接するグラウンドコアヴィア１２ｇ同士の間隔、隣接する電源コアヴィア１２ｐとグラウンドコアヴィア１２ｇの間隔は、全て等しい。
ここで、ヴィアの配置密度を向上させるため、ｎ行目の電源コアヴィア１２ｐの内層電源クリアランス１５ｐとｎ＋１行目の電源コアヴィア１２ｐの内層電源クリアランス１５ｐとが外接して配置されている。このような正六角形１０４状の配置により、コアヴィアの配置密度を向上させることができ、コアヴィアの並列数を増やすことができる。式４に示されるように、コアヴィアの並列数を増やすことで、自己インダクタンスを低減することができる。
しかしながら、本比較例の構成では、電源コアヴィア１２ｐ（同電位のコアヴィア）が近接して配置されるため、正の相互インダクタンスが発生し、インダクタンスの低減が不十分となる場合があることがわかった。そこで、本実施形態では、相互インダクタンスを活用するため、同電位のコアヴィアの間隔を広くし、異電位のコアヴィアを近接させる配置が採られている。
図４は、本実施形態に係るグラウンド層（配線層Ｌ４）の平面図であり、図３の比較例に対して更に相互インダクタンスを活用することによりインダクタンスを低減するためのグラウンド層の配置が示されている。図２（ｃ）に示したものと同様であるため、詳細な説明を省略する。ここで、式２、式３及び式４を用いて算出されたインダクタンスを比較することにより、コアヴィアの配置によるインダクタンスの低減の効果を説明する。
図３の比較例に係る配置においては、正六角形１０４の一辺の長さは１．０ｍｍである。内層電源クリアランス１５ｐの外周側の直径は１．０ｍｍであり、内層グラウンドパッド１４ｇの直径は０．４ｍｍである。また、電源コアヴィア１２ｐの中心間距離ｄ３は１．０ｍｍである。電源コアヴィア１２ｐとグラウンドコアヴィア１２ｇの中心間距離ｄ４も１．０ｍｍである。更に、ヴィアの直径は０．３ｍｍであり、ヴィアの長さは０．８ｍｍである。この条件において、コア層２２のヴィアに生じるインダクタンスは１２５ｐＨである。
これに対し、図４に示す本実施形態に係る配置においては、電源コアヴィアの中心間距離ｄ３´は、約１．２ｍｍである。電源コアヴィアとグラウンドコアヴィア間の中心間距離ｄ４´は、約０．９ｍｍである。この条件において、コア層２２のヴィアに生じるインダクタンスは９４ｐＨである。したがって、図３の比較例に係る配置よりもコア層２２のヴィアに生じるインダクタンスが低減されている。
電源コアヴィア１２ｐの間の距離は、比較例においては１．０ｍｍであるのに対し、本実施形態では、約１．２ｍｍと広くなっている。そのため、電源コアヴィア１２ｐの間の正の相互インダクタンスは低減する。同様に、本実施形態においてはグラウンドコアヴィア１２ｇの間の距離も広くなっているため、グラウンドコアヴィア１２ｇの間の正の相互インダクタンスも低減する。一方、電源コアヴィア１２ｐとグラウンドコアヴィア１２ｇの間の距離は、比較例においては、１．０ｍｍであるのに対し、本実施形態では、約０．９ｍｍと狭くなっている。そのため、電源コアヴィア１２ｐとグラウンドコアヴィア１２ｇの間の負の相互インダクタンスは大きくなる。したがって、本実施形態によれば、相互インダクタンスが負方向に大きくなり、これにより合計のインダクタンスを低減することができる。また、平行六辺形１０３によるヴィアの配置は、正六角形１０４の場合と同等かあるいは同等に近い面積効率を有するため、十分に占有面積を小さくすることができる。
以上のように、本実施形態では、正六角形のコアヴィア配置と同程度の面積効率の実現と、同電位のコアヴィアの間隔を広くし、異電位のコアヴィアを近接させることによるインダクタンスの低減を両立する設計がなされている。これらの制約を両立させるため、本実施形態では、図２（ｃ）及び図４に示されるように、同電位のコアヴィアの間隔が最も大きい不等辺三角形が配列の最小単位である三角格子状にコアヴィアが配列されている。また、本実施形態では、６個の不等辺三角形を単位とする平行六辺形状にコアヴィアを配置することにより、正六角形１０４の場合と同等かあるいは同等に近い面積効率が得られる。平行六辺形は正六角形と同様に、平面内に隙間なく高密度に敷き詰めることが可能な図形であるためである。
したがって、本実施形態によれば、占有面積が小さく、かつ、インダクタンスが小さい電源配線構造を有するプリント配線板及びプリント回路板を提供することができる。
ここで、図４に示したヴィア配置が成立する寸法について検討する。内層電源クリアランス１５ｐの外周側の円形の半径をｒ１とし、内層電源パッド１４ｐの外周側の円形の半径をｒ２とする。このとき、内層電源クリアランス１５ｐの外周側の半径ｒ１は、内層電源パッド１４ｐの外周側の半径ｒ２よりも大きいのでｒ１＞ｒ２である。横方向に並ぶコアヴィアの中心間距離をｄ２とすると、内層電源クリアランス１５ｐと内層グラウンドパッド１４ｇは干渉してはならないという制約により、ｄ２＞ｒ１＋ｒ２である。各行の間隔（図４ではｎ行目とｎ＋１行目の間隔及びｎ＋１行とｎ＋２行目の間隔）をｄ５とする。ｎ行目の内層グラウンドパッド１４ｇとｎ＋１行目の内層電源クリアランス１５ｐが外接するための条件は、ｄ５＜ｒ１＋ｒ２である。
[第２実施形態]
次に、本発明の第２実施形態では、第１実施形態で示した平行六辺形１０３をなす電源コアヴィア１２ｐ及びグラウンドコアヴィア１２ｇを平面方向に繰り返し配列したプリント配線板２ａの電源構造に関して説明する。なお、各図において、繰り返し配列が３周期のみ図示されているが、周期の数は任意に変更可能である。
図５は、第２実施形態に係るプリント回路板１ａの断面図である。図５に示すように、プリント回路板１ａは、プリント配線板２ａと、半導体装置３と、バイパス素子である複数のコンデンサ４を有する。図１で示したヴィアの構造が繰り返し配列されている点を除き、図５の構成は図１と同様であるため、詳細な説明を省略する。
図６（ａ）乃至図６（ｅ）は第２実施形態に係るプリント配線板２ａを構成する配線層の平面図である。図６（ａ）は、プリント配線板２ａの配線層Ｌ１の平面図である。図６（ｂ）は、プリント配線板２ａの配線層Ｌ３の平面図である。図６（ａ）及び図６（ｂ）については、図２（ａ）及び図２（ｂ）に示したヴィアの構造が繰り返し配列されている点を除き同様であるため、詳細な説明を省略する。
図６（ｃ）は、プリント配線板２ａの配線層Ｌ４、すなわちグラウンド層の平面図である。第１実施形態の平行六辺形状のコアヴィアの配置を平面方向に繰り返して配置する。図６（ｃ）を参照しつつより詳細に繰り返し配列について説明する。図６（ｃ）に示す平行六辺形１０３をなす電源コアヴィア１２ｐ及びグラウンドコアヴィア１２ｇの配置を左から順に第１格子、第２格子、第３格子と呼称する。第１格子のｎ＋１行目の右側に位置するグラウンドコアヴィア１２ｇと、第１格子に隣接する第２格子のｎ＋１行目の左側に位置するグラウンドコアヴィア１２ｇとが共通となるようにコアヴィアを配置する。同様に、第２格子のｎ＋１行目の右側に位置するグラウンドコアヴィア１２ｇと、第２格子に隣接する第３格子のｎ＋１行目の左側に位置するグラウンドコアヴィア１２ｇとが共通となるようにコアヴィアを配置する。このように、平行六辺形１０３をなす７個のコアヴィアを単位としてコアヴィアが繰り返し配列されており、隣接する２つの平行六辺形の頂点に共通のコアヴィアが配されている。
このとき、第１格子のｎ＋１行目の右側に位置するグラウンドコアヴィア１２ｇに対して、第２格子のｎ行目の電源コアヴィア１２ｐが近接して配置される。第１格子と第２格子の異電位のコアヴィアが近接することで、負の相互インダクタンスが発生し、インダクタンスが低減される。同様に第２格子と第３格子においても格子間で異電位のコアヴィアが近接するため、負の相互インダクタンスが発生し、インダクタンスが低減される。
図６（ｄ）は、プリント配線板２ａの配線層Ｌ６の平面図である。図６（ｄ）については、図２（ｄ）に示したヴィアの構造が繰り返し配列されている点を除き同様であるため、詳細な説明を省略する。
図６（ｅ）はプリント配線板２ａの配線層Ｌ８の平面図である。バイパスコンデンサの配置について第１実施形態と異なる点を述べる。第１格子のｎ行目のグラウンドコアヴィア１２ｇと、第２格子のｎ行目の電源コアヴィア１２ｐの間には、コンデンサ４ａが配置される。同様に、第２格子のｎ行目のグラウンドコアヴィア１２ｇと、第３格子のｎ行目の電源コアヴィア１２ｐの間に、コンデンサ４ｂが配置される。このように、異なる格子のコアヴィア間にバイパスコンデンサが接続されるようにコンデンサ４ａ、４ｂを配置することができる。これにより、バイパスコンデンサの寄生インダクタンスを、並列接続の効果によって低減させることができる。
図７は、第２実施形態の比較例に係る配線層Ｌ４の平面図である。本比較例では、図７に示されるように、異電位のコアヴィア間の相互インダクタンスをより活用するために、平行六辺形１０５の中心の電源コアヴィア１２ｐに４つのグラウンドコアヴィア１２ｇを近接させて配置している。この構成では、平行六辺形１０５を構成する７個のコアヴィアは、６個の二等辺三角形をなしている。しかしながら、本比較例では、第１格子のｎ＋１行目の右側に位置するグラウンドコアヴィア１２ｇと、第２格子のｎ＋１行目の左側に位置すべきグラウンドコアヴィア１２ｇ´とが干渉する。同様に、第２格子のｎ＋１行目の右側に位置すべきグラウンドコアヴィア１２ｇ´と、第３格子のｎ＋１行目の左側に位置するグラウンドコアヴィア１２ｇとが干渉する。したがって、第２格子のグラウンドコアヴィア１２ｇ´が配置できない場合がある。この場合、第２格子の電源コアヴィア１２ｐに対応する負の相互インダクタンスの発生量が小さくなる。このことから、本比較例の繰り返し配列では、第２格子の電源コアヴィア１２ｐのインダクタンスが大きくなる場合がある。
図６（ａ）乃至図６（ｅ）に示したコアヴィアの配置により生じるインダクタンスを、第１実施形態で述べたものと同様の条件を用いて算出すると、３１．３ｐＨである。これに対し、コアヴィアの配置を図７に示したものと置き換えた場合のインダクタンスは、３２．６ｐＨである。したがって、比較例の構造によってもある程度インダクタンスの低減を実現可能ではあるが、第２実施形態の図６（ａ）乃至図６（ｅ）に示した構成の方がより効果的にインダクタンスの低減を実現できる。
[第３実施形態]
次に、本発明の第３実施形態では、電源コアヴィア１２ｐ及びグラウンドコアヴィア１２ｇを平面方向に繰り返し配置する際におけるコーナー部の配置方法について説明する。コーナー部の近傍以外については第２の実施形態と同様であるため、重複する説明は省略することもある。例えば、プリント配線板２ａの断面構造は、第２実施形態と同様であるため、図示及び説明を省略する。なお、各図において、繰り返し配列が４周期のみ図示されているが、周期の数は任意に変更可能である。
図８（ａ）は、プリント配線板２ａの配線層Ｌ１の平面図である。表層電源パッド１０ｐ、表層グラウンドパッド１０ｇ等は、直線１０６に対して線対称に配置される。すなわち、直線１０６よりも左上側の領域Ａにおいて、表層電源パッド１０ｐ、表層グラウンドパッド１０ｇ等は第２実施形態と同様の配置となっている。これに対し、直線１０６よりも右下側の領域Ａｍにおいては、表層電源パッド１０ｐ、表層グラウンドパッド１０ｇ等は、直線１０６に対して線対称となるように領域Ａを反転した配置となっている。
図８（ｂ）は、プリント配線板２ａの配線層Ｌ３の平面図である。配線層Ｌ３も、第２実施形態と同様の配置を有する領域Ａとこれとほぼ線対称の領域Ａｍにより構成されている。ただし、直線１０６上、すなわちコーナー部のグラウンドコアヴィア１２ｇを反転した場合、反転後のグラウンドコアヴィア１２ｇｍは、図中の破線の位置となり、コアヴィア同士が接触する。これを避けるため、グラウンドコアヴィア１２ｇｍは配置されておらず、コーナー部においては例外的に直線１０６に対し対称とはなっていない。
図８（ｃ）は、プリント配線板２ａの配線層Ｌ４の平面図である。配線層Ｌ４も、第２実施形態と同様の配置を有する領域Ａとこれとほぼ線対称の領域Ａｍにより構成されている。ただし、上述のように、コアヴィア同士の接触を避けるため、グラウンドコアヴィア１２ｇｍは配置されておらず、コーナー部については例外的に直線１０６に対し対称とはなっていない。このとき、直線１０６に対して平行六辺形１０３と対称な平行六辺形１０３ｍは、コーナー部については、未配置のグラウンドコアヴィア１２ｇｍを頂点とする。このように、コーナー部の近傍において、直線１０６に対し反転した場合にコアヴィアが配置できない場合には、平行六辺形１０３ｍの頂点又は中心の一部にヴィアを配置しない構成としてもよい。
図９（ａ）は、プリント配線板２ａの配線層Ｌ６の平面図である。配線層Ｌ６については、直線１０６の左上側の領域Ａについては第２実施形態と同様の配置となっている。直線１０６より右下側の領域Ａｍにおいては、領域Ａの配置を時計回りに９０度回転したものが配置されている。ただし、コーナー部においては、回転後のグラウンドビルドアップヴィア１１ｇｍ及びグラウンドコアヴィア１２ｇｍは図中の破線の位置となり、ヴィア同士が接触する。これを避けるため、グラウンドビルドアップヴィア１１ｇｍ及びグラウンドコアヴィア１２ｇｍは配置されておらず、コーナー部においては例外的に直線１０６を跨ぐ部分で繰り返し配列とはなっていない。
図９（ｂ）はプリント配線板２ａの配線層Ｌ８の平面図である。グラウンドビルドアップヴィア１１ｇ、電源ビルドアップヴィア１１ｐの位置が図９（ａ）に示されたものと対応している点を除き、第２実施形態と同様であるため説明を省略する。
上述のように、第３実施形態においては、第２実施形態で述べた繰り返し配列に配列される方向が折れ曲がるように変化するコーナー部を有する場合について説明した。コーナー部の近傍において、繰り返し配列を不連続なものとすることにより、ヴィアの接触が回避されている。これにより、コーナー部を有する本実施形態においても、図８（ｃ）に示されるように、平行六辺形１０３、１０３ｍをなす繰り返し配列が可能である。したがって、第１実施形態及び第２実施形態と同様の効果を得ることができる。
[第４実施形態]
図１０は、第４実施形態に係るプリント回路板１ｂの断面図である。図１０に示されるように、プリント回路板１ｂは、プリント配線板２ｂと半導体装置３と、コンデンサ４とを有する。第４実施形態のプリント配線板２ｂは、図１に示す第１実施形態のプリント配線板２、あるいは図５に示す第２及び第３実施形態のプリント配線板２ａとは異なり、全層がビルドアップ層２１ｂである。言い換えるとコア層２２を有しない構造となっている。
プリント配線板２ｂのグラウンドビルドアップヴィア１１ｇ及び電源ビルドアップヴィア１１ｐはパッドオンヴィアの構造となっている。半導体装置３の電源端子３ｐは、プリント配線板２ｂの電源ビルドアップヴィア１１ｐを介して、コンデンサ４の一方の端子と接続される。半導体装置３のグラウンド端子３ｇは、プリント配線板２ｂのグラウンドビルドアップヴィア１１ｇを介して、コンデンサ４の他方の端子と接続される。半導体装置３には、給電経路１００ｂを介して、電流が供給される。断面図におけるその他の構成は上述の実施形態とほぼ同様であるため説明を省略する。
図１１（ａ）乃至図１１（ｃ）は、第４実施形態に係るプリント配線板２ｂを構成する配線層の平面図である。図１１（ａ）は、プリント配線板２ｂの配線層Ｌ１の平面図である。第１実施形態の図２（ａ）と同様であるため説明を省略する。
図１１（ｂ）は、プリント配線板２ｂの内層（例えば、図１０における配線層Ｌ５、すなわちグラウンド層）の平面図である。内層電源パッド１４ｐ及び内層グラウンドパッド１４ｇの直径は０．３ｍｍである。内層電源クリアランス１５ｐの幅、すなわち、内層電源パッド１４ｐとグラウンドプレーン１３ｇとの間隔は、０．１ｍｍである。この配置では、内層電源クリアランス１５ｐ同士が外接していることによるグラウンドプレーン１３ｇの分断が生じ得る。そこで、この分断の発生を低減するため、内層電源クリアランス１５ｐの間のグラウンドプレーン１３ｇを太くした補強部１６ｇが設けられている。
図１１（ｃ）は、プリント配線板２ｂの配線層Ｌ８の平面図である。図１１（ｃ）には、電源ビルドアップヴィア１１ｐ、グラウンドビルドアップヴィア１１ｇ及びコンデンサ４の配置と接続関係が示されている。３つの電源ビルドアップヴィア１１ｐと、コンデンサ４の一方の端子とが電源配線で接続される。また、３つのグラウンドビルドアップヴィア１１ｇとコンデンサ４の他方の端子とがグラウンド配線で接続される。
半導体装置の開発費を低減させるために、１つの設計の半導体装置が異なる複数の電気機器に共用される場合がある。しかしながら、電子機器ごとに機能又は性能が異なるために、半導体装置３を搭載するプリント配線板が製品ごとに異なる場合がある。例えば、多機能版の電子機器では、多くの信号配線を必要とするために、全層がビルドアップ層であるプリント配線板を用いることがある。これに対し、機能を限定した廉価版の電子機器では、プリント配線板のコストを低減させるために、コア層にビルドアップ層を積層したプリント配線板を用いることがある。このような多機能版の電子機器と廉価版の電子機器に半導体装置を共用するためには、電源端子、グラウンド端子の位置を多機能版と廉価版とで共通化する必要がある。
第４実施形態のプリント配線板２ｂは、全層にビルドアップ層を用いている。これに対し、第１実施形態のプリント配線板２並びに第２実施形態及び第３実施形態のプリント配線板２ａは、コア層２２にビルドアップ層２１を積層した構造を有している。上述のように両者の配線層Ｌ１の配置は同一である。したがって、第１乃至第３実施形態のプリント配線板を廉価版の電子機器に用い、第４実施形態のプリント配線板２ｂを多機能版の電子機器に用いた場合に、半導体装置３の端子配置を共通化することができる。したがって、電子機器に第１乃至第４実施形態のプリント配線板を用いることにより、半導体装置の開発費を低減させることができる。
上述の実施形態は、本発明を適用しうるいくつかの態様を例示したものに過ぎない。すなわち、本発明は、上述の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で適宜修正や変形を行うことができる。
１２ｐ 電源コアヴィア
１２ｇ グラウンドコアヴィア
１３ｇ グラウンドプレーン
１４ｐ 内層電源パッド
１４ｇ 内層グラウンドパッド
１５ｐ 内層電源クリアランス
１０３ 平行六辺形

Claims (10)

  1. グラウンド層と電源層とを含む複数の内層を有するプリント配線板であって、
    各々が少なくとも前記グラウンド層と前記電源層を含む層を前記プリント配線板の厚さ方向に貫通するように設けられ、前記グラウンド層においてグラウンド電位が与えられる複数のグラウンドヴィアと、前記電源層において電源電位が与えられる複数の電源ヴィアとを有し、
    前記プリント配線板の前記複数の内層が積層する方向からの平面視において、前記複数の前記グラウンドヴィア及び前記複数の前記電源ヴィアは、平行六辺形の各頂点及び前記平行六辺形の内側の一箇所に配置されると共に、同電位が与えられるヴィア間の距離が、異なる電位が与えられるヴィア間の距離よりも長い、
    ことを特徴とするプリント配線板。
  2. 前記プリント配線板の前記複数の内層が積層する方向からの平面視において、前記平行六辺形の４つの頂点に前記グラウンドヴィア及び前記電源ヴィアのいずれか一方のヴィアが４個配置され、残り２つの頂点及び前記平行六辺形の内側の一箇所に他方のヴィアが配置される
    ことを特徴とする請求項１に記載のプリント配線板。
  3. 前記プリント配線板の前記複数の内層が積層する方向からの平面視において、前記平行六辺形の内側の一箇所に配置されるヴィアの位置は前記平行六辺形の中心であり、前記複数の前記グラウンドヴィア及び前記複数の前記電源ヴィアは、前記平行六辺形の中心及び前記中心を通る第一の対角線の両端の頂点に前記グラウンドヴィア及び前記電源ヴィアのいずれか一方のヴィアが配置され、前記平行六辺形の前記中心を通る第二及び第三の対角線の両端の頂点に他方のヴィアが配置され、
    前記平行六辺形の前記中心と前記各頂点を結ぶそれぞれの辺及び隣り合う頂点を結ぶそれぞれの辺のうち、同電位のヴィアを結ぶ各辺の長さは、異電位のヴィアを結ぶ各辺より長い、
    ことを特徴とする請求項１に記載のプリント配線板。
  4. 前記プリント配線板の前記複数の内層が積層する方向からの平面視において、前記複数の前記グラウンドヴィア及び前記複数の前記電源ヴィアは、前記平行六辺形をなすヴィアを単位とする繰り返し配列をなしており、
    前記繰り返し配列において、隣接する２つの平行六辺形の頂点に共通のヴィアが配置されていることを特徴とする請求項１乃至３のいずれか１項に記載のプリント配線板。
  5. 前記繰り返し配列は、前記複数の前記グラウンドヴィア及び前記複数の前記電源ヴィアが配列される方向が変化するコーナー部を有し、
    前記コーナー部の近傍において、前記繰り返し配列のヴィアは不連続な配置となっていることを特徴とする請求項４に記載のプリント配線板。
  6. 前記プリント配線板は、コア層及びビルドアップ層を有し、
    前記グラウンド層及び前記電源層は、いずれも前記コア層に形成されていることを特徴とする請求項１乃至５のいずれか１項に記載のプリント配線板。
  7. 請求項１乃至６のいずれか１項に記載のプリント配線板と、
    前記プリント配線板の前記グラウンド層に電気的に接続されるグラウンド端子と、前記プリント配線板の前記電源層に電気的に接続される電源端子とを有し、前記プリント配線板の第１の搭載面に搭載される半導体装置と
    を有するプリント回路板。
  8. 前記プリント配線板の前記グラウンド層に電気的に接続される第１端子と、前記プリント配線板の前記電源層に電気的に接続される第２端子とを有し、前記プリント配線板の前記第１の搭載面とは異なる第２の搭載面に搭載されるバイパス素子を更に有する請求項７に記載のプリント回路板。
  9. 請求項１乃至６のいずれか１項に記載のプリント配線板を備えた電子機器。
  10. 請求項７又は８に記載のプリント回路板を備えた電子機器。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102469292B1 (ko) 2015-11-25 2022-11-22 삼성전자주식회사 무선 전력 송신기 및 무선 전력 수신기
JP7105549B2 (ja) * 2017-04-28 2022-07-25 日東電工株式会社 配線回路基板、および、撮像装置
JP6730960B2 (ja) 2017-05-24 2020-07-29 日本特殊陶業株式会社 配線基板
US10716211B2 (en) 2018-02-08 2020-07-14 Canon Kabushiki Kaisha Printed circuit board, printed wiring board, electronic device, and camera
JP6869209B2 (ja) * 2018-07-20 2021-05-12 日本特殊陶業株式会社 配線基板
EP3855482A4 (en) * 2018-09-19 2021-12-08 Fujitsu Limited ELECTRONIC DEVICE, ELECTRONIC APPARATUS AND DESIGN AID PROCESS FOR AN ELECTRONIC DEVICE
JP6942679B2 (ja) 2018-09-21 2021-09-29 キヤノン株式会社 伝送回路、電子機器、及び撮像装置
KR20200072375A (ko) * 2018-12-12 2020-06-22 삼성전기주식회사 인쇄회로기판
US11480910B2 (en) 2019-06-11 2022-10-25 Canon Kabushiki Kaisha Printed circuit board, printed wiring board, electronic device, and image forming apparatus
US11019719B2 (en) 2019-08-06 2021-05-25 Canon Kabushiki Kaisha Printed circuit board, printed wiring board, and electronic device
TWI720898B (zh) * 2020-05-28 2021-03-01 欣興電子股份有限公司 具有增加芯層走線面積的載板結構及其製作方法
JP2022146063A (ja) 2021-03-22 2022-10-05 キヤノン株式会社 電子モジュール及び電子機器
JP7414768B2 (ja) 2021-04-01 2024-01-16 キヤノン株式会社 電気回路及び電子機器
EP4336553A1 (en) * 2022-09-08 2024-03-13 Samsung Electronics Co., Ltd. Integrated circuit devices including via capacitors
EP4372812A1 (en) * 2022-11-16 2024-05-22 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Defining distribution of wiring elements compliant with target current-related value in component carrier with rows of equidistant wiring elements
EP4148781A3 (en) * 2022-11-16 2023-06-07 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier with mutually offset rows of equidistant wiring elements
EP4372811A1 (en) * 2022-11-16 2024-05-22 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier with rows of equidistant wiring elements and further wiring elements at different level connected to mutually spaced conductive areas
WO2024104843A1 (en) * 2022-11-16 2024-05-23 At & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier with rows of equidistant wiring elements and further wiring elements at different level connected to mutually spaced conductive areas

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0433007B1 (en) 1989-12-14 1997-03-12 Canon Kabushiki Kaisha Photoelectric converting device with improved resetting transistor and information processing apparatus utilizing the same
JP3854498B2 (ja) * 2000-12-12 2006-12-06 日本特殊陶業株式会社 配線基板
US6577490B2 (en) * 2000-12-12 2003-06-10 Ngk Spark Plug Co., Ltd. Wiring board
JP2002246976A (ja) 2001-02-20 2002-08-30 Canon Inc 携帯情報端末装置、サービス情報端末装置、情報提供サービスシステム、情報通信方法、コンピュータ読み取り可能な記憶媒体及びコンピュータ・プログラム
JP4468011B2 (ja) 2004-02-25 2010-05-26 キヤノン株式会社 スイッチング電源及び画像形成装置
US7081672B1 (en) * 2005-03-07 2006-07-25 Lsi Logic Corporation Substrate via layout to improve bias humidity testing reliability
JP4819639B2 (ja) 2005-10-12 2011-11-24 キヤノン株式会社 プリント回路板
US20070245556A1 (en) * 2006-04-19 2007-10-25 Eiichi Hosomi A method and system for plated thru hole placement in a substrate
JP4793156B2 (ja) * 2006-07-31 2011-10-12 日本電気株式会社 ビルドアッププリント配線板
US7564695B2 (en) 2007-07-09 2009-07-21 Canon Kabushiki Kaisha Circuit connection structure and printed circuit board
US8350375B2 (en) * 2008-05-15 2013-01-08 Lsi Logic Corporation Flipchip bump patterns for efficient I-mesh power distribution schemes
JP5530859B2 (ja) * 2010-08-23 2014-06-25 日本特殊陶業株式会社 配線基板の製造方法
KR101736984B1 (ko) * 2010-09-16 2017-05-17 삼성전자 주식회사 벌집형 범프 패드를 갖는 반도체 패키지 기판용 인쇄회로기판 및 이를 포함하는 반도체 패키지
JP5610970B2 (ja) 2010-10-19 2014-10-22 キヤノン株式会社 プリント回路板
JP5761664B2 (ja) * 2011-01-31 2015-08-12 京セラサーキットソリューションズ株式会社 配線基板
JP5919558B2 (ja) 2012-01-27 2016-05-18 パナソニックＩｐマネジメント株式会社 多層プリント基板
JP5904856B2 (ja) 2012-04-23 2016-04-20 キヤノン株式会社 プリント配線板、半導体パッケージ及びプリント回路板
JP6176917B2 (ja) 2012-11-20 2017-08-09 キヤノン株式会社 プリント配線板、プリント回路板及び電子機器
US9379079B1 (en) * 2014-12-29 2016-06-28 Mediatek Inc. Flip chip scheme and method of forming flip chip scheme
JP6566726B2 (ja) * 2015-05-28 2019-08-28 新光電気工業株式会社 配線基板、及び、配線基板の製造方法

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