JP5610970B2 - プリント回路板 - Google Patents

Description

本発明は、信号ノイズ低減、特に符号間干渉を低減するプリント回路板に関するものである。

電子機器内の高速なデジタル信号の伝送では、プリント回路板上の伝送線路での符号間干渉によってデジタル信号の符号判別が難しくなり、回路の動作マージンが低下している。符号間干渉とは、時間的に隣接するデジタル符号間で干渉が起こることである。信号の伝送速度が上昇すると、伝送したデジタル信号の波形が収束する前に、次のデジタル信号が伝送される。すると過去の信号が現在の信号に対するノイズとなる可能性がある。なお、伝送速度が１Ｇｂｐｓを超えると符号間干渉が顕著になり、回路動作に影響を与えるようになると言われている。

符号間干渉のメカニズムを説明する。伝送速度が１Ｇｂｐｓを超えると、伝送線路での表皮効果や誘電損失によって信号の高周波成分が減衰し、波形が鈍る。すると、信号周期に対する波形の立ち上がり時間の占める割合が大きくなってくる。この状況を前提条件とする。

上記の前提条件において、デジタル符号が周期的に切り替わりながら送信される時と、同一デジタル符号が連続して送信される時の、伝送波形の振る舞いの相違を説明する。まず、デジタル符号の「１」と「０」が周期的に切り替わる状態を考える。送信素子から出力された信号波形は、伝送線路における高周波成分の減衰によって受信端で鈍りが生じている。この信号の立ち上がり時間よりも、デジタル信号の符号切り替え時間が短い場合は、信号電圧が十分に立ち上がり切る前に、符号の切り替わりが開始する。

一方、デジタル符号の「１」または「０」が連続する場合、例えば、「１」「１」「１」「０」のように「１」が複数回連続した後に、「０」へ切り替わる状態を考える。この場合、最初の「１」の周期には波形が立ち上がり切らないが、「１」が２つ目、３つ目と続くにつれて、信号がほぼ飽和電圧まで立ち上がる。よって飽和電圧に近い電圧から、符号の切り替わりが開始する。ここでの飽和電圧とは、送信素子の出力波形が立ち上がり切った状態の電圧を指す。

このように、符号の切り替え前に同一符号が連続していた時としていない時では、符号が切り替わる時の電圧が異なっている。また符号が切り替わった後、同一符号の連続する長さによって到達する電圧が異なるため、各符号の周期において到達する電圧が過去の符号の状態によって異なる。

この状態の信号波形をアイパターン表示すると、図８（ａ）に示すように、信号振幅に幅８０１，８０２を持って表示される。この幅８０１，８０２が大きくなると、回路動作に十分な信号振幅が得られなくなり、回路の電圧マージンが低くなるため、幅８０１，８０２を小さくすることが求められている。

さらに、符号変化の開始電圧が異なると、回路の時間マージンが低下する。符号間干渉によって符号変化の開始電圧が異なると、信号が同じ立ち上がり時間をかけて変化しても、符号を判定する閾値電圧を通過する時刻（タイミング）が異なるからである。この状態の信号波形をアイパターン表示すると、図８（ａ）に示すように、閾値電圧を通過する時間に幅（タイミングジッタ）８００が観測される。このタイミングジッタ８００が小さいことが、回路動作の安定化につながる。

上記の符号間干渉を回避するための技術を説明する。符号間干渉の原因は信号の高周波成分の減衰であるため、半導体素子の内部に信号の高周波成分の振幅補正機能の回路を内蔵し、伝送線路で減衰する高周波成分を補正している。補正の方法は大きく２種類あり、送信側の半導体素子で補正する方法と、受信側の半導体素子で補正する方法とがある。

送信側の半導体素子の信号立ち上がり時の到達電圧が飽和電圧であるのに対し、符号変化なく同じ符号が続く状態の振幅を飽和電圧より低くする方法をデエンファシスと呼ぶ。この方法は、信号立ち上がり時の振幅が同符号の連続する時の振幅よりも高くなっているため、信号の立ち上がり時の高周波成分が伝送線路で減衰しても、受信端では同符号の連続する時の振幅との差を小さくできる。一方、受信側の半導体素子で高周波成分の振幅補正をする方法をイコライザと呼ぶ。この方法は、受信端で信号立ち上がり時の振幅を増幅することで、同符号の連続する時の振幅との差を小さくできる。

これらの技術を適用し、伝送線路での信号減衰量に応じた振幅補正をすれば、伝送線路で減衰した高周波成分の振幅を受信端でも一定にできるため、符号変化の開始電圧も一定にできる。そのため、タイミングジッタも低減できる。

しかし、半導体素子に振幅補正機能の回路を内蔵すると、半導体素子の面積の増大や消費電力の増加へとつながる。そこで、半導体素子へ補正機能回路を内蔵せず、プリント回路板上の部品や配線で信号の高周波成分を補正する技術が提案されている（特許文献１参照）。

特許文献１では、送信回路の送信端子と受信回路の受信端子とが第１の伝送線路（伝送線路）で接続され、伝送線路と受信回路の受信端子との接続部に、伝送線路よりもインピーダンスの高い第２の伝送線路（高インピーダンス伝送線路）の一端を接続している。これにより、接続部のインピーダンス不整合による反射を利用して、受信回路の受信端子での信号振幅を増幅している。

また、高インピーダンス伝送線路の他端へは、高インピーダンス伝送線路のインピーダンスよりも低い電気抵抗値の終端抵抗器を接続して終端している。これにより、高インピーダンス伝送線路と終端抵抗器の接続点での負の反射が、伝送線路と受信回路の入力端との接続部へ戻り、一旦増幅した受信回路の入力端の電圧が直ちに元の電圧へ戻る。このように、信号の立ち上がりの振幅を高めることで信号のエッジを急峻にできるためイコライザの効果を得られ、タイミングジッタを低減できる。

特開２００６−２７０９３５号公報

しかしながら、特許文献１で提案された技術では、送信回路の出力インピーダンスと、伝送線路のインピーダンスとが一致していない場合に、タイミングジッタを低減できない問題点があることが判明した。

特許文献１の技術は、受信回路と高インピーダンス伝送線路との接続部での反射を利用して、信号を増幅している。この反射波は、伝送線路へも伝播する。このため、送信回路の出力インピーダンスと伝送線路のインピーダンスが一致していない場合は、送信回路の送信端子でも再反射し、この反射波と本来の信号波が加算されて受信回路の受信端子へ新たに伝播することになる。

この多重反射の影響を受けた信号が、伝送線路での符号間干渉の一因となってしまうため、伝送線路のインピーダンスと送信回路の出力インピーダンスとが整合しているときに比べ、タイミングジッタが増大する。

特に高速に回路を動作させる場合は、伝送線路のインピーダンスは５０［Ω］程度としながらも、送信回路の出力インピーダンスは２０〜３０［Ω］程度のものを使用しているため、送信回路と伝送線路とのインピーダンスが整合していない場合が多い。

そこで、本発明は、送信回路の出力インピーダンスと伝送線路のインピーダンスとが整合しない場合でも、受動部材を用いて、符号間干渉によるタイミングジッタが低減するプリント回路板を提供することを目的とする。

本発明は、信号を送信する送信回路と、信号を受信する受信回路と、前記送信回路と前記受信回路とを接続し、信号が伝播する主伝送線路と、を備え、前記送信回路の出力インピーダンス値と前記主伝送線路のインピーダンス値とが異なるプリント回路板において、前記送信回路と前記主伝送線路との接続点に一端が接続され、前記送信回路の出力インピーダンス値と前記主伝送線路のインピーダンス値との並列インピーダンス値以上のインピーダンス値に設定された副伝送線路と、前記副伝送線路の他端に接続され、前記副伝送線路のインピーダンス値よりも低い抵抗値に設定された抵抗器と、を備え、信号が前記副伝送線路の一端から他端に伝播するのに要する信号伝播時間をＴｄ、前記送信回路により送信される信号の最小のパルス幅をＴｍｉｎ、前記送信回路により送信される信号の立ち上がり時間をＴｒとしたとき、信号伝播時間Ｔｄが０．５×Ｔｒ≦Ｔｄ≦０．５×Ｔｍｉｎの条件を満たす値となる範囲内で、前記副伝送線路の長さが設定されていることを特徴とする。

また、本発明は、差動信号を送信する第１の送信端子及び第２の送信端子を有する送信回路と、差動信号を受信する第１の受信端子及び第２の受信端子を有する受信回路と、前記送信回路と前記受信回路とを接続し、差動信号が伝播する第１の主伝送線路及び第２の主伝送線路とを備え、前記第１の送信端子から見た前記送信回路の出力インピーダンス値と前記第１の主伝送線路のインピーダンス値とが異なり、かつ前記第２の送信端子から見た前記送信回路の出力インピーダンス値と前記第２の主伝送線路のインピーダンス値とが異なるプリント回路板において、前記送信回路の第１の送信端子と前記第１の主伝送線路との接続点に一端が接続され、前記第１の送信端子から見た前記送信回路の出力インピーダンス値と前記第１の主伝送線路のインピーダンス値との並列インピーダンス値以上のインピーダンス値に設定された第１の副伝送線路と、前記送信回路の第２の送信端子と前記第２の主伝送線路との接続点に一端が接続され、前記第２の送信端子から見た前記送信回路の出力インピーダンス値と前記第２の主伝送線路のインピーダンス値との並列インピーダンス値以上のインピーダンス値に設定された第２の副伝送線路と、前記各副伝送線路の他端の間に接続され、前記各副伝送線路の２倍のインピーダンス値よりも低い抵抗値に設定された抵抗器と、を備え、信号が前記各副伝送線路の一端から他端に伝播するのに要する信号伝播時間をＴｄ、前記送信回路により送信される差動信号の最小のパルス幅をＴｍｉｎ、前記送信回路により送信される差動信号の立ち上がり時間をＴｒとしたとき、信号伝播時間Ｔｄが０．５×Ｔｒ≦Ｔｄ≦０．５×Ｔｍｉｎの条件を満たす値となる範囲内で、前記各副伝送線路の長さが設定されていることを特徴とする。

本発明によれば、受動部材によりデエンファシスの機能を実現し、送信回路の出力インピーダンスと主伝送線路のインピーダンスとが整合していなくても、符号間干渉によるタイミングジッタが低減する。

本発明の第１実施形態に係るプリント回路板の概略構成を示す説明図であり、（ａ）はプリント回路板の等価回路、（ｂ）はプリント回路板の主伝送線路と平行な方向に沿った断面図である。（ｃ）はプリント回路板の表面層である信号配線層の平面図、（ｄ）はプリント回路板の裏面層である信号配線層の平面図、（ｅ）はプリント回路板の主伝送線路と直交する方向に沿った断面図である。 反射係数γ１，γ２に関するグラフであり、（ａ）は反射係数γ１，γ２と振幅比Ｖ１´／Ｖ１ｏとの関係を示すグラフ、（ｂ）は反射係数γ１，γ２と振幅比Ｖ１ｘ／Ｖ１ｏとの関係を示すグラフである。 本発明の第１実施形態に係るプリント回路板のコンピュータシミュレーション結果を示すグラフであり、（ａ）はコンピュータシミュレーションによる信号の電圧波形を示すグラフである。（ｂ）はＴｄ＝０．５×Ｔｍｉｎとしたときの受信回路に入力される信号の電圧のアイパターンを示すグラフ、（ｃ）はＴｄ＝０．５×Ｔｒとしたときの受信回路に入力される信号の電圧のアイパターンを示すグラフである。 本発明の第１実施形態に係るプリント回路板のコンピュータシミュレーション結果を示すグラフであり、（ａ）はＶ１´／Ｖ１ｏ＝Ｂｖ＋５％としたときの受信回路に入力される信号の電圧のアイパターンを示すグラフである。（ｂ）はＶ１´／Ｖ１ｏ＝Ｂｖ−５％としたときの受信回路に入力される信号の電圧のアイパターンを示すグラフである。 本発明の第２実施形態に係るプリント回路板の概略構成を示す説明図であり、（ａ）はプリント回路板の等価回路、（ｂ）はプリント回路板の主伝送線路と平行な方向に沿った断面図である。（ｃ）はプリント回路板の表面層である信号配線層の平面図、（ｄ）はプリント回路板の裏面層である信号配線層の平面図、（ｅ）はプリント回路板の主伝送線路と直交する方向に沿った断面図である。 本発明の第３実施形態に係るプリント回路板の概略構成を示す説明図であり、（ａ）はプリント回路板の伝送線路と平行な方向に沿った断面図である。（ｂ）はプリント回路板の表面層である信号配線層の平面図である。（ｃ）はプリント回路板の内部層と裏面層の信号配線層を重ね合わせた平面図である。 本発明の第４実施形態に係るプリント回路板の概略構成を示す説明図であり、（ａ）はプリント回路板の伝送線路と平行な方向に沿った断面図である。（ｂ）はプリント回路板の表面層である信号配線層の平面図である。（ｃ）はプリント回路板の内部層の２つの信号配線層を重ね合わせた平面図である。 比較例のプリント回路板のコンピュータシミュレーション結果を示すグラフであり、（ａ）は符号間干渉への対策技術が適用されていない場合のアイパターン、（ｂ）は受信素子側へ符号間干渉の対策技術を適用した場合のアイパターンである。

以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。

［第１実施形態］
図１は、本発明の第１実施形態に係るプリント回路板の概略構成を示す説明図である。図１（ａ）は、プリント回路板の等価回路である。図１（ｂ）は、プリント回路板の主伝送線路と平行な方向に沿った断面図であり、図１（ｃ），（ｄ）は、プリント回路板の信号配線層の平面図である。図１（ｅ）は、プリント回路板の主伝送線路と直交する方向に沿った断面図である。

図１（ａ）に示すように、プリント回路板１００は、信号を送信する送信回路１３１を内蔵した送信素子１０１と、信号を受信する受信回路１３２を内蔵した受信素子１０２と、を備えている。この送信回路１３１が出力する信号は、デジタル信号であり、電圧レベルがハイレベル又はローレベルに切り換わる。

また、プリント回路板１００は、送信素子１０１の送信回路１３１の送信端子と、受信素子１０２の受信回路１３２の受信端子とを接続する主伝送線路である伝送線路１１１を備えている。したがって、プリント回路板１００は、シングルエンド伝送方式を採用したものである。

送信回路１３１は、内部抵抗を持った信号源とみなせる。送信回路１３１の送信端子と、伝送線路１１１の一端とは、接続点１０１ａで接続されている。受信回路１３２の受信端子と、伝送線路１１１の他端とは、接続点１０２ａで接続されている。そして、送信回路１３１から送信された信号は、伝送線路１１１を伝播して受信回路１３２に受信される。

受信素子１０２は、一端が接続点１０２ａに接続された終端抵抗器１０３を内蔵しており、終端電圧（例えば電源電圧）が印加された配線１０５に終端抵抗器１０３の他端が接続されている。なお、終端抵抗器１０３は、受信素子１０２に内蔵されているが、受信素子１０２とは別体に信号配線層に配置してもよい。また、終端電圧が、電源電圧である場合について説明するが、安定した一定の電圧であればよく、グラウンド電圧であってもよい。

ここで、伝送線路１１１のインピーダンスは、製造プロセスのばらつきによって一般的に設計値の±１０％以内で変動する。そのため終端抵抗器１０３の抵抗値は、伝送線路１１１のインピーダンスに対して±１０％の誤差を許容する。

本第１実施形態では、プリント回路板１００は、送信回路１３１側に設けられた副伝送線路としての補正線路１１３と、抵抗器としての補正抵抗器１１０と、を備えている。送信回路１３１の送信端子と伝送線路１１１の一端との接続点１０１ａには、補正線路１１３の一端が接続されている。補正線路１１３の他端は、補正抵抗器１１０の一端に接続点１１０ａで接続されている。補正抵抗器１１０の他端は、終端電圧（例えば電源電圧）が印加された配線１０５に接続されている。

次に、図１（ｂ）、図１（ｃ）及び図１（ｄ）を参照しながら、プリント回路板１００の構造について説明する。プリント回路板１００は、信号配線層１２１，１２７、グラウンド層１２３、電源層１２５の間に絶縁層１２２，１２４，１２６を介在させた積層構造となっている。本第１実施形態では、信号配線層１２１が表面層、信号配線層１２７が裏面層、グラウンド層１２３及び電源層１２５、絶縁層１２２、１２４、１２６が、内部層となる。

送信素子１０１、受信素子１０２及び伝送線路１１１は、図１（ｂ）及び図１（ｃ）に示すように、表面層である信号配線層１２１に配置されている。補正抵抗器１１０及び補正線路１１３は、図１（ｂ）及び図１（ｄ）に示すように、裏面層である信号配線層１２７に配置されている。そして、送信素子１０１と補正線路１１３との接続がＶＩＡ１１５を介して行われている。

終端電圧である電源電圧が印加される配線１０５が内部層の電源層１２５に配置されており、補正抵抗器１１０と配線１０５との接続はＶＩＡ１１６を介して行われている。なおＶＩＡ１１５，１１６は図１（ａ）への図示を省略している。

次に、図１（ｅ）を参照しながら、プリント回路板１００の層構造について説明する。信号配線層１２１は厚みｔ１であり、伝送線路１１１が配置されている。絶縁層１２２は厚みｈ１である。グラウンド層１２３は厚みｔ２である。絶縁層１２４は厚みｈ２である。電源層１２５は厚みｔ２である。絶縁層１２６は厚みｈ１である。信号配線層１２７は厚みｔ１であり、補正線路１１３が配置されている。

なお、電源層１２５の補正線路１１３に対向する位置には、開口部１２８が形成されており、開口部１２８内は絶縁層１２４と同じ絶縁体で埋まっている。そのため、補正線路１１３のインピーダンス基準面は、グラウンド層１２３となる。

次に、本第１実施形態のプリント回路板１００におけるタイミングジッタが低減する原理について説明する。図１（ａ）に示す送信回路１３１の内部抵抗（出力インピーダンス）の値をＲ１０１［Ω］とする。また、伝送線路１１１のインピーダンス値をＺ１１１［Ω］、補正線路１１３のインピーダンス値をＺ１１３［Ω］、補正抵抗器１１０の抵抗値をＲ１１０［Ω］、終端抵抗器１０３の抵抗値をＲ１０３［Ω］とする。

各パラメータの関係は、Ｒ１０３＝Ｚ１１１、Ｒｐ≦Ｚ１１３、Ｒ１１０＜Ｚ１１３とする。ここでＲｐは、伝送線路１１１のインピーダンスＺ１１１と送信素子１０１のインピーダンスＲ１０１の並列インピーダンス値であり、Ｒｐ＝（Ｚ１１１×Ｒ１０１）／（Ｚ１１１＋Ｒ１０１）となる。つまり、補正線路１１３のインピーダンス値Ｚ１１３は、送信回路１３１の出力インピーダンス値Ｒ１０１と伝送線路１１１のインピーダンス値Ｚ１１１との並列インピーダンス値以上（Ｒｐ以上）に設定されている。また、補正抵抗器１１０の抵抗値Ｒ１１０は、補正線路１１３のインピーダンス値Ｚ１１３よりも低く設定されている。また、終端抵抗器１０３の抵抗値Ｒ１０３と伝送線路１１１のインピーダンス値Ｚ１１１とが等しく設定されている。

ここで、補正線路１１３を接続点１１０ａ（他端）から接続点１０１ａ（一端）に向かって伝播する信号が接続点１０１ａ（一端）で反射するときの反射係数をγ１とする。また、補正線路１１３を接続点１０１ａ（一端）から接続点１１０ａ（他端）に向かって伝播する信号が接続点１１０ａ（他端）で反射するときの反射係数をγ２とする。

反射係数γ１，γ２は、以下の式（１）、式（２）で表される。
γ１＝（Ｒｐ−Ｚ１１３）／（Ｒｐ＋Ｚ１１３） …（１）
γ２＝（Ｒ１１０−Ｚ１１３）／（Ｒ１１０＋Ｚ１１３） …（２）

一般的にγ１、γ２は、−１≦γ１≦１、−１≦γ２≦１の範囲となるが、本実施形態ではＲｐ≦Ｚ１１３に設定するため、−１＜γ１≦０となる。また、Ｒ１１０＜Ｚ１１３に設定するため、−１＜γ２＜０となる。

送信回路１３１により送信される信号の最小のパルス幅をＴｍｉｎ［ｓｅｃ］、信号の立ち上がり時間をＴｒ［ｓｅｃ］、接続点１０１ａ（補正線路１１３の一端）の振幅をＶ１［Ｖ］とする。また、補正線路１１３の接続点１０１ａ（一端）から接続点１１０ａ（他端）まで信号が伝播するのに要する信号伝播時間をＴｄ［ｓｅｃ］とする。

以下、信号伝播時間Ｔｄが、Ｔｄ＝０．５×Ｔｍｉｎの条件を満たす値となる場合についてＶ１の振る舞いを説明する。まず、送信素子１０１の送信回路１３１から信号が出力され、デジタル符号が「０」から「１」へ変化する場合について説明する。接続点１０１ａの信号（電圧）の振幅は飽和電圧へ向かって変化し、伝送線路１１１と補正線路１１３へ信号が伝播する。この時のＶ１の初期電圧をＶ１ｏとする。まず、伝送線路１１１を伝播した信号は、Ｚ１１１＝Ｒ１０３でインピーダンスが整合しているため、接続点１０２ａでの反射は発生しない。

一方、補正線路１１３へ伝播した信号は、接続点１１０ａで反射する。Ｒ１１０＜Ｚ１１３（−１＜γ２＜０）であるため負の反射が発生し、反射波は、接続点１０１ａへ戻っていく。Ｔｄ＝０．５×Ｔｍｉｎであるため、接続点１０１ａ→接続点１１０ａ→接続点１０１ａの経路に要した時間はＴｍｉｎとなり、「１」のデジタル符号を示す最小パルス幅と一致する。

「１」のデジタル符号が連続する場合は、Ｖ１の初期電圧Ｖ１ｏへ、接続点１１０ａでの反射波（γ２×Ｖ１ｏ）と、接続点１１０ａで反射された信号の接続点１０１ａでの反射波（γ１×γ２×Ｖ１ｏ）が加算される。そのため、２つ目の「１」のデジタル符号を示す信号（電圧）の振幅は、最初の「１」のデジタル符号を示す信号（電圧）の振幅よりも電圧が低下する。Ｔｍｉｎで反射波が加算された時の電圧をＶ１´とすると以下の式となる。
Ｖ１´＝（１＋γ２＋γ１×γ２）×Ｖ１ｏ …（３）

前提条件として、−１＜γ２＜０ と −１＜γ１≦０があるため、γ２×Ｖ１ｏとγ１×γ２×Ｖ１ｏの絶対値は、γ２×Ｖ１ｏの方が大きくなり、Ｖ１ｏ＞Ｖ１´となる。よってこの状態は、信号立ち上がり時の振幅に対し、定常状態の振幅を低くしたデエンファシスの状態である。

一方、デジタル符号が「１」から「０」へ変化する場合は、Ｔｍｉｎ後に送信素子からの信号が「０」になっている。そこへ、（γ２＋γ１×γ２）×Ｖ１ｏが加算されるため、接続点１０１ａの振幅は、定常状態の「０」のデジタル符号を示す信号の振幅よりも低下する。

さらにこの後に「０」のデジタル符号が連続すれば、立ち下がり信号に対する負の反射、すなわち正の振幅が加算されるため、立ち下がり時の「０」のデジタル符号を示す信号（電圧）よりも振幅が増加する。この状態は、信号立ち下がり時の振幅に対し、定常状態の振幅を高くしたデエンファシスの状態である。

以上の原理は、Ｔｄ＝０．５×Ｔｍｉｎで説明したが、高周波成分が多く含まれる部分に本発明を適用すれば、デエンファシスの効果が得られる。そこで、信号の立ち上がり直後の振幅に対して、その後の振幅を相対的に低下させれば良いため、少なくとも信号の立ち上がり時間の振幅がその後の振幅より高くなれば良い。

よって、信号伝播時間Ｔｄが、以下の式（４）の条件を満たす値となる範囲内で、補正線路１１３の長さを設定すれば良い。
０．５×Ｔｒ≦Ｔｄ≦０．５×Ｔｍｉｎ …（４）

具体的には、絶縁層１２２，１２４，１２６の絶縁体の比誘電率をεｒ、補正線路１１３の長さをＬｅｎ１１３とすると、補正線路１１３の長さＬｅｎ１１３は、以下の式（５）で決まる。
Ｌｅｎ１１３≒（ｃｏ／√εｒ）×Ｔｄ …（５）

ここで、ｃｏは光速である。したがって、信号伝播時間Ｔｄが式（４）の条件を満たすように信号伝播時間Ｔｄの値を決定すると、式（５）の関係式により、補正線路１１３の長さＬｅｎ１１３が求まる。この求めた値に補正線路１１３の長さを設定することで、デエンファシスの効果が得られる。

以上のように本実施形態は、デエンファシスの効果を利用している。そのため、接続点１０１ａの信号が伝送線路１１１を伝播して接続点１０２ａに到達したときに高周波成分が減衰しても、デジタル符号が連続する場合と非連続の場合とで、信号が立ち上がりきったときの電圧値の差が小さくなる。また同様に、デジタル符号が連続する場合と非連続の場合とで、信号が立ち下がりきったときの電圧値の差が小さくなる。そのため、信号の立ち上がり始める電圧のばらつき及び立ち下がり始める電圧のばらつきが小さくなる。従って、受信回路１３２において信号が「０」又は「１」の判断に用いられる閾値電圧に到達するタイミングのずれ、即ちタイミングジッタが低減する。

また、補正線路１１３及び補正抵抗器１１０は、受動部材である。このように受動部材によりデエンファシスの機能を実現することができる。また送信回路１３１の出力インピーダンスと伝送線路１１１のインピーダンスとが整合していないが、受信回路１３２側の接続点１０２ａにて終端抵抗器１０３で整合終端されているため、接続点１０２ａでの信号の反射はない。そのため反射波が、受信回路１３２側から送信回路１３１側へ戻って来ることがないため、接続点１０１ａで再反射を発生することがなく、接続点１０１ａでのインピーダンス不整合は信号波形に影響を与えない。

次に、補正線路１１３のインピーダンス値Ｚ１１３と補正抵抗器１１０の抵抗値Ｒ１１０との関係について詳細に説明する。補正線路１１３のインピーダンス値Ｚ１１３と補正抵抗器１１０の抵抗値Ｒ１１０の値は、制御したいデエンファシスの大きさと、定常状態の電圧（受信素子で受信可能な電圧）の大きさで決まる。

デエンファシスの大きさの制御は、デジタル符号が反転した後に，最初に同符号が連続したときの接続点１０１ａの電圧振幅の制御であるため、式（３）で説明できる。また、定常状態の電圧は、同符号が無限に連続した場合の電圧であるため、以下のように説明できる。

「０」から「１」へ符号が変化した後に「１」が連続し、３つめの周期の振幅（電圧）をＶ１´´とする。電圧Ｖ１´´は、接続点１０１ａの前周期の電圧（Ｖ１´）と、前周期からの反射波の１１０ａでの反射波（γ２×（γ１×γ２×Ｖ１ｏ））と、その反射波の接続点１０１ａでの反射波（γ１×γ２×（γ１×γ２×Ｖ１ｏ））の和となる。したがって、電圧Ｖ１´´は、以下の式のようになる。
Ｖ１´´＝Ｖ１´＋γ２×（γ１×γ２×Ｖ１ｏ）
＋γ１×（γ２×（γ１×γ２×Ｖ１ｏ））
＝（１＋γ２＋γ１×γ２）×Ｖ１ｏ
＋γ２×（γ１×γ２×Ｖ１ｏ）＋γ１×（γ２×（γ１×γ２×Ｖ１ｏ））
＝｛１＋γ２＋γ１×γ２＋γ１×γ２^２＋（γ１×γ２）^２｝Ｖ１ｏ
＝〔１＋（１＋γ１）×γ２＋｛（１＋γ１）×γ２×（γ１×γ２）｝〕Ｖ１ｏ

以降「１」が連続すると、反射が繰り返され定常電圧へ収束していく。定常状態（無限時間経過後）の電圧Ｖ１ｘは、立ち上がり時振幅のＶ１ｏと、初項＝（１＋γ１）×γ２、公比＝γ１×γ２の無限等比級数の和となる。したがって、定常状態の電圧Ｖ１ｘは、以下の式（６）となる。
Ｖ１ｘ＝｛１＋（１＋γ１）×γ２／（１−γ１×γ２）｝×Ｖ１ｏ
＝（１＋γ２）／（１−γ１×γ２）×Ｖ１ｏ …（６）

以上、制御したいデエンファシスの大きさと定常電圧の電圧について、回路パラメータとの関係式を説明した。続いて、電圧Ｖ１´とＶ１ｘの制御について説明する。

まず、Ｖ１´の制御について説明する。図２（ａ）に、縦軸に振幅比Ｖ１´／Ｖ１ｏ、横軸に反射係数γ２、パラメータを反射係数γ１としたグラフを示す。なお、信号減衰の補正に必要なデエンファシス量は、図８（ａ）に示すデエンファシスによる振幅補正のない波形における、アイパターンのクロスポイント近傍での、最小電圧８０４と、最大電圧８０３の振幅比より求める。

ここで、伝送線路１１１の伝送率Ｂｖ＝（最小電圧８０４）／（最大電圧８０３）としたとき、以下の式（７）の条件を満たせば、伝送線路１１１での信号減衰を補正するデエンファシスの効果が得られる。なお、Ｂｖは、出力信号の何割が受信端である接続点１０２ａまで減衰せずに伝播するかを示す値であり、予め求めておけばよい。なおＢｖ＜１である。
Ｖ１´／Ｖ１ｏ＝１＋γ２＋γ１×γ２＝Ｂｖ …（７）

この式（７）を満たすように反射係数γ１，γ２を設定することで、接続点１０２ａで最大電圧と最小電圧との電圧差を小さくでき、効果的にタイミングジッタを低減できる。ここで、反射係数γ１，γ２は、式（１），式（２）に示すようにインピーダンス値Ｚ１１３及び抵抗値Ｒ１１０の設定で決まるので、式（７）を満たすようにインピーダンス値Ｚ１１３及び抵抗値Ｒ１１０を設定すれば、効果的にタイミングジッタを低減できる。なお、Ｖ１´／Ｖ１ｏ＝Ｂｖを厳密に満たす必要はなく、後述するタイミングジッタの低減が可能な範囲でＶ１´／Ｖ１ｏ（つまり、Ｚ１１３，Ｒ１１０）を調整可能である。

電圧Ｖ１ｘの制御について説明する。図２（ｂ）に、縦軸に振幅比Ｖ１ｘ／Ｖ１ｏ、横軸に反射係数γ２、パラメータを反射係数γ１としたグラフを示す。まず、図２（ａ）に示すように、反射係数γ２を小さく（即ち、補正抵抗器１１０の抵抗値Ｒ１１０を小さく）すると、デエンファシスの制御量は大きくなる。しかし、反射係数γ２を小さくしすぎると、図２（ｂ）に示すように電圧Ｖ１ｘが小さくなりすぎて受信素子１０２の受信回路１３２にて受信可能な閾値電圧以下になってしまう。

ここで、送信素子１０１の送信回路１３１の出力飽和電圧の幅を分母とし、受信素子１０２の受信回路１３２の入力閾値電圧の幅を分子とする比をＡｖとする。つまり、Ａｖ＝（受信素子の入力閾値電圧）／（送信素子の出力飽和電圧）とする。

即ち、送信回路１３１のハイレベル側の出力飽和電圧とローレベル側の出力飽和電圧との幅が比Ａｖの分母となる。また、受信回路１３２では、受信した信号を「１」と判断するハイレベル側の入力閾値電圧と、受信した信号を「０」と判断するローレベル側の入力閾値電圧とが設定されている。したがって、ハイレベル側の入力閾値電圧とローレベル側の入力閾値電圧との幅が比Ａｖの分子となる。この、比Ａｖは、送信素子１０１及び受信素子１０２の規格によって決まる値である。

例えば高速な伝速規格の１つにＳＳＴＬ＿１８（Ｓｔｕｂ Ｓｅｒｉｅｓ Ｔｅｒｍｉｎａｔｅｄ Ｌｏｇｉｃ ｆｏｒ １．８Ｖ）がある。ＳＳＴＬ＿１８は、出力飽和電圧の振幅範囲０．９±０．９［Ｖ］（０〜１．８［Ｖ］）に対して、入力閾値電圧は０．９［Ｖ］を中心に±０．２５［Ｖ］の幅を持っている。したがって、この場合の比Ａｖは約０．２８である。ここで、Ａｖ＜Ｂｖの必要がある。

立ち上がり時の振幅に対する定常状態の振幅比（Ｖ１ｘ／Ｖ１ｏ）は、式（６）より、（１＋γ２）／（１−γ１×γ２）となる。デエンファシスの効果が大きくなりすぎないための条件は、定常状態の振幅比（Ｖ１ｘ／Ｖ１ｏ）が比Ａｖ以上である。したがって、以下の式（８）の関係にある。
（１＋γ２）／（１−γ１×γ２）≧Ａｖ …（８）

以上まとめると、Ｖ１´／Ｖ１ｏとＶ１ｘ／Ｖ１ｏを制御するためには、０＜Ａｖ＜Ｂｖ＜１の条件の下、式（７）及び式（８）の条件を満たすように、−１＜γ１≦０、−１＜γ２＜０の範囲で、インピーダンス値Ｚ１１３及び抵抗値Ｒ１１０を設定する。インピーダンス値Ｚ１１３と抵抗値Ｒ１１０は、どちらかが一意に決まるものではなく、上記式（７）及び式（８）の条件を満たすようにインピーダンス値Ｚ１１３と抵抗値Ｒ１１０を互いに調整する。

以上のように補正線路１１３のインピーダンス値Ｚ１１３及び補正抵抗器１１０の抵抗値Ｒ１１０を設定したので、受信回路１３２において受信される信号のハイレベル側の電圧が、「１」のデジタル符号が連続してもハイレベル側の入力閾値電圧以上となる。また、受信回路１３２において受信される信号のローレベル側の電圧が、「０」のデジタル符号が連続してもローレベル側の入力閾値電圧以下となる。

［実施例１］
本第１実施形態の効果をコンピュータシミュレーションで示す。シミュレーションに用いた各部のパラメータを以下に示す。まず、送信素子１０１のパラメータについて示す。動作周波数を２［Ｇｂｐｓ］（最小パルス幅Ｔｍｉｎを５００［ｐｓｅｃ］）、出力飽和電圧の振幅範囲を０．９±０．９［Ｖ］、送信回路１３１の出力インピーダンス値Ｒ１０１を２０［Ω］とした。また、送信回路１３１の出力信号立ち上がり時間（立ち下がり時間）Ｔｒを１００［ｐｓｅｃ］とした。

次に、伝送線路１１１のパラメータについて示す。伝送線路１１１の長さを７００［ｍｍ］、伝送線路１１１のインピーダンス値Ｚ１１１を５０［Ω］とした。次に、受信回路１３２のパラメータについて示す。入力閾値電圧を０．９±０．２５［Ｖ］、終端抵抗器１０３の抵抗値Ｒ１０３を５０［Ω］、終端電圧を０．９［Ｖ］とした。次に、補正線路１１３及び補正抵抗器１１０のパラメータについて示す。補正線路１１３のインピーダンス値Ｚ１１３を１５０［Ω］、補正抵抗器１１０の抵抗値Ｒ１１０を５０［Ω］とした。

プリント回路板１００の断面構造寸法は、信号配線層１２１，１２７の厚みｔ１を０．０４３［ｍｍ］、絶縁層１２２，１２６の厚みｈ１を０．１［ｍｍ］、絶縁層１２４の厚みｈ２を１．２［ｍｍ］とした。また、グラウンド層１２３，電源層１２５の厚みｔ２を０．０３５［ｍｍ］、絶縁体の比誘電率εｒを４．３とした。また、配線幅Ｗ１を０．１３５［ｍｍ］とし、配線幅Ｗ２を０．１［ｍｍ］とした。

伝送線路１１１のインピーダンス値Ｚ１１１は、プリント回路板１００の断面構造寸法に関係しており、概ね以下の式で決まる。
Ｚ１１１≒｛６０／√（０．４７５×εｒ＋０．６７）｝×ｌｎ｛４×ｈ１／（０．６７×（０．８×Ｗ１＋ｔ１））｝

このとき、配線幅Ｗ１を０．１３５［ｍｍ］としたので、伝送線路１１１のインピーダンス値Ｚ１１１は５０［Ω］となる。つまり、送信回路１３１の出力インピーダンス値Ｒ１０１（＝２０［Ω］）と伝送線路１１１のインピーダンス値Ｚ１１１（＝５０［Ω］）とが整合（一致）していない場合を想定している。

また、電源層１２５において補正線路１１３に対向する位置には、開口部１２８があり絶縁体で埋まっているため、リファレンス層となるグラウンド層１２３までの距離が１．３３５［ｍｍ］となる。この場合、Ｗ２＝０．１［ｍｍ］で、Ｚ１１３＝１５０［Ω］となる。

ここで、補正線路１１３における信号伝播時間Ｔｄは、０．５×Ｔｍｉｎとなる２５０［ｐｓｅｃ］とした。そして、絶縁体の比誘電率εｒが４．３であるため、補正線路１１３の長さＬｅｎ１１３は、式（２）より、Ｌｅｎ１１３≒（ｃｏ／√εｒ）×Ｔｄ＝３６［ｍｍ］となる。なお、ｃｏは光速であり、ｃｏ≒３．０×１０^８［ｍ／ｓｅｃ］とした。

次に、Ｚ１１３，Ｒ１１３の値は、伝送線路１１１の特性による信号波形の鈍り（伝送率Ｂｖ）から勘案して設定している。図８（ａ）に示すデエンファシスによる振幅補正のない波形において、受信端のアイパターンのクロスポイント近傍で、（最小電圧８０４）＝１．３８［Ｖ］と、（最大電圧８０３）＝１．５３［Ｖ］になっており、Ｂｖ＝０．９０である。

上記に挙げたパラメータによって決まる値は以下である。Ｒｐ＝Ｒ１０１／／Ｚ１１１＝１４．３［Ω］、γ１＝−０．８３、γ２＝−０．５、Ａｖ＝０．２８である。Ｖ１´／Ｖ１ｏ＝０．９１５≒Ｂｖ＝０．９０、Ｖ１ｘ／Ｖ１ｏ＝０．８５＞Ａｖ＝０．２８となり、条件を満たす。

コンピュータシミュレーションによる信号の電圧波形を、図３（ａ）に示す。図３（ａ）の上図は、接続点１０１ａの電圧波形である。図３（ａ）の下図は、受信端となる接続点１０２ａの電圧波形である。図３（ａ）の楕円枠１４１，１４２で示した部分がデエンファシス効果を示している。受信端となる接続点１０２ａでは、伝送線路によって高周波成分が減衰したので、楕円枠１４３，１４４で示すように振幅がほぼ一定になっている。

図３（ｂ）は受信端となる接続点１０２ａの電圧をアイパターン表示したものである。補正線路１１３の信号伝播時間Ｔｄが０．５×Ｔｍｉｎ（＝２５０［ｐｓｅｃ］）となるように、補正線路１１３の長さが設定されている。図３（ｂ）に示す閾値電圧０．９［Ｖ］でのタイミングジッタ１４５は、２５［ｐｓｅｃ］あった。

また、補正線路１１３の信号伝播時間Ｔｄを、０．５×Ｔｒ（＝０．５×１００［ｐｓｅｃ］＝５０［ｐｓｅｃ］）とした場合の接続点１０２ａでのアイパターンのシミュレーション結果を図３（ｃ）に示す。つまり、補正線路１１３の信号伝播時間Ｔｄが０．５×Ｔｒ（＝５０［ｐｓｅｃ］）となるように、補正線路１１３の長さが設定されている。図３（ｃ）に示す閾値電圧０．９［Ｖ］でのタイミングジッタ１４６は、４３［ｐｓｅｃ］あった。

これに対し、比較例として回路定数は変更せず、補正線路１１３、補正抵抗器１１０を接続点１０２ａへ接続したとき（特許文献１に相当）の接続点１０２ａのアイパターンのコンピュータシミュレーション結果を図８（ｂ）に示す。図８（ｂ）に示す閾値電圧０．９［Ｖ］でのタイミングジッタ８１０は、８０［ｐｓｅｃ］あった。

この接続の場合は、受信端での反射が送信端へ戻り、戻った信号が送信端でも反射され再び受信端へ戻ってくる。そのため受信端での振幅が安定しない。よって図３（ｂ）及び図３（ｃ）に示したタイミングジッタ１４５，１４６の方が、図８（ｂ）に示したタイミングジッタ８１０よりも小さい。また、図８（ａ）に示すデエンファシスによる振幅補正のない波形のタイミングジッタ８００は５３［ｐｓｅｃ］であるため、図３（ｂ），図３（ｃ）の方が、タイミングジッタが小さい。

即ち、補正線路１１３における信号伝播時間Ｔｄが、０．５×Ｔｒ≦Ｔｄ≦０．５×Ｔｍｉｎの条件を満たすように補正線路１１３の長さを設定したことにより、タイミングジッタが、比較例で示した図８（ａ），（ｂ）のタイミングジッタよりも低減している。そして、タイミングジッタを最も効果的に低減させることができるのは、信号伝播時間Ｔｄが、０．５×Ｔｍｉｎの条件を満たすように補正線路１１３の長さを設定した場合である。このように、タイミングジッタを低減することで、回路の動作マージンが向上する。

次に、振幅比Ｖ１´／Ｖ１ｏの許容範囲についてのアイパターンのシミュレーション結果を図４に示す。

伝送率Ｂｖが０．９より５％大きい場合、Ｖ１´／Ｖ１ｏ＝０．９４５を、Ｚ１１３＝１５０［Ω］、Ｒ１１３＝７８［Ω］で実現した。そして、Ｔｄ＝２５０［ｐｓｅｃ］のときの接続点１０２ａでのアイパターンは、図４（ａ）の上図のようになり、タイミングジッタ１５１は３３［ｐｓｅｃ］となった。Ｔｄ＝５０［ｐｓｅｃ］のときの接続点１０２ａでのアイパターンは、図４（ａ）の下図のようになり、タイミングジッタ１５２は５０［ｐｓｅｃ］となった。また、Ｖ１´／Ｖ１ｏ＝Ｂｖ＋５％の条件においても、Ｖ１ｘ／Ｖ１ｏ＝０．９２６でＡｖの条件も満たしている。

また、伝送率Ｂｖが０．９より５％小さい場合、Ｖ１´／Ｖ１ｏ＝０．８５５を、Ｚ１１３＝１００［Ω］、Ｒ１１３＝２７［Ω］で実現した。Ｔｄ＝２５０［ｐｓｅｃ］のときの接続点１０２ａでのアイパターンは、図４（ｂ）の上図のようになり、タイミングジッタ１５３は４３［ｐｓｅｃ］となった。Ｔｄ＝５０［ｐｓｅｃ］のときの接続点１０２ａでのアイパターンは、図４（ｂ）の下図のようになり、タイミングジッタ１５４は３５［ｐｓｅｃ］となった。また、Ｖ１´／Ｖ１ｏ＝Ｂｖ−５％の条件においても、Ｖ１ｘ／Ｖ１ｏ＝０．７４７でＡｖの条件も満たしている。

以上のように、Ｖ１´／Ｖ１ｏ＝Ｂｖ±５％の範囲であっても、図４（ａ），（ｂ）のタイミングジッタの方が、図８（ａ），（ｂ）に示した比較例のタイミングジッタ８００，８１０よりも低減している。

［第２実施形態］
次に、本発明の第２実施形態に係るプリント回路板について詳細に説明する。図５は、本発明の第２実施形態に係るプリント回路板の概略構成を示す説明図である。図５（ａ）は、プリント回路板の等価回路である。図５（ｂ）は、プリント回路板の主伝送線路と平行な方向に沿った断面図であり、図５（ｃ），（ｄ）は、プリント回路板の信号配線層の平面図である。図５（ｅ）は、プリント回路板の主伝送線路と直交する方向に沿った断面図である。

図５（ａ）に示すように、プリント回路板２００は、差動の２つの信号を送信する送信回路２３１を内蔵した差動送信素子２０１と、差動の２つの信号を受信する受信回路２３２を内蔵した差動受信素子２０２と、を備えている。差動送信素子２０１の送信回路２３１は、一方の差動信号を出力する第１の送信端子と他方の差動信号を出力する第２の送信端子を有している。また、差動受信素子２０２の受信回路２３２は、一方の差動信号を入力する第１の受信端子と他方の差動信号を入力する第２の受信端子とを有している。

差動の２つの信号は、デジタル信号であり、電圧レベルがハイレベル又はローレベルに切り換わる、互いに位相が１８０度異なる信号である。つまり、一方の差動信号がハイレベルに切り換わるときは、他方の差動信号はローレベルに切り換わり、一方の差動信号がローレベルに切り換わるときは、他方の差動信号はハイレベルに切り換わる。

また、プリント回路板２００は、一方の差動信号が伝播する第１の主伝送線路である伝送線路２１１と、他方の差動信号が伝播する第２の主伝送線路である伝送線路２１２とを備えている。したがって、プリント回路板２００は、差動伝送方式を採用したものである。

送信回路２３１は、第１の送信端子から見て内部抵抗を持った一方の差動信号を出力する信号源２０４が接続された等価回路と、第２の送信端子から見て内部抵抗を持った他方の差動信号を出力する信号源２０５が接続された等価回路とで表される。

送信回路２３１の第１の送信端子と、伝送線路２１１の一端とは、接続点２０１ａで接続されている。また、送信回路２３１の第２の送信端子と、伝送線路２１２の一端とは、接続点２０１ｂで接続されている。

受信回路２３２の第１の受信端子と、伝送線路２１１の他端とは、接続点２０２ａで接続されている。また、受信回路２３２の第２の受信端子と、伝送線路２１２の他端とは、接続点２０２ｂで接続されている。そして、送信回路２３１から送信された２つの差動信号のそれぞれは、伝送線路２１１，２１２のそれぞれを伝播して受信回路２３２に受信される。

差動受信素子２０２は、一端が接続点２０２ａに接続され、他端が接続点２０２ｂに接続された終端抵抗器２０３を内蔵している。なお、終端抵抗器２０３は、差動受信素子２０２とは別体に信号配線層に配置してもよい。

ここで、伝送線路２１１，２１２の差動インピーダンスは、製造プロセスのばらつきによって一般的に設計値の±１０％以内で変動する。そのため終端抵抗器２０３の抵抗値は、伝送線路２１１，２１２の差動インピーダンスに対して±１０％の誤差を許容する。

本第２実施形態では、プリント回路板２００は、送信回路２３１側に設けられ、接続点２０１ａに接続された第１の副伝送線路としての補正線路２１３を備えている。また、プリント回路板２００は、送信回路２３１側に設けられ、接続点２０１ｂに接続された第２の副伝送線路としての補正線路２１４を備えている。そして、プリント回路板２００は、補正線路２１３と補正線路２１４との間に接続された抵抗器としての補正抵抗器２１０を備えている。

具体的に説明すると、送信回路２３１の第１の送信端子と伝送線路２１１の一端との接続点２０１ａには、補正線路２１３の一端が接続されている。また、送信回路２３１の第２の送信端子と伝送線路２１２の一端との接続点２０１ｂには、補正線路２１４の一端が接続されている。そして、各補正線路２１３、２１４の他端の間に補正抵抗器２１０が接続されている。つまり、補正線路２１３の他端と補正抵抗器２１０の一端とが接続点２１０ａで接続され、補正線路２１４の他端と補正抵抗器２１０の他端とが接続点２１０ｂで接続されている。

次に、図５（ｂ）、図５（ｃ）及び図５（ｄ）を参照しながら、プリント回路板２００の構造について説明する。プリント回路板２００は、信号配線層２２１，２２７、グラウンド層２２３、電源層２２５の間に絶縁層２２２，２２４，２２６を介在させた積層構造となっている。本第２実施形態では、信号配線層２２１が表面層、信号配線層２２７が裏面層、グラウンド層２２３及び電源層２２５、絶縁層２２２、２２４、２２６が、内部層となる。

差動送信素子２０１、差動受信素子２０２及び伝送線路２１１，２１２は、図５（ｂ）及び図５（ｃ）に示すように、表面層である信号配線層２２１に配置されている。補正抵抗器２１０及び補正線路２１３、２１４は、図５（ｂ）及び図５（ｄ）に示すように、裏面層である信号配線層２２７に配置されている。

そして、差動送信素子２０１と補正線路２１３との接続がＶＩＡ２１５を介して行われている。同様に、差動送信素子２０１と補正線路２１４との接続がＶＩＡ２１６を介して行われている。なおＶＩＡ２１５，２１６は図５（ａ）への図示を省略している。

次に、図５（ｅ）を参照しながら、プリント回路板２００の層構造について説明する。信号配線層２２１は厚みｔ１であり、伝送線路２１１，２１２が配置されている。絶縁層２２２は厚みｈ１である。グラウンド層２２３は厚みｔ２である。絶縁層２２４は厚みｈ２である。電源層２２５は厚みｔ２である。絶縁層２２６は厚みｈ１である。信号配線層２２７は厚みｔ１であり、補正線路２１３、２１４が配置されている。

なお、電源層２２５の補正線路２１３、２１４に対向する位置には、開口部２２８が形成されており、開口部２２８内は絶縁層２２４と同じ絶縁体で埋まっている。そのため、補正線路２１３、２１４のインピーダンス基準面は、グラウンド層２２３となる。

次に、本第２実施形態のプリント回路板２００におけるタイミングジッタが低減する原理について説明する。図５（ａ）に示す送信回路２３１の信号源２０４の内部抵抗（出力インピーダンス）の値をＲ２０４［Ω］とする。送信回路２３１の信号源２０５の内部抵抗（出力インピーダンス）の値をＲ２０５［Ω］とする。

また、伝送線路２１１のインピーダンス値をＺ２１１［Ω］、伝送線路２１２のインピーダンス値をＺ２１２［Ω］、補正線路２１３のインピーダンス値をＺ２１３［Ω］、補正線路２１４のインピーダンス値をＺ２１４［Ω］とする。また、補正抵抗器２１０の抵抗値をＲ２１０［Ω］、終端抵抗器２０３の抵抗値をＲ２０３［Ω］とする。

各パラメータの関係は、０．５×Ｒ２０３＝Ｚ２１１＝Ｚ２１２、Ｒｑ≦Ｚ２１３、Ｒｓ≦Ｚ２１４、０．５×Ｒ２１０＜Ｚ２１３、０．５×Ｒ２１０＜Ｚ２１４とする。ここでＲｑは、伝送線路２１１のインピーダンスＺ２１１と送信素子２０１内の信号源２０４のインピーダンスＲ２０４の並列インピーダンスであり、Ｒｑ＝（Ｚ２１１×Ｒ２０４）／（Ｚ２１１＋Ｒ２０４）となる。Ｒｓは、伝送線路２１２のインピーダンスＺ２１２と送信素子２０１内の信号源２０５のインピーダンスＲ２０５の並列インピーダンスであり、Ｒｓ＝（Ｚ２１２×Ｒ２０５）／（Ｚ２１２＋Ｒ２０５）となる。

つまり、補正線路２１３のインピーダンス値Ｚ２１３は、送信素子２０１内の信号源２０４（第１の送信端子から見た送信回路２３１）のインピーダンス値Ｒ２０４と伝送線路２１１のインピーダンス値Ｚ２１１との並列インピーダンスＲｑ以上に設定されている。
補正線路２１４のインピーダンス値Ｚ２１４は、送信素子２０１内の信号源２０５（第２の送信端子から見た送信回路２３１）のインピーダンス値Ｒ２０５と伝送線路２１２のインピーダンス値Ｚ２１２との並列インピーダンスＲｓ以上に設定されている。また、補正抵抗器２１０の抵抗値Ｒ２１０の０．５倍は、補正線路２１３のインピーダンス値Ｚ１１３よりも低く設定されている。補正抵抗器２１０の抵抗値Ｒ２１０の０．５倍は、補正線路２１４のインピーダンス値Ｚ１１４よりも低く設定されている。言い換えれば、補正抵抗器２１０の抵抗値Ｒ２１０は、各補正線路２１３，２１４の２倍のインピーダンス値２×Ｚ２１３，２×Ｚ２１４よりも低く設定されている。また、終端抵抗器２０３の抵抗値Ｒ２０３の０．５倍と伝送線路２１１，２１２のインピーダンス値Ｚ２１１，Ｚ２１２とが等しく設定されている。

ここで、本第２実施形態では、図５（ａ）を理想的な差動伝送の系と考えると、補正抵抗器２１０の中点と終端抵抗器２０３の中点とが仮想グラウンドになる。そこで、シングルエンド伝送方式と同様にデエンファシスの原理を考えることができる。

ここで、補正線路２１３を、接続点２１０ａ（他端）から接続点２０１ａ（一端）に向かって伝播する信号が接続点２０１ａ（一端）で反射するときの反射係数をγ１とする。補正線路２１３を、接続点２０１ａ（一端）から接続点２１０ａ（他端）に向かって伝播する信号が接続点２１０ａ（他端）で反射するときの反射係数をγ２とする。

補正線路２１４を、接続点２１０ｂ（他端）から接続点２０１ｂ（一端）に向かって伝播する信号が接続点２０１ｂ（一端）で反射するときの反射係数をγ３とする。補正線路２１４を、接続点２０１ｂ（一端）から接続点２１０ｂ（他端）に向かって伝播する信号が接続点２１０ｂ（他端）で反射するときの反射係数をγ４とする。

反射係数γ１，γ３は、以下の式（９），式（１０）で表される。
γ１＝（Ｒｑ−Ｚ２１３）／（Ｒｑ＋Ｚ２１３） …（９）
γ３＝（Ｒｓ−Ｚ２１４）／（Ｒｓ＋Ｚ２１４） …（１０）
ただし、Ｒｑ＝（Ｚ２１１×Ｒ２０４）／（Ｚ２１１＋Ｒ２０４）、Ｒｓ＝（Ｚ２１２×Ｒ２０５）／（Ｚ２１２＋Ｒ２０５）である。

また、補正抵抗器２１０の中点が仮想グラウンドになるため、反射係数γ２，γ４は、以下の式（１１），式（１２）で表される。
γ２＝（０．５×Ｒ２１０−Ｚ２１３）／（０．５×Ｒ２１０＋Ｚ２１３） …（１１）
γ４＝（０．５×Ｒ２１０−Ｚ２１４）／（０．５×Ｒ２１０＋Ｚ２１４） …（１２）

一般的にγ１、γ３は、−１≦γ１≦１、−１≦γ３≦１の範囲となるが、本実施形態ではＲｑ≦Ｚ２１３に設定するため、−１＜γ１≦０となる。Ｒｓ≦Ｚ２１４に設定するため、−１＜γ３≦０となる。また、γ２、γ４は一般的に、−１≦γ２≦１、−１≦γ４≦１の範囲となるが、０．５×Ｒ２１０＜Ｚ２１３に設定するため、−１＜γ２＜０となる。０．５×Ｒ２１０＜Ｚ２１４に設定するため、−１＜γ４＜０となる。

ここで、本第２実施形態では、図５（ａ）を理想的な差動伝送の系と考えると、補正抵抗器２１０の中点と終端抵抗器２０３の中点とが仮想グラウンドになるため、シングルエンド伝送方式と同様の原理でデエンファシス効果が得られる。また接続点２０１ｂでは、接続点２０１ａと信号の位相が反転している以外は同様の原理で動作しているため、差動信号としてデエンファシスの効果がある。

送信回路２３１により送信される差動信号の最小のパルス幅をＴｍｉｎ［ｓｅｃ］、送信回路２３１により送信される差動信号の立ち上がり時間をＴｒ［ｓｅｃ］とする。また、信号が各補正線路２１３、２１４の一端から他端に伝播するのに要する信号伝播時間をＴｄとする。各補正線路２１３、２１４における信号伝播時間Ｔｄが、０．５×Ｔｒ≦Ｔｄ≦０．５×Ｔｍｉｎの条件を満たすように、各補正線路２１３、２１４の長さを設定すれば良い。

本第２実施形態では、差動伝送方式であるため、補正抵抗器２１０を２つの補正線路２１３、２１４で共有できる。また、シングルエンド伝送方式の場合には、補正抵抗器を終端するために終端電圧の供給が必要となるが、本第２実施形態では、差動終端の形態を取っているため、終端電圧の供給が不要となる。

信号源２０４，２０５が出力する各差動信号の立ち上がり時間や最小パルス幅がアンバランスの場合は、補正線路２１３、２１４の長さを調節することで信号伝播時間を調整し、バランスを取ることができる。

絶縁層２２２，２２４，２２６の絶縁体の比誘電率をεｒ、各補正線路２１３、２１４の長さをＬｅｎとすると、Ｌｅｎ≒（ｃｏ／√εｒ）×Ｔｄで表されるので、信号伝播時間Ｔｄの値を決定すると、補正線路２１３、２１４の長さＬｅｎが求まる。この求めた値に補正線路２１３、２１４の長さを設定することで、デエンファシスの効果が得られる。

したがって、上記第１実施形態と同様に、受動部材によりデエンファシスの機能を実現することができる。そして、送信回路２３１の出力インピーダンスと伝送線路２１１（２１２）のインピーダンスとが整合していなくても、受信回路２３２において受信される信号のタイミングジッタが低減する。

次に、補正線路２１３、２１４のインピーダンス値Ｚ２１３，Ｚ２１４と補正抵抗器２１０の抵抗値Ｒ２１０との関係について説明する。考え方は上記第１実施形態と同様である。

上記第１実施形態と同様に、デエンファシスによる対策がないときの受信端アイパターンのクロスポイント近傍での、最小電圧と最大電圧との比より各伝送線路２１１，２１２の信号の伝送率Ｂｖが求まる。また、上記第１実施形態と同様に、送信回路２３１の出力飽和電圧の幅を分母とし、受信回路２３２の入力閾値電圧の幅を分子とした比Ａｖが求まる。

例えば差動伝送素子として代表的なＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）は、差動出力電圧±３５０［ｍＶ］に対して、差動入力閾値電圧は±１００［ｍＶ］である。この場合のＡｖは、約０．２９となる。また、Ａｖ＜Ｂｖである。

そして、伝送率Ｂｖ及び比Ａｖにより、各補正線路２１３、２１４のインピーダンス値Ｚ２１３，Ｚ２１４及び補正抵抗器の抵抗値Ｒ２１０を設定することができる。

以上より、０＜Ａｖ＜Ｂｖ＜１の条件の下、反射係数γ１，γ２，γ３，γ４が、以下の式（１３），式（１４），式（１５），式（１６）の条件を満たす値となる範囲内で、各インピーダンス値Ｚ２１３，Ｚ２１４及び抵抗値Ｒ２１０が設定されている。
（１＋γ２）／（１−γ１×γ２）≧Ａｖ …（１３）
（１＋γ４）／（１−γ３×γ４）≧Ａｖ …（１４）
１＋γ２＋γ１×γ２＝Ｂｖ±５％ …（１５）
１＋γ４＋γ３×γ４＝Ｂｖ±５％ …（１６）

インピーダンス値Ｚ２１３，Ｚ２１４、及び抵抗値Ｒ２１０は、いずれかが一意に決まるものではなく、上記Ａｖ、Ｂｖの条件を満たすようにインピーダンス値Ｚ２１３，Ｚ２１４、及び抵抗値Ｒ２１０を互いに調整する。

ここで、シングルエンドの伝送線路２１１，２１２のインピーダンス値Ｚ２１１，Ｚ２１２は概ね以下のように決まる。
Ｚ２１１，Ｚ２１２≒｛６０／√（０．４７５εｒ＋０．６７）｝×ｌｎ｛４×ｈ１／（０．６７（０．８×Ｗ１＋ｔ１））｝［Ω］

また、差動インピーダンスＺｄｉｆｆは、Ｚ２１１＝Ｚ２１２＝Ｚｏとすると、
Ｚｄｉｆｆ≒２Ｚｏ｛１−０．４８×ｅｘｐ（−０．９６×ＷＧ１／ｈ１）｝［Ω］となる。

以上、本第２実施形態では、上記第１実施形態と同様に、受動部材によりデエンファシスの機能を実現することができる。そして、送信回路２３１の出力インピーダンスと伝送線路２１１，２１２のインピーダンスとがそれぞれ整合していなくても、符号間干渉によるタイミングジッタが低減する。

［第３実施形態］
次に、本発明の第３実施形態に係るプリント回路板について説明する。図６は、第３実施形態のプリント回路板を示す図である。なお、図６に示すプリント回路板の等価回路は、図５（ａ）のプリント回路板と同じであり、上記第２実施形態と同様の構成については、同一符号を付して説明を省略する。

上記第１，第２実施形態では、裏面層の信号配線層に、副伝送線路としての補正線路を配置した場合について説明したが、本第３実施形態では、内部層の信号配線層に副伝送線路としての補正線路を配置した場合について説明する。なお、以下、プリント回路板の等価回路が第２実施形態と同様の場合について説明するが、プリント回路板の等価回路が第１実施形態と同様の場合についても適用可能である。

以下、プリント回路板３００の構造について説明する。図６（ａ）に示すように、プリント回路板３００は、信号配線層３２１、３２３、３２４、３２６、グラウンド層３２２、電源層３２５の間に絶縁層３３１、３３２、３３３、３３４、３３５を介在させた積層構造となっている。本第３実施形態では、信号配線層３２１が表面層、信号配線層３２６が裏面層、その他の層３２２、３２３、３２４、３２５、３３１、３３２、３３３、３３４、３３５が、内部層となる。

図６（ｂ）に示すように、差動送信素子２０１及び差動受信素子２０２は、表面層である信号配線層３２１に配置され、主伝送線路である伝送線路２１１，２１２も信号配線層３２１に配置される。図６（ｃ）に示すように、抵抗器である補正抵抗器２１０は、裏面層である信号配線層３２６に配置されている。

副伝送線路である補正線路２１３、２１４は、内部層である信号配線層３２３に配置されている。差動送信素子２０１と補正線路２１３との接続はＶＩＡ３１５を介して行われている。差動送信素子２０１と補正線路２１４との接続はＶＩＡ３１６を介して行われている。補正線路２１３と補正抵抗器２１０との接続はＶＩＡ３１７を介して行われている。補正線路２１４と補正抵抗器２１０との接続はＶＩＡ３１８を介して行われている。

本第３実施形態においても、上記第１実施形態と同様に、タイミングジッタが低減するという効果を奏する。

［第４実施形態］
次に、本発明の第４実施形態に係るプリント回路板について説明する。図７は、第４実施形態のプリント回路板を示す図である。なお、図７に示すプリント回路板の等価回路は、図５（ａ）のプリント回路板と同じであり、上記第２実施形態と同様の構成については、同一符号を付して説明を省略する。

上記第１，第２実施形態では、裏面層の信号配線層に、副伝送線路としての補正線路を配置した場合について説明したが、本第４実施形態では、内部層の信号配線層に副伝送線路としての補正線路及び抵抗器としての補正抵抗器を配置した場合について説明する。なお、以下、プリント回路板の等価回路が第２実施形態と同様の場合について説明するが、プリント回路板の等価回路が第１実施形態と同様の場合についても適用可能である。

以下、プリント回路板４００の構造について説明する。図７（ａ）に示すように、プリント回路板４００は、信号配線層４２１，４２３，４２４，４２６、グラウンド層４２２、電源層４２５の間に絶縁層４３１，４３２，４３３，４３４，４３５を介在させた積層構造となっている。本第４実施形態では、信号配線層４２１が表面層、信号配線層４２６が裏面層、その他の層４２２，４２３，４２４，４２５，４３１，４３２，４３３，４３４，４３５が、内部層となる。

図７（ｂ）に示すように、差動送信素子２０１及び差動受信素子２０２は、表面層である信号配線層４２１に配置され、主伝送線路である伝送線路２１１，２１２も信号配線層４２１に配置される。図７（ａ）及び図７（ｃ）に示すように、副伝送線路である補正線路２１３、２１４は、内部層である信号配線層４２３に配置されており、抵抗器である補正抵抗器２１０は、内部層である信号配線層４２４に配置されている。

差動送信素子２０１と補正線路２１３との接続はＶＩＡ４１５を介して行われている。差動送信素子２０１と補正線路２１４との接続はＶＩＡ４１６を介して行われている。補正線路２１３と補正抵抗器２１０との接続はＶＩＡ４１７を介して行われている。補正線路２１４と補正抵抗器２１０との接続はＶＩＡ４１８を介して行われている。

本第４実施形態においても、上記第１実施形態と同様に、タイミングジッタが低減するという効果を奏する。

なお、上記実施の形態に基づいて本発明を説明したが、本発明はこれに限定されるものではない。

１００ プリント回路板
１１０ 補正抵抗器（抵抗器）
１１１ 伝送線路（主伝送線路）
１１３ 補正線路（副伝送線路）
１３１ 送信回路
１３２ 受信回路
２００ プリント回路板
２１０ 補正抵抗器（抵抗器）
２１１ 伝送線路（第１の主伝送線路）
２１２ 伝送線路（第２の主伝送線路）
２１３ 補正線路（第１の副伝送線路）
２１４ 補正線路（第２の副伝送線路）
２３１ 送信回路
２３２ 受信回路

Claims (4)

1. 信号を送信する送信回路と、信号を受信する受信回路と、前記送信回路と前記受信回路とを接続し、信号が伝播する主伝送線路と、を備え、前記送信回路の出力インピーダンス値と前記主伝送線路のインピーダンス値とが異なるプリント回路板において、
   前記送信回路と前記主伝送線路との接続点に一端が接続され、前記送信回路の出力インピーダンス値と前記主伝送線路のインピーダンス値との並列インピーダンス値以上のインピーダンス値に設定された副伝送線路と、
   前記副伝送線路の他端に接続され、前記副伝送線路のインピーダンス値よりも低い抵抗値に設定された抵抗器と、を備え、
   信号が前記副伝送線路の一端から他端に伝播するのに要する信号伝播時間をＴｄ、
   前記送信回路により送信される信号の最小のパルス幅をＴｍｉｎ、
   前記送信回路により送信される信号の立ち上がり時間をＴｒとしたとき、
   信号伝播時間Ｔｄが０．５×Ｔｒ≦Ｔｄ≦０．５×Ｔｍｉｎの条件を満たす値となる範囲内で、前記副伝送線路の長さが設定されていることを特徴とするプリント回路板。
2. 前記副伝送線路を他端から一端に向かって伝播する信号が一端で反射するときの反射係数をγ１、
   前記副伝送線路を一端から他端に向かって伝播する信号が他端で反射するときの反射係数をγ２、
   前記送信回路の出力飽和電圧の幅を分母とし、前記受信回路の入力閾値電圧の幅を分子とした比をＡｖ、
   前記主伝送線路の信号の伝送率をＢｖとしたとき、
   ０＜Ａｖ＜Ｂｖ＜１の条件の下、反射係数γ１，γ２が、
   （１＋γ２）／（１−γ１×γ２）≧Ａｖ、
   １＋γ２＋γ１×γ２＝Ｂｖ±５％
   の条件を満たす値となる範囲内で、前記副伝送線路のインピーダンスの値及び前記抵抗器の抵抗値が設定されていることを特徴とする請求項１に記載のプリント回路板。
3. 差動信号を送信する第１の送信端子及び第２の送信端子を有する送信回路と、差動信号を受信する第１の受信端子及び第２の受信端子を有する受信回路と、前記送信回路と前記受信回路とを接続し、差動信号が伝播する第１の主伝送線路及び第２の主伝送線路とを備え、前記第１の送信端子から見た前記送信回路の出力インピーダンス値と前記第１の主伝送線路のインピーダンス値とが異なり、かつ前記第２の送信端子から見た前記送信回路の出力インピーダンス値と前記第２の主伝送線路のインピーダンス値とが異なるプリント回路板において、
   前記送信回路の第１の送信端子と前記第１の主伝送線路との接続点に一端が接続され、前記第１の送信端子から見た前記送信回路の出力インピーダンス値と前記第１の主伝送線路のインピーダンス値との並列インピーダンス値以上のインピーダンス値に設定された第１の副伝送線路と、
   前記送信回路の第２の送信端子と前記第２の主伝送線路との接続点に一端が接続され、前記第２の送信端子から見た前記送信回路の出力インピーダンス値と前記第２の主伝送線路のインピーダンス値との並列インピーダンス値以上のインピーダンス値に設定された第２の副伝送線路と、
   前記各副伝送線路の他端の間に接続され、前記各副伝送線路の２倍のインピーダンス値よりも低い抵抗値に設定された抵抗器と、を備え、
   信号が前記各副伝送線路の一端から他端に伝播するのに要する信号伝播時間をＴｄ、
   前記送信回路により送信される差動信号の最小のパルス幅をＴｍｉｎ、
   前記送信回路により送信される差動信号の立ち上がり時間をＴｒとしたとき、
   信号伝播時間Ｔｄが０．５×Ｔｒ≦Ｔｄ≦０．５×Ｔｍｉｎの条件を満たす値となる範囲内で、前記各副伝送線路の長さが設定されていることを特徴とするプリント回路板。
4. 前記第１の副伝送線路を他端から一端に向かって伝播する信号が一端で反射するときの反射係数をγ１、
   前記第１の副伝送線路を一端から他端に向かって伝播する信号が他端で反射するときの反射係数をγ２、
   前記第２の副伝送線路を他端から一端に向かって伝播する信号が一端で反射するときの反射係数をγ３、
   前記第２の副伝送線路を一端から他端に向かって伝播する信号が他端で反射するときの反射係数をγ４、
   前記送信回路の出力飽和電圧の幅を分母とし、前記受信回路の入力閾値電圧の幅を分子とした比をＡｖ、
   前記各主伝送線路の信号の伝送率をＢｖとしたとき、
   ０＜Ａｖ＜Ｂｖ＜１の条件の下、反射係数γ１，γ２，γ３，γ４が、
   （１＋γ２）／（１−γ１×γ２）≧Ａｖ、
   （１＋γ４）／（１−γ３×γ４）≧Ａｖ、
   １＋γ２＋γ１×γ２＝Ｂｖ±５％、
   １＋γ４＋γ３×γ４＝Ｂｖ±５％
   の条件を満たす値となる範囲内で、前記各副伝送線路のインピーダンス値及び前記抵抗器の抵抗値が設定されていることを特徴とする請求項３に記載のプリント回路板。

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