JP6389655B2 - プリント回路板および電子機器 - Google Patents
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Description
図1は、本発明の第1実施形態に係るプリント回路板100を示す図である。図1(a)はプリント回路板100の等価回路、図1(b)はプリント回路板100、そして図1(c)はプリント回路板100のI−II線に沿った断面構造を示す。
本実施形態に係るプリント回路板100は、送信素子101、ダンピング抵抗(抵抗素子)102a、102b、伝送線路103a、103b、受信素子104、及び遅延素子105a、105bを備える。
ここで、本発明の比較例として図8に示す従来のプリント回路板の構成を説明する。図8(a)のプリント回路板500aでは、送信素子501及びダンピング抵抗502(チップ抵抗)は、直に接続されず、伝送線路503上のスタブ503aを介して接続される。このため、実質的に伝送線路503は、スタブ503aと伝送線路503bから構成されることになる。
ダンピング抵抗102a、102b及び遅延素子105a、105bで構成されたリング状回路は、遅延素子105a、105bにおける信号の伝搬遅延時間が0.5trであるため、集中定数回路と分布定数回路との境界領域となっている。そのため、プリント回路板100の等価回路は、図2(a)、(b)に示す等価回路として考えることができる。以下、この点についてさらに詳しく説明する。
次に、図2(a)、(b)に示した等価回路100a、100bを用いて、本実施例における信号の伝搬と反射波の振る舞いについて説明する。送信素子101から送信された信号が波形整形された状態で受信素子104に到達すると、伝送回路は安定動作することになる。そのため、受信素子104における電圧波形に着目する。
次に、本実施例のタイミングジッタと図8に示す従来技術のタイミングジッタとを比較する。
(1)ダンピング抵抗102a、102b及び遅延素子105a、105bで構成されたリング状回路の仮想の直流抵抗値Rvが、(0.9Zo−Ro)≦Rv≦(1.1Zo−Ro)を満たし、かつ、
(2)ダンピング抵抗102a、102bの抵抗値R1、R2が、それぞれ1.8Rv≦R1≦2.2Rv(即ち、R1=2Rv±10%)、1.8Rv≦R2≦2.2Rv(即ち、R2=2Rv±10%)を満たし、かつ、
(3)ダンピング抵抗102a、102bにおける信号の伝搬遅延時間Td1、Td2が、それぞれ0.25tr≦Td1≦0.75tr、0.25tr≦Td2≦0.75trを満たし、かつ、
(4)遅延素子105a、105bの特性インピーダンスZ1、Z2が、それぞれ0.9Zo≦Z1≦1.1Zo(即ち、Z1=Zo±10%)、0.9Zo≦Z2≦1.1Zo(即ち、Z2=Zo±10%)を満たすこと。
図5は本発明の第2実施形態に係るプリント回路板200を示す図である。図5(a)は本実施形態のプリント回路板200の等価回路であり、図5(c)は本実施形態のプリント回路板200の概略構成図である。
その他の実施形態として、プリント回路板は、第1実施形態と第2実施形態の遅延素子105a、105b、205a、205bの任意の組合せを設けるようにしてもよい。例えば、図1(b)のプリント回路板100で、遅延素子105aの代わりに、遅延素子205aを設けるようにしてもよい。また、図5(b)のプリント回路板200で、遅延素子205a(インダクタンス205alとキャパシタンス205ac含む)の代わりに、遅延素子105aを設けるようにしてもよい。
102a、102b:ダンピング抵抗
103a、103b:伝送線路
104:受信素子
105a、105b、205a、205b:遅延素子
106、206:スタブ
100、200:プリント回路板
205ac、205bc:キャパシタンス
205al、205bl:インダクタンス
121、124:導体層(信号配線層)
122:導体層(グラウンド層)
123:導体層(電源層)
125、126、127:絶縁層
Claims (6)
- 信号の遷移時間tr及び出力抵抗値Roを有する送信素子と、
一端が前記送信素子に接続された第1の伝送線路と、
前記第1の伝送線路の他端に接続された第1の抵抗素子と、
前記第1の抵抗素子に接続された第1の遅延素子と、
前記第1の伝送線路の他端に接続された第2の遅延素子と、
前記第2の遅延素子に接続された第2の抵抗素子と、
一端が前記第1の遅延素子及び前記第2の抵抗素子に接続された第2の伝送線路と、
前記第2の伝送線路の他端に接続された受信素子とを備えるプリント回路板であって、
前記第1及び第2の抵抗素子は、それぞれ抵抗値R1及び抵抗値R2を有し、
前記第1及び第2の遅延素子は、それぞれ信号の伝搬遅延時間Td1及び伝搬遅延時間Td2を有し、
前記第1及び第2の遅延素子は、それぞれ特性インピーダンスZ1及び特性インピーダンスZ2を有し、
前記第1及び第2の伝送線路は、特性インピーダンスZoを有し、
前記第1及び第2の抵抗素子並びに前記第1及び第2の遅延素子で構成されたリング状回路の仮想の直流抵抗値Rvは、(0.9Zo−Ro)≦Rv≦(1.1Zo−Ro)の範囲にあり、
前記抵抗値R1及び前記抵抗値R2は、それぞれ1.8Rv≦R1≦2.2Rv、及び1.8Rv≦R2≦2.2Rvの範囲にあり、
前記遅延時間Td1及び前記遅延時間Td2は、それぞれ0.25tr≦Td1≦0.75tr、及び0.25tr≦Td2≦0.75trの範囲にあり、
前記特性インピーダンスZ1及び前記特性インピーダンスZ2は、それぞれ0.9Zo≦Z1≦1.1Zo、及び0.9Zo≦Z2≦1.1Zoの範囲にあることを特徴とするプリント回路板。 - 前記第1及び第2の遅延素子のうちの少なくとも1つは信号配線であることを特徴とする請求項1に記載のプリント回路板。
- 前記第1及び第2の遅延素子のうちの少なくとも1つはLC回路であり、
前記第1の遅延素子の総インダクタンスL1及び総キャパシタンスC1は、L1=Td1×Z1、及びC1=Td1/Z1を満たし、
前記第2の遅延素子の総インダクタンスL2及び総キャパシタンスC2は、L2=Td2×Z2、及びC2=Td2/Z2を満たすことを特徴とする請求項1に記載のプリント回路板。 - 前記第1及び第2の遅延素子のLC回路は、チップ部品で構成されていることを特徴とする請求項3に記載のプリント回路板。
- 前記送信素子から前記受信素子に向かう方向の信号に対して、
前記第1の伝送線路と前記リング状回路との間の第1の接続点における反射係数が負の値をとり、
前記受信素子から前記送信素子に向かう方向の信号に対して、
前記第2の伝送線路と前記リング状回路との間の第2の接続点における反射係数が負の値をとる、
ことを特徴とする請求項1乃至4のいずれか1項に記載のプリント回路板。 - 請求項1乃至5のいずれか1項に記載のプリント回路板を備えた電子機器。
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