JP6389655B2 - プリント回路板および電子機器 - Google Patents

Description

本発明は、プリント回路板における伝送信号の多重反射低減、特にタイミングジッタを低減する技術に関するものである。

近年、デジタル回路の高速化要求により、プリント回路板における伝送回路の信号伝送速度が上昇している。その中には信号伝送速度が１（Ｇｂｐｓ）を超える回路もあり、タイミングマージンが非常に小さくなっている。所望の信号伝送速度でタイミングマージンを確保しつつ、伝送回路を安定動作させるためには、信号反射等のノイズを低減する必要がある。これに対処するために、半導体回路で構成される送信素子と伝送線路の間でインピーダンス整合し、波形整形を施す方法がある。

一般的に、送信素子の出力抵抗値は、伝送線路の特性インピーダンスより低いため、送信素子と伝送線路の接続点でインピーダンス不整合が生じ、信号反射が発生する。これに対処するために、特許文献１に記載のように、伝送線路上の送信素子の近傍に直列にチップ抵抗（ダンピング抵抗）を実装させる直列終端の技術が用いられる。これにより、送信素子の出力抵抗とチップ抵抗の抵抗値との和を、伝送線路の特性インピーダンスに整合させることができる。

上記の条件における信号伝搬と反射波の振る舞いについて説明する。なお、本伝送回路は、送信端ではインピーダンス整合されているが、受信端ではインピーダンス整合されていない伝送回路である。図７（ａ）は、送信端において理想的な直列終端が施された伝送回路のプリント回路板５００の等価回路を示す。プリント回路板５００は、送信素子５０１、ダンピング抵抗５０２、伝送線路５０３、及び受信素子５０４を備える。

送信素子５０１の出力抵抗値をＲｏ、ダンピング抵抗５０２の抵抗値をＲｓ、伝送線路５０３の特性インピーダンスをＺｏ、そして受信素子５０４の入力インピーダンスをＺｉとする。ここで、Ｒｏ＜Ｚｏである。また、送信素子５０１とダンピング抵抗５０２との間の信号伝搬時間を、０（ｐｓ）とする。

そうすると、送信素子５０１から信号が出力される際の実効的な出力抵抗値は、送信素子５０１の出力抵抗値Ｒｏとダンピング抵抗５０２の抵抗値Ｒｓとの和Ｒｏ＋Ｒｓとなる。この実効的な出力抵抗値が伝送線路５０３の特性インピーダンスＺｏと一致していれば、送信端（送信素子５０１及びダンピング抵抗５０２）と伝送線路５０３との間のインピーダンス不整合は発生しない。なお、一般的に、Ｒｏ＋Ｒｓの値が０．９Ｚｏ〜１．１Ｚｏの範囲（即ち、Ｒｏ＋Ｒｓ＝Ｚｏ±１０％）にあれば、実質的にインピーダンス整合しているといえる。

信号が送信素子５０１から出力され伝送線路５０３を伝搬していくと、伝送線路５０３と受信素子５０４とは互いにインピーダンス整合されていないため、受信端（受信素子５０４）で反射波が発生する。受信端の電圧は、送信されてきた信号の電圧と反射波の電圧との和となる。受信端における反射波の反射量は、伝送線路５０３の特性インピーダンスＺｏと受信端（受信素子５０４）の入力インピーダンスＺｉとに関係する反射係数γ２によって決まり、γ２＝（Ｚｉ−Ｚｏ）／（Ｚｉ＋Ｚｏ）である。

受信端で発生した反射波は、送信端に向かって伝送線路５０３上を伝搬していく。前述のように、送信素子５０１の出力抵抗値Ｒｏとダンピング抵抗５０２の抵抗値Ｒｓとの和が伝送線路５０３の特性インピーダンスＺｏに一致することによって、送信端（送信素子５０１）は、伝送線路５０３の特性インピーダンスと実効的に整合される。この場合、反射波が送信端に到達しても、新たな反射波は発生しない。そのため、この後は伝送線路上で反射が繰り返されることはなく、該反射波は、受信端の信号波形に重畳されない。結果として、受信端では整形された波形が観測され、回路が安定動作する。

図７（ｂ）は、送信端と伝送線路５０３とがインピーダンス整合している場合（即ち、Ｒｏ＋Ｒｓ＝Ｚｏ）の、受信素子５０４におけるアイパタン波形を示す。この波形は、Ｒｏ＝３０（Ω）、Ｒｓ＝２０（Ω）、Ｚｏ＝５０（Ω）、Ｚｉ＝１００ｋ（Ω）とし、回路の信号伝送速度は３．１２５（Ｇｂｐｓ）（言い換えると、最小パルス間隔３２０（ｐｓ））として得られたものである。該波形において、縦軸は電圧（Ｖ）で、横軸は時間（ｐｓ）である。

図７（ｃ）は、ダンピング抵抗５０２がインピーダンス整合条件を満たさない抵抗値Ｒｓを有し、Ｒｏ＋Ｒｓ＜Ｚｏとなった場合の、受信素子５０４におけるアイパタン波形を示す。この波形は、Ｒｏ＝３０（Ω）、Ｒｓ＝１０（Ω）、Ｚｏ＝５０（Ω）、Ｚｉ＝１００ｋ（Ω）とし、信号伝送速度は３．１２５（Ｇｂｐｓ）として得られたものである。

図７（ｂ）及び（ｃ）の波形を比較すると、図７（ｂ）の符号５１０で示す部分は、図７（ｃ）の符号５１２で示す部分と比べて電圧幅が小さい。これは、受信端（受信素子５０４）と伝送線路５０３との間のインピーダンス不整合によって発生した反射波が送信端（送信素子５０１）で吸収され、多重反射が抑えられているためである。また、図５（ｂ）では波形の乱れが小さいため、図５（ｂ）に示すタイミングジッタ５１１は、図５（ｃ）に示すタイミングジッタ５１３に比べて小さくなる。

特開２０１０−９３１５５号公報

特許文献１の技術では、送信素子とダンピング抵抗との間に信号配線が存在する。そのため、近年の伝送速度の上昇によって、信号配線の存在を無視できなくなり、該信号配線とダンピング抵抗の間で結局はインピーダンス不整合が生じることになる。そして、そのインピーダンス不整合によって反射波が発生するため、回路動作が不安定になってしまう問題がある。

また、送信端で反射波が発生する場合、受信端で並列に終端抵抗を実装（並列終端）することで、伝送線路５０３ｂ上を往復する反射波を収束させることができる。しかし、この構造は、常に終端抵抗に電流が流れることによって、伝送回路の消費電力が増大するという問題がある。そのため、受信端で並列に終端抵抗を増設することは消費電力の点からは避けるべきである。

そこで、本発明は、受信端で終端抵抗を増設せずに、送信端と伝送線路との間のインピーダンスが整合され、伝送回路における多重反射を低減する技術の提供を目的とする。

本発明の一実施形態は、信号の遷移時間ｔｒ及び出力抵抗値Ｒｏを有する送信素子と、一端が送信素子に接続された第１の伝送線路と、第１の伝送線路の他端に接続された第１の抵抗素子と、第１の抵抗素子に接続された第１の遅延素子と、第１の伝送線路の他端に接続された第２の遅延素子と、第２の遅延素子に接続された第２の抵抗素子と、一端が第１の遅延素子及び第２の抵抗素子に接続された第２の伝送線路と、第２の伝送線路の他端に接続された受信素子とを備えるプリント回路板であって、第１及び第２の抵抗素子は、それぞれ抵抗値Ｒ１及び抵抗値Ｒ２を有し、第１及び第２の遅延素子は、それぞれ信号の伝搬遅延時間Ｔｄ１及び伝搬遅延時間Ｔｄ２を有し、第１及び第２の遅延素子は、それぞれ特性インピーダンスＺ１及び特性インピーダンスＺ２を有し、第１及び第２の伝送線路は、特性インピーダンスＺｏを有し、第１及び第２の抵抗素子並びに第１及び第２の遅延素子で構成されたリング状回路の仮想の直流抵抗値Ｒｖは、（０．９Ｚｏ−Ｒｏ）≦Ｒｖ≦（１．１Ｚｏ−Ｒｏ）の範囲にあり、抵抗値Ｒ１及び抵抗値Ｒ２は、それぞれ１．８Ｒｖ≦Ｒ１≦２．２Ｒｖ、及び１．８Ｒｖ≦Ｒ２≦２．２Ｒｖの範囲にあり、遅延時間Ｔｄ１及び遅延時間Ｔｄ２は、それぞれ０．２５ｔｒ≦Ｔｄ１≦０．７５ｔｒ、及び０．２５ｔｒ≦Ｔｄ２≦０．７５ｔｒの範囲にあり、特性インピーダンスＺ１及び特性インピーダンスＺ２は、それぞれ０．９Ｚｏ≦Ｚ１≦１．１Ｚｏ、及び０．９Ｚｏ≦Ｚ２≦１．１Ｚｏの範囲にあることを特徴とするプリント回路板を提供する。

本発明によって、受信端で発生した反射波の収束が早くなり、波形乱れが小さくなる。その結果、タイミングジッタが減少し、伝送回路のタイミングマージンが増加する。また、本発明は、受信端に終端抵抗を実装する構成をとる必要がなく、そのような構成のプリント回路板に比べ消費電力を低減することができる。

第１実施形態のプリント回路板の概略構成図である。 第１実施形態のプリント回路板の原理説明のための等価回路である。 実施例１のシミュレーション結果である。 実施例１のシミュレーション結果である。 第２実施形態のプリント回路板の概略構成図である。 実施例２のシミュレーション結果である。 比較例のプリント回路板及びシミュレーション結果である。 比較例のプリント回路板及びシミュレーション結果である。

［第１実施形態］
図１は、本発明の第１実施形態に係るプリント回路板１００を示す図である。図１（ａ）はプリント回路板１００の等価回路、図１（ｂ）はプリント回路板１００、そして図１（ｃ）はプリント回路板１００のＩ−ＩＩ線に沿った断面構造を示す。

＜プリント回路板の構成＞
本実施形態に係るプリント回路板１００は、送信素子１０１、ダンピング抵抗（抵抗素子）１０２ａ、１０２ｂ、伝送線路１０３ａ、１０３ｂ、受信素子１０４、及び遅延素子１０５ａ、１０５ｂを備える。

送信素子１０１は伝送線路１０３ａを介して、ダンピング抵抗１０２ａ及び遅延素子１０５ｂに接続され、ダンピング抵抗１０２ａは遅延素子１０５ａに接続されている。また、遅延素子１０５ｂはダンピング抵抗１０２ｂに接続され、受信素子１０４は伝送線路１０３ｂを介して、遅延素子１０５ａ及びダンピング抵抗１０２ｂに接続されている。

言い換えると、送信素子１０１は、伝送線路１０３ａの一端に接続され、ダンピング抵抗１０２ａ及び遅延素子１０５ｂは、伝送線路１０３ａの他端に接続されている。また、遅延素子１０５ａ及びダンピング抵抗１０２ｂは、伝送線路１０３ｂの一端に接続され、受信素子１０４は、伝送線路１０３ｂの他端に接続されている。

遅延素子１０５ａ、１０５ｂは、信号の伝搬遅延時間を制御する信号配線であって、例えば図１（ｂ）に示すように、プリント回路板１００上に形成された伝送線路により構成されている。

図１（ｃ）に示すように、プリント回路板１００の断面には導体層１２１〜１２４が含まれ、各導体層間は、絶縁層１２５〜１２７により分離されている。導体層１２１、１２４は信号配線層であり、導体層１２２はグラウンド層であり、そして導体層１２３は電源層である。

本実施形態に係るプリント回路板１００の各部材１０１、１０２ａ、１０２ｂ、１０３ａ、１０３ｂ、１０４、１０５ａ、１０５ｂは、図１（ｃ）に示すプリント回路板１００の導体層１２１上に構成されている。なお、全ての部材１０１〜１０５ｂが導体層１２１上に構成されている必要はなく、その全部又は一部が導体層１２４上に構成されていてもよい。なお、全ての部材１０１〜１０５ｂが導体層１２１、１２４のいずれか一方のみに構成されている場合には、他方の導体層を設けていなくてもよい。

本実施形態に係るプリント回路板１００において、ダンピング抵抗１０２ａ、１０２ｂは、対角配置され、遅延素子１０５ａ、１０５ｂとともにリング状回路を構成し、該リング状回路が伝送線路１０３ａ、１０３ｂ間に直列に接続され実装されている。

次に、プリント回路板１００の回路パラメータの条件について説明する。送信素子１０１の出力抵抗値をＲｏとし、伝送線路１０３ａ、１０３ｂの特性インピーダンスをＺｏとし、受信素子１０４の入力インピーダンスをＺｉとする。遅延素子１０５ａの特性インピーダンスをＺ１とし、Ｚ１＝Ｚｏとする。遅延素子１０５ｂの特性インピーダンスをＺ２とし、Ｚ２＝Ｚｏとする。ダンピング抵抗１０２ａ、１０２ｂ及び遅延素子１０５ａ、１０５ｂで構成されたリング状回路の仮想の直流抵抗値をＲｖとする。そうすると、インピーダンス整合のためには、Ｒｏ＋Ｒｖの値が０．９Ｚｏ≦Ｒｏ＋Ｒｖ≦１．１Ｚｏの範囲（即ち、Ｒｏ＋Ｒｖ＝Ｚｏ±１０％）にあるとよい。また、ダンピング抵抗１０２ａの抵抗値Ｒ１は、Ｒ１＝２Ｒｖであり、ダンピング抵抗１０２ｂの抵抗値Ｒ２は、Ｒ２＝２Ｒｖである。送信素子１０１の信号の遷移時間（即ち、立ち上り、立ち下り時間）をｔｒとすると、遅延素子１０５ａにおける信号の伝搬遅延時間Ｔｄ１は、Ｔｄ１＝０．５ｔｒであり、遅延素子１０５ｂにおける信号の伝搬遅延時間Ｔｄ２は、Ｔｄ２＝０．５ｔｒである。また、伝送線路１０３ａにおける信号の伝搬遅延時間Ｔｄ０は、０．５ｔｒより大きい。

なお、図１（ｂ）に示す符号１０６は、プリント回路板１００に部材を実装するうえで発生するスタブ配線（以下単に「スタブ」という。）である。スタブ１０６における信号の伝搬遅延時間は、前述のようにｔｒに対して十分に短いため、等価回路としては無視でき、図１（ａ）には示されていない。ここでは、信号の伝搬遅延時間が０．１ｔｒ以下である場合に、十分短いとしている。

＜比較例について＞
ここで、本発明の比較例として図８に示す従来のプリント回路板の構成を説明する。図８（ａ）のプリント回路板５００ａでは、送信素子５０１及びダンピング抵抗５０２（チップ抵抗）は、直に接続されず、伝送線路５０３上のスタブ５０３ａを介して接続される。このため、実質的に伝送線路５０３は、スタブ５０３ａと伝送線路５０３ｂから構成されることになる。

プリント回路上のバス配線において、１ｍｍ×０．５ｍｍ（１００５サイズ）のチップ抵抗をプリント回路板に配置する場合、スタブ５０３ａの長さは、一般的に１０（ｍｍ）〜１５（ｍｍ）程度になる。このスタブの長さにおける信号の伝搬遅延時間に関して、一般的なプリント基板は、絶縁体の比誘電率εｒが４．０〜４．７程度であり、誘電体中の信号伝搬速度は、ｃ_０／（εｒ）^０．５である。ｃ_０は真空中の光速であり、ｃ_０≒３×１０^８（ｍ／ｓ）である。よって、誘電体中の信号伝搬速度は１．５×１０^８（ｍ／ｓ）程度となり、単位長さあたりの信号の伝搬遅延時間が信号伝搬速度の逆数であるから、長さ１０（ｍｍ）の伝送線路（スタブ５０３ａ）における信号の伝搬遅延時間は、約６６（ｐｓ）となる。

次に、信号伝送速度１００（Ｍｂｐｓ）における、長さ１０ｍｍ程度（伝搬遅延時間＝６６（ｐｓ））のスタブ５０３ａの影響を考える。信号伝送速度１００（Ｍｂｐｓ）（即ち、動作周期１００００（ｐｓ））程度の信号伝送速度における信号の立ち上がり時間ｔｒは、一般的に周期の１／１０〜１／５程度であり、ｔｒ＝１０００〜２０００（ｐｓ）程度となる。よって、信号伝送速度が１００（Ｍｂｐｓ）程度の場合、スタブ５０３ａにおける信号の伝搬遅延時間（＝６６（ｐｓ））が、信号の立ち上がり時間ｔｒよりも十分に短い。そのため、送信端の実効的な出力抵抗値は、スタブ５０３ａにおける信号の伝搬遅延時間を無視したＲｏ＋Ｒｓと考えることができる。

一方、信号伝送速度３．１２５（Ｇｂｐｓ）（即ち、最小パルス幅３２０（ｐｓ））における、長さ１０ｍｍ程度のスタブ５０３ａの影響を考える。信号伝送速度が１（Ｇｂｐｓ）を超えると、信号の立ち上り時間ｔｒの回路動作周期に占める割合は高くなり、一般的に周期の１／５〜１／３程度となる。そのため、この場合の信号の立ち上り時間ｔｒは、５０〜１００（ｐｓ）程度となり、スタブ５０３ａの信号の伝搬遅延時間６６（ｐｓ）は、信号の立ち上がり時間ｔｒと同程度のオーダーとなる。

一般的に、配線における信号の伝搬遅延時間が信号の立ち上がり時間の５０％以上になると、該配線は分布定数回路として振る舞い始め、インピーダンス不整合がある場合には、反射波が発生する。前述のように１（Ｇｂｐｓ）以上の信号伝送速度においては、０．５ｔｒ＝２５〜５０（ｐｓ）であるため、６６（ｐｓ）の伝搬遅延時間を持つスタブ５０３ａは、分布定数回路として振る舞うことになる。なお、信号の立ち上がり時間の５０％という値は臨界値ではなく目安であり、５０％以上になると急激に分布定数回路になるわけではない。

スタブ５０３ａを分布定数回路の線路として取り扱った場合の、プリント回路板５００ａにおける信号の伝搬と反射波の振る舞いについて説明する。送信素子５０１から信号が出力される際、送信素子５０１の出力抵抗値Ｒｏとスタブ５０３ａの特性インピーダンスＺｏとの比で分圧された電圧が信号として送信される。即ち、ダンピング抵抗５０２に到達する電圧Ｖｄ１は、送信素子５０１の出力電圧をＶｏとすると、Ｖｄ１＝（Ｚｏ／（Ｒｏ＋Ｚｏ））×Ｖｏとなる。ダンピング抵抗５０２に到達した信号は、反射波と透過波とに分けて考えることができる。

まず、反射波の振る舞いについて説明する。スタブ５０３ａの特性インピーダンスＺｏよりも、ダンピング抵抗５０２の抵抗値Ｒｓと伝送線路５０３ｂの特性インピーダンスＺｏとの和の方が大きいため、接続点５０８における反射係数γ１が正となる反射波が発生する。ここで、接続点５０８における反射係数γ１は、γ１＝（（Ｒｓ＋Ｚｏ）−Ｚｏ）／（（Ｒｓ＋Ｚｏ）＋Ｚｏ）である。この反射波が送信素子５０１に戻ると、スタブ５０３ａの特性インピーダンスＺｏよりも送信素子５０１の出力抵抗値Ｒｏの方が小さいため、送信素子５０１における反射係数γ０が負となる反射波が発生する。この負の反射波は、スタブ５０３ａとダンピング抵抗５０２との間の接続点５０８で発生した正の反射波を、打ち消す効果を持つ。よって、反射波の収束が早く、波形乱れへの影響はほんどない。

次に、ダンピング抵抗５０２を透過した透過波について説明をする。入射波＋反射波＝透過波であるため、スタブ５０３ａとダンピング抵抗５０２との間の接続点５０８を透過する信号の電圧Ｖｄ２は、Ｖｄ２＝（１＋γ１）×Ｖｄ１＝｛２（Ｒｓ＋Ｚｏ）／（Ｒｏ＋２Ｚｏ）｝×Ｖｄ１となる。また、ダンピング抵抗５０２と伝送線路５０３ｂとの間の接続点５０９における電圧Ｖｄ３は、ダンピング抵抗５０２の抵抗値Ｒｓと、伝送線路５０３ｂの特性インピーダンスＺｏにより分圧される。即ち、ダンピング抵抗５０２と伝送線路５０３ｂとの間の接続点５０９の電圧Ｖｄ３は、Ｖｄ３＝｛Ｚｏ／（Ｒｓ＋Ｚｏ）｝×Ｖｄ２となる。そして、受信端（受信素子５０４）は無終端であり、受信素子５０４の入力インピーダンスＺｉは、伝送線路５０３ｂの特性インピーダンスＺｏに対して非常に大きい。ここで、Ｚｏ＝５０（Ω）、Ｚｉ＝１００ｋ（Ω）とすると、受信端における反射係数γ２は、γ２＝（Ｚｉ−Ｚｏ）／（Ｚｉ＋Ｚｏ）≒１である。そのため、受信端（受信素子５０４）に到達した信号は全て正反射され、受信端の電圧Ｖｄ４は、Ｖｄ４＝２Ｖｄ３となる。

受信端（受信素子５０４）で反射した信号は、ダンピング抵抗５０２に戻っていくが、スタブ５０３ａがダンピング抵抗５０２と送信素子５０１との間に存在すると、送信端は理想的な終端とならない。伝送線路５０３ｂの特性インピーダンスＺｏよりも、ダンピング抵抗５０２の抵抗値Ｒｓとスタブ５０３ａの特性インピーダンスＺｏとの和の方が大きいため、接続点５０９において反射係数γ３が正となる反射波が発生する。ここで、反射係数γ３は、γ３＝（（Ｒｓ＋Ｚｏ）−Ｚｏ）／（（Ｒｓ＋Ｚｏ）＋Ｚｏ）となる。この反射波は再び受信端に伝搬されるため、伝搬してきた正の反射波が再び受信端で正反射される。そのため、前述の送信素子５０１及びダンピング抵抗５０２間の反射の場合のように、反射波を打ち消す効果がない。従って、伝送線路５０３ｂとダンピング抵抗５０２との間の接続点５０９で発生した反射波の収束は比較的遅くなる。

さらに、信号伝送速度１（Ｇｂｐｓ）以上の伝送回路では送信する信号周期が短いため、反射波の収束が遅いと、反射波が重畳する現象が起こり、波形乱れに大きな影響を与える。例えば、図８（ｂ）は、信号の伝搬遅延時間が６６（ｐｓ）であるスタブ５０３ａを備えたプリント回路板５００ａの受信素子５０４におけるアイパタンを示す。この例では、信号伝送速度は３．１２５（Ｇｂｐｓ）であり、図７（ｂ）の場合と同じ回路パラメータを用いて得られた結果である。図８（ｂ）の電圧幅５１４は、図７（ｂ）の電圧幅５１０に比べて大きく、図８（ｂ）のタイミングジッタ５１５は、図７（ｂ）のタイミングジッタ５１１に比べて大きかった。

本発明の実施例１において、各部材のパラメータ（回路パラメータ）の具体的な値を設定しながら、第１実施形態に係るプリント回路板１００が多重反射を低減する原理について説明する。原理を理解しやすくするために、図２（ａ）、（ｂ）に示すように、図１（ａ）に示すプリント回路板１００の等価回路を信号の伝搬方向ごとの等価回路１００ａ、１００ｂに置き換えて考える。

＜等価回路の置換＞
ダンピング抵抗１０２ａ、１０２ｂ及び遅延素子１０５ａ、１０５ｂで構成されたリング状回路は、遅延素子１０５ａ、１０５ｂにおける信号の伝搬遅延時間が０．５ｔｒであるため、集中定数回路と分布定数回路との境界領域となっている。そのため、プリント回路板１００の等価回路は、図２（ａ）、（ｂ）に示す等価回路として考えることができる。以下、この点についてさらに詳しく説明する。

信号が送信素子１０１から受信素子１０４に伝搬するときには、図１（ａ）に示す等価回路は、図２（ａ）に示す等価回路１００ａで置き換えられる。伝送線路１０３ａは遅延１０５ｖに接続されている。等価回路１００ａにおいて、遅延１０５ｖは抵抗１０２ｖに接続され、抵抗１０２ｖは伝送線路１０３ｂに接続されている。伝送線路１０３ａと遅延１０５ｖとの間の接続点を１０８とし、遅延１０５ｖと抵抗１０２ｖとの間の接続点を１１０とし、そして抵抗１０２ｖと伝送線路１０３ｂとの間の接続点を１０９とする。

また、信号が受信素子１０４から送信素子１０１に伝搬するときには、図１（ａ）に示す等価回路は、図２（ｂ）に示す等価回路１００ｂで置き換えられる。等価回路１００ｂは、受信素子１０４で反射した信号が送信素子１０１に戻っていくときの伝送回路の状態である。等価回路１００ｂにおいて、伝送線路１０３ａは、抵抗１０２ｖに接続され、抵抗１０２ｖは遅延１０５ｖに接続され、そして遅延１０５ｖは伝送線路１０３ｂに接続されている。伝送線路１０３ａと抵抗１０２ｖとの間の接続点を１０８とし、抵抗１０２ｖと遅延１０５ｖとの間の接続点を１１０とする。また、遅延１０５ｖと伝送線路１０３ｂとの間の接続点を１０９とする。

まず、送信素子１０１から受信素子１０４に信号が伝搬する場合の電圧波形を比較し、上記のように信号の伝搬方向を限定した時の等価回路１００ａ、１００ｂの妥当性について説明する。

図１（ａ）に示す等価回路においては、ダンピング抵抗１０２ａ、１０２ｂ及び遅延素子１０５ａ、１０５ｂで構成されたリング状回路を分布定数回路として捉えると、接続点１０８のインピーダンスＺｐは次のようになる。ダンピング抵抗１０２ａは集中定数回路の抵抗である。そのため、接続点１０８のインピーダンスＺｐは、ダンピング抵抗１０２ａの抵抗値Ｒ１及び遅延素子１０５ａの特性インピーダンスＺ１（＝Ｚｏ）の和のインピーダンスと、遅延素子１０５ｂの特性インピーダンスＺ２（＝Ｚｏ）との並列インピーダンスとなる。つまり、接続点１０８のインピーダンスＺｐは、Ｚｐ＝（（Ｒ１＋Ｚｏ）×Ｚｏ）／（（Ｒ１＋Ｚｏ）＋Ｚｏ）である。

また、ダンピング抵抗１０２ａ、１０２ｂ及び遅延素子１０５ａ、１０５ｂで構成されたリング状回路を集中定数回路として捉えると、直流抵抗は、ダンピング抵抗１０２ａの抵抗値Ｒ１とダンピング抵抗１０２ｂの抵抗値Ｒ２との並列抵抗値Ｒｐとなる。つまり、並列抵抗値Ｒｐは、Ｒｐ＝（Ｒ１×Ｒ２）／（Ｒ１＋Ｒ２）である。

そのため、信号が送信素子１０１から受信素子１０４に伝搬される場合、図１（ａ）に示す等価回路は、図２（ａ）に示す等価回路１００ａで置き換えられる。

ここで、図１（ａ）の等価回路のシミュレーションに基づく電圧波形と、図２（ａ）の等価回路１００ａのシミュレーションに基づく電圧波形とを比較する。なお、シミュレーションの条件として、Ｒｏ＝３０（Ω）、Ｚｏ＝５０（Ω）とし、Ｒｖ＝５０−３０＝２０（Ω）より、Ｒ１＝Ｒ２＝４０（Ω）とし、Ｒｐ＝２０（Ω）とした。また、ｔｒ＝１００（ｐｓ）とするためにＴｄ１＝Ｔｄ２＝５０（ｐｓ）とし、Ｔｄ０＝６６（ｐｓ）とした。

図３（ａ）は、送信素子１０１から信号を送信した時のシミュレーションに基づく電圧波形を示す。実線１３１は図１（ａ）の等価回路の接続点１０８における電圧波形であり、実線１３２は該等価回路の接続点１０９における電圧波形であり、そして実線１３３は該等価回路の受信素子１０４における電圧波形である。また、破線１３４は図２（ａ）の等価回路１００ａの接続点１０８における電圧波形であり、破線１３５は等価回路１００ａの接続点１０９における電圧波形であり、また破線１３６は等価回路１００ａの受信素子１０４における電圧波形である。

信号が送信素子１０１から受信素子１０４に到達するまでの時間において、実線１３１及び破線１３４は概ね一致し、実線１３２と破線１３５は概ね一致した。実線１３３及び破線１３６も立ち上がり直後は概ね一致した。この結果からも分かるように、信号が送信素子１０１から受信素子１０４に伝搬する場合には、図１（ａ）の等価回路を図２（ａ）の等価回路１００ａで置き換えることができる。

他方、信号が受信素子１０４から送信素子１０１に伝搬する場合（即ち、受信素子１０４で反射した信号が送信素子１０１に戻る場合）も上記と同様に考えられる。この場合について以下に説明する。

図１（ａ）に示す等価回路において、ダンピング抵抗１０２ａ、１０２ｂ及び遅延素子１０５ａ、１０５ｂで構成されたリング状回路を分布定数回路として捉えると、接続点１０９におけるインピーダンスＺｐは次のようになる。ダンピング抵抗１０２ｂは集中定数回路の抵抗である。接続点１０９におけるインピーダンスＺｐは、ダンピング抵抗１０２ｂの抵抗値Ｒ２及び遅延素子１０５ｂの特性インピーダンスＺ２（＝Ｚｏ）の和のインピーダンスと、遅延素子１０５ａの特性インピーダンスＺ１（＝Ｚｏ）との並列インピーダンスとなる。つまり、接続点１０９におけるインピーダンスＺｐは、Ｚｐ＝（（Ｒ２＋Ｚｏ）×Ｚｏ）／（（Ｒ２＋Ｚｏ）＋Ｚｏ）である。

また、ダンピング抵抗１０２ａ、１０２ｂ及び遅延素子１０５ａ、１０５ｂで構成されたリング状回路を集中定数回路として捉えると、直流抵抗は、ダンピング抵抗１０２ａの抵抗値Ｒ１とダンピング抵抗１０２ｂの抵抗値Ｒ２との並列抵抗値Ｒｐとなる。つまり、並列抵抗値Ｒｐは、Ｒｐ＝（Ｒ１×Ｒ２）／（Ｒ１＋Ｒ２）である。

よって、前述の送信素子１０１から信号が伝搬するときと同じように、信号が受信素子１０４から送信素子１０１に伝搬する場合には、図１（ａ）の等価回路を図２（ｂ）の等価回路１００ｂで置き換えることができる。

＜信号の伝搬と反射波の振る舞い＞
次に、図２（ａ）、（ｂ）に示した等価回路１００ａ、１００ｂを用いて、本実施例における信号の伝搬と反射波の振る舞いについて説明する。送信素子１０１から送信された信号が波形整形された状態で受信素子１０４に到達すると、伝送回路は安定動作することになる。そのため、受信素子１０４における電圧波形に着目する。

まず、図２（ａ）を用いて、送信素子１０１から出力された信号が、受信素子１０４に到達するまでの説明をする。送信素子１０１から信号が出力されると、送信素子１０１の出力抵抗値Ｒｏと伝送線路１０３ａの特性インピーダンスＺｏとの比で分圧された電圧が信号として送信される。接続点１０８に信号が到達すると、伝送線路１０３ａの特性インピーダンスＺｏ＝５０（Ω）に対して、遅延１０５ｖのインピーダンスＺｐ＝（（４０＋５０）×５０）／（（４０＋５０）＋５０）≒３２（Ω）であるため、負の反射波が発生する。ここで、接続点１０８における反射係数γ１０８は、γ１０８＝（３２−５０）／（３２＋５０）≒−０．２２となる。

その後、信号は遅延１０５ｖを伝搬し接続点１１０に到達する。遅延１０５ｖのインピーダンスＺｐ≒３２（Ω）であり、抵抗１０２ｖの抵抗値Ｒｐと伝送線路１０３ｂの特性インピーダンスＺｏとの和は、Ｒｐ＋Ｚｏ＝７０（Ω）である。そのため、接続点１１０において正の反射波が発生し、接続点１１０における反射係数γ１１０は、γ１１０＝（７０−３２）／（７０＋３２）＝０．３７となる。

次に、接続点１０８及び接続点１１０で発生した反射波のその後の振る舞いについて説明する。

まず、接続点１０８で発生した負の反射波は送信素子１０１に戻っていく。そして、伝送線路１０３ａの特性インピーダンスＺｏ＝５０（Ω）に対して、送信素子１０１の出力抵抗値Ｒｏ＝３０（Ω）であるため、送信素子１０１において負の反射波が発生する。送信素子１０１における反射係数γ０は、γ０＝（Ｒｏ−Ｚｏ）／（Ｒｏ＋Ｚｏ）＝−０．２５である。このように、接続点１０８から送信素子１０１に戻ってきた負の反射波に対して送信素子１０１において負の反射が発生するため（即ち正の反射波の発生）、該正の反射波とで打ち消し合い、接続点１０８で発生する負の反射波を低減する効果がある。

また、接続点１１０で発生した正の反射波は接続点１０８に戻っていく。このとき、送信時とは信号の伝搬方向が逆であるため、接続点１０８で正の反射波が発生し、このときの接続点１０８における反射係数γ１０８ｓは、γ１０８ｓ＝（５０−３２）／（５０＋３２）≒０．２２となる。よって、接続点１１０で発生した正の反射波は、（１＋γ１０８ｓ）倍になって送信素子１０１に伝搬していくことになる。しかし、接続点１１０で発生した正の反射波に対して送信素子１０１において負の反射波が発生することで、この負の反射波が、接続点１１０で発生し接続点１０８を経由して送信素子１０１に到達した正の反射波を低減する効果がある。

以上より、送信素子１０１から接続点１１０までの間で発生する反射波の収束は早い。なお、送信素子１０１から出力された信号は、送信素子１０１と接続点１１０との間で繰り返し反射されているが、３度目以降の反射の影響は概ね無視できる。なぜならば、本実施形態では、反射係数の絶対値が０．２２〜０．３７程度であるため、反射係数０．３７で反射を繰り返したとしても、２度目の反射波は０．３７^２≒０．１４、３度目の反射波は０．３７^３≒０．０５となる。よって、３度目以降の反射波の振幅は、元の信号の振幅の５％以下になるため、無視できると考えて良い。

次に、接続点１１０を透過し、受信素子１０４へ到達する信号の振る舞いについて説明する。送信素子１０１の出力電圧をＶｏとすると、接続点１０８での透過電圧Ｖｔ１は、送信端で送信素子１０１の出力抵抗値Ｒｏと伝送線路１０３ａの特性インピーダンスＺｏで分圧される。そのため、接続点１０８での透過電圧Ｖｔ１は、Ｖｔ１＝（１＋γ１０８）×（Ｚｏ／（Ｒｏ＋Ｚｏ））×Ｖｏとなり、接続点１１０での透過電圧Ｖｔ２は、Ｖｔ２＝（１＋γ１１０）×Ｖｔ１となる。

さらに、信号は、抵抗１０２ｖを伝搬し、接続点１０９では抵抗１０２ｖの抵抗値Ｒｐと伝送線路１０３ｂの特性インピーダンスＺｏで分圧された透過電圧Ｖｔ３となり、受信素子１０４に伝搬する。接続点１０９での透過電圧Ｖｔ３は、Ｖｔ３＝Ｚｏ／（Ｒｐ＋Ｚｏ）×Ｖｔ２となる。

伝送線路１０３ｂの特性インピーダンスＺｏ＝５０（Ω）に対し、受信素子１０４の入力インピーダンスＺｉ＝１００ｋ（Ω）とすると、受信素子１０４における反射係数γ１０４は、γ１０４＝（Ｚｉ−Ｚｏ）／（Ｚｉ＋Ｚｏ）≒１となる。つまり、信号が受信素子１０４に到達すると、受信素子１０４に到達した信号とほぼ同じ振幅の反射波が発生することになる。そして、受信素子１０４での電圧Ｖ１０４は、Ｖ１０４＝（１＋γ１０４）×Ｖｔ３≒２Ｖｔ３となる。

送信素子１０１の出力電圧をＶｏとし、接続点１０８の反射係数γ１０８＝−０．２２、接続点１１０の反射係数γ１１０＝０．３７、接続点１０４の反射係数γ１０４＝１から、接続点１０８、１１０、１０９での透過電圧を求める。上記より、接続点１０８での透過電圧Ｖｔ１はＶｔ１＝０．４９Ｖｏとなり、接続点１１０での透過電圧Ｖｔ２はＶｔ２＝０．６７Ｖｏとなり、接続点１０９での透過電圧Ｖｔ３はＶｔ３＝０．４８Ｖｏとなる。そうすると、受信素子１０４での電圧Ｖ１０４は、Ｖ１０４＝０．９６Ｖｏとなる。

ここで、送信素子１０１の出力電圧ＶｏをＶｏ＝０．５（Ｖ）としたとき、受信素子１０４での電圧Ｖ１０４の電圧波形は、図３（ｂ）の実線１３３となった。ここで、図８に示す従来技術の伝送回路に関する電圧波形は、図３（ｂ）の破線１３８で表されている。図３（ｂ）から、受信素子１０４で信号が立ち上った直後は、実線１３３及び破線１３８は概ね同じ電圧波形となっていることがわかる。

次に、信号が受信素子１０４で反射し送信素子１０１に戻る場合について説明する。信号が受信素子１０４に到達し発生した反射波は、送信素子１０１に戻っていき、この場合の等価回路は、前述のように図２（ｂ）の等価回路１００ｂである。

該反射波が接続点１０９に戻ると、遅延１０５ｖのインピーダンスＺｐ（＝３２（Ω））の方が、伝送線路１０３ｂの特性インピーダンスＺｏ（＝５０（Ω））よりも低いため、接続点１０９において負の反射波が発生する。このときの接続点１０９における反射係数γ１０９ｓは、γ１０９ｓ＝（Ｚｐ−Ｚｏ）／（Ｚｐ＋Ｚｏ）＝−０．２２となる。そして、この反射波は再び受信素子１０４に到達し、さらに受信素子１０４で全反射することになる。このとき、負の反射波が受信素子１０４に戻ってきているため、最初に受信素子１０４で発生した正の反射波を低減する効果がある。

一方、図８（ａ）に示す従来技術における接続点５０９では、先に述べた通り、ダンピング抵抗５０２の抵抗値Ｒｓとスタブ５０３ａの特性インピーダンスＺｏとの和の方が、伝送線路５０３ｂの特性インピーダンスＺｏより高いため、正の反射波が発生する。接続点５０９における反射係数γ３は、γ３＝（（Ｒｓ＋Ｚｏ）−Ｚｏ）／（（Ｒｓ＋Ｚｏ）＋Ｚｏ）＝０．１７となる。この反射波は再び受信素子５０４に到達し、さらに受信素子５０４で全反射される。このとき、正の反射波が受信素子５０４に戻ってきているため、最初に受信素子５０４で発生した正の反射波をさらに増加させてしまう。

図３（ｂ）では、実線１３７は、図１（ａ）の等価回路において送信素子１０１から送信された信号が受信素子１０４で最初に反射した後の受信素子１０４における電圧波形である。また、破線１３９は、従来技術である図８（ａ）の等価回路において送信素子５０１から送信された信号が受信素子５０４で最初に反射した後の受信素子５０４における電圧波形である。

図３（ｂ）の中で符号１４０で囲った部分は、接続点１０９、５０９で反射した信号が受信素子１０４、５０４に戻ってきた場合の振る舞いを示している。囲った部分１４０において、実線１３７は振幅が低くなる方へ変化していることから、反射波が低減している様子が分かる。他方、破線１３９は振幅が高くなる方へ変化しており、反射波が増加している様子が分かる。なお、実線１３７及び破線１３９は見易くするために反射波のみを示した電圧波形であり、実際には実線１３３及び破線１３８の中に重ね合わさっており、図３（ｂ）の中で符号１４１で囲った部分のように電圧の変化が見られる。

また、図３（ｂ）の符号１３３ａは、本実施形態に係るプリント回路板における波形乱れの大きさを表し、符号１３８ａは、図８に示す従来技術のプリント回路板における波形乱れの大きさを表す。このように、本実施形態に係るプリント回路板は、接続点１０９で発生する反射波を低減する効果があるため、従来技術よりも受信素子１０４における波形の乱れを小さくすることができる。

＜タイミングジッタについて＞
次に、本実施例のタイミングジッタと図８に示す従来技術のタイミングジッタとを比較する。

まず、回路パラメータとして、送信素子１０１の信号の繰り返し周期を３２０（ｐｓ）とし、送信素子１０１における信号の振幅を１.５（Ｖ）とし、送信素子１０１における信号の０（Ｖ）から１.５（Ｖ）までの遷移時間ｔｒを１００（ｐｓ）とする。送信素子１０１における出力抵抗値Ｒｏを３０（Ω）とし、寄生容量を３（ｐＦ）とする。伝送線路１０３ａにおける信号の伝搬遅延時間Ｔｄ０を６６（ｐｓ）とし、伝送線路１０３ａの特性インピーダンスＺｏを５０（Ω）とする。ダンピング抵抗１０２ａの抵抗値Ｒ１を４０（Ω）とし、ダンピング抵抗１０２ｂの抵抗値Ｒ２を４０（Ω）とする。遅延素子１０５ａにおける信号の伝搬遅延時間Ｔｄ１を５０（ｐｓ）とし、遅延素子１０５ａの特性インピーダンスＺ１を５０（Ω）とする。遅延素子１０５ｂにおける信号の伝搬遅延時間Ｔｄ２を５０（ｐｓ）とし、遅延素子１０５ｂの特性インピーダンスＺ２を５０（Ω）とする。伝送線路１０３ｂにおける信号の伝搬遅延時間を３８０（ｐｓ）とし、伝送線路１０３ｂの特性インピーダンスＺｏを５０（Ω）とする。また、受信素子１０４の入力インピーダンスＺｉを１００ｋ（Ω）とし、寄生容量を３（ｐＦ）とする。スタブ１０６における信号の伝搬遅延時間を１０（ｐｓ）とし、特性インピーダンスを５０（Ω）とする。なお、スタブ１０６における信号の伝搬遅延時間は、送信素子１０１における遷移時間ｔｒに対して十分小さいため、回路シミュレーションのパラメータに含めない。

ここで、伝送線路１０３ａ、１０３ｂ及び遅延素子１０５ａ、１０５ｂは、プリント回路板１００の導体層１２１に構成されているが、ここでは導体層１２１の幅を１２５（μｍ）とし、その厚さを４３（μｍ）とした。なお、導体層１２２はグラウンド層である。また、絶縁層１２５の比誘電率εｒを４．３とし、その厚みを１００（μｍ）とした。このとき、導体層１２１の伝送線路の特性インピーダンスは５０（Ω）となり、誘電体中の信号伝搬速度は、ｃ０／（εｒ）^０．５である。ここで、ｃ０＝真空中の光速≒３×１０^８（ｍ／ｓ）である。絶縁層１２５の比誘電率が４．３であるため、プリント回路板１００における信号伝搬速度は、真空中の光速の約０．５倍である１．５×１０^８（ｍ／ｓ）となる。よって、１０ｍｍの配線長で６６（ｐｓ）の信号伝搬遅延が生じる。

ダンピング抵抗１０２ａ、１０２ｂ及び遅延素子１０５ａ、１０５ｂで構成される仮想の直流抵抗値Ｒｖは、Ｒｖ＝Ｚｏ−Ｒｏより、Ｒｖ＝２０（Ω）となる。ここで、Ｒ１＝Ｒ２＝２Ｒｖ＝４０（Ω）であるため、送信端におけるインピーダンス整合の条件、０．９Ｚｏ≦Ｒｏ＋Ｒｖ≦１．１Ｚｏ、を満たしている。

スタブ１０３ａにおける信号の伝搬遅延時間は１００（ｐｓ）であり、これは、送信素子１０１の信号の立ち上り時間ｔｒ（＝１００（ｐｓ））の５０％よりも大きい。また、遅延素子１０５ａ、１０５ｂにおける信号の伝搬遅延時間は５０（ｐｓ）であるため、立ち上り時間ｔｒの５０％と同じである。

次に、図８に示す従来技術の伝送回路の回路パラメータを示す。送信素子５０１の信号の繰り返し周期を３２０（ｐｓ）とし、送信素子５０１の信号の振幅を１.５（Ｖ）とし、送信素子５０１の信号の立ち上がり時間ｔｒを１００（ｐｓ）とする。送信素子５０１の出力抵抗値を３０（Ω）と、寄生容量を３（ｐＦ）とする。スタブ５０３ａにおける信号の伝搬遅延時間を６６（ｐｓ）とし、スタブ５０３ａの特性インピーダンスＺｏを５０（Ω）とする。ダンピング抵抗５０２の抵抗値Ｒｓを２０（Ω）とする。伝送線路５０３ｂにおける信号の伝搬遅延時間を４３０（ｐｓ）とし、伝送線路５０３ｂの特性インピーダンスＺｏを５０（Ω）とする。また、受信素子５０４の入力インピーダンスＺｉを１００ｋ（Ω）とし、寄生容量を３（ｐＦ）とする。

まとめると、本実施例の回路パラメータと、比較例の回路パラメータは下記表１のとおりである。

図４（ａ）に本実施例の受信素子１０４におけるアイパタンのシミュレーション結果を示し、図８（ｂ）に従来技術の受信素子５０４におけるアイパタンのシミュレーション結果を示す。ここで、図において、縦軸は電圧（Ｖ）であり、横軸は時間（ｐｓ）である。回路シミュレータは、シノプシス社製ＨＳＰＩＣＥ（登録商標）を使用した。

図４（ａ）に示す本実施例の結果に関する電圧ノイズ１１４は、約３１９（ｍＶ）であり、図８（ｂ）に示す従来技術の結果に関する電圧ノイズ５１４の値約３６８（ｍＶ）よりも小さくなった。また、本実施形態のタイミングジッタ１１５は、約５１（ｐｓ）であり、従来技術のタイミングジッタ５１５の値（＝１０２（ｐｓ））よりも小さくなった。

なお本実施形態では、回路が安定的に動作するために許容できる最大のタイミングジッタを、送信素子１０１の信号の繰り返し周期の２５％以下としている。そうすると、本実施形態における繰り返し周期は３２０（ｐｓ）であるため、タイミングジッタが約８０（ｐｓ）以下であると、伝送回路は安定動作する。

実際のプリント回路板では、ダンピング抵抗１０２ａ、１０２ｂの抵抗値が離散値であり、その許容誤差が発生する場合がある。また、遅延素子１０５ａ、１０５ｂの特性インピーダンスや長さにも許容誤差が発生する場合がある。

そこで、受信素子１０４におけるタイミングジッタが約８０（ｐｓ）以下になるように、ダンピング抵抗１０２ａ、１０２ｂ及び遅延素子１０５ａ、１０５ｂの回路パラメータの許容値を、シミュレーションによって求めた。なお、送信素子１０１、伝送線路１０３ａ、伝送線路１０３ｂ、受信素子１０４に関するパラメータは上記と同じである。

上記インピーダンス整合の関係式より、（０．９Ｚｏ−Ｒｏ）≦Ｒｖ≦（１．１Ｚｏ−Ｒｏ）である必要があるから、ダンピング抵抗１０２ａ、１０２ｂ及び遅延素子１０５ａ、１０５ｂで構成される仮想の直流抵抗値Ｒｖは、Ｒｖ＝１５〜２５（Ω）となる。

すると、ダンピング抵抗１０２ａ、１０２ｂの抵抗値Ｒ１、Ｒ２は、Ｒ１＝Ｒ２＝２Ｒｖ＝３０〜５０（Ω）となる。さらに抵抗値の許容誤差が±１０％であることを考慮すると、Ｒ１＝Ｒ２＝２７〜５５（Ω）となる。ここで、遅延素子１０５ａ、１０５ｂの特性インピーダンスＺ１、Ｚ２を０．９Ｚｏ〜１．１Ｚｏ＝４５〜５５（Ω）とし、遅延素子１０５ａ、１０５ｂにおける信号の伝搬遅延時間Ｔｄ１、Ｔｄ２を２５〜７５（ｐｓ）とした。

図４（ｂ）にタイミングジッタと回路パラメータとの関係を示すグラフを示す。回路パラメータ１５０は、Ｚ１及びＺ２がＺｏに整合し、仮想の直流抵抗値Ｒｖがその中心値（即ち、Ｚｏ／２）となる組み合わせであり、Ｚ１＝Ｚ２＝５０（Ω）、Ｒ１＝Ｒ２＝４０（Ω）である。ここで、Ｚ１、Ｚ２はそれぞれ遅延素子１０５ａ、１０５ｂの特性インピーダンスであり、Ｚｏは伝送線路１０３ａ、１０３ｂの特性インピーダンスであり、そしてＲ１、Ｒ２はそれぞれダンピング抵抗１０２ａ、１０２ｂの抵抗値である。

同様に、回路パラメータ１５１は、Ｚ１及びＺ２がＺｏより１０％低く、仮想の直流抵抗値Ｒｖがその中心値より低く、ダンピング抵抗の許容誤差１０％を含んだ組み合わせであり、Ｚ１＝Ｚ２＝４５（Ω）、Ｒ１＝２７（Ω）、Ｒ２＝３３（Ω）である。回路パラメータ１５２は、Ｚ１、Ｚ２がＺｏより１０％低く、仮想の直流抵抗値Ｒｖがその中心値より低く、ダンピング抵抗の許容誤差１０％を含んだ組み合わせであり、Ｚ１＝Ｚ２＝４５（Ω）、Ｒ１＝３３（Ω）、Ｒ２＝２７（Ω）である。回路パラメータ１５３は、Ｚ１、Ｚ２がＺｏより１０％高く、仮想の直流抵抗値Ｒｖがその中心値より高く、ダンピング抵抗の許容誤差１０％を含んだ組み合わせであり、Ｚ１＝Ｚ２＝５５（Ω）、Ｒ１＝５５（Ω）、Ｒ２＝４５（Ω）である。また、回路パラメータ１５４は、Ｚ１、Ｚ２がＺｏより１０％高く、仮想の直流抵抗値Ｒｖがその中心値より高く、ダンピング抵抗の許容誤差１０％を含んだ組み合わせであり、Ｚ１＝Ｚ２＝５５（Ω）、Ｒ１＝４５（Ω）、Ｒ２＝５５（Ω）である。

各回路パラメータ１５０〜１５４において、遅延素子１０５ａ、１０５ｂにおける信号の伝搬遅延時間Ｔｄ１、Ｔｄ２を２５（ｐｓ）、５０（ｐｓ）、及び７５（ｐｓ）として回路シミュレーションを行った。回路シミュレーションの結果、回路パラメータ１５０〜１５４において、受信素子１０４におけるタイミングジッタはすべて８０（ｐｓ）以下となった。

以上より、以下の条件を満たせば、従来技術に比べ、受信素子におけるタイミングジッタを低減させることができ、さらにタイミングジッタは所望の値（この例では８０（ｐｓ））以下となる。
（１）ダンピング抵抗１０２ａ、１０２ｂ及び遅延素子１０５ａ、１０５ｂで構成されたリング状回路の仮想の直流抵抗値Ｒｖが、（０．９Ｚｏ−Ｒｏ）≦Ｒｖ≦（１．１Ｚｏ−Ｒｏ）を満たし、かつ、
（２）ダンピング抵抗１０２ａ、１０２ｂの抵抗値Ｒ１、Ｒ２が、それぞれ１．８Ｒｖ≦Ｒ１≦２．２Ｒｖ（即ち、Ｒ１＝２Ｒｖ±１０％）、１．８Ｒｖ≦Ｒ２≦２．２Ｒｖ（即ち、Ｒ２＝２Ｒｖ±１０％）を満たし、かつ、
（３）ダンピング抵抗１０２ａ、１０２ｂにおける信号の伝搬遅延時間Ｔｄ１、Ｔｄ２が、それぞれ０．２５ｔｒ≦Ｔｄ１≦０．７５ｔｒ、０．２５ｔｒ≦Ｔｄ２≦０．７５ｔｒを満たし、かつ、
（４）遅延素子１０５ａ、１０５ｂの特性インピーダンスＺ１、Ｚ２が、それぞれ０．９Ｚｏ≦Ｚ１≦１．１Ｚｏ（即ち、Ｚ１＝Ｚｏ±１０％）、０．９Ｚｏ≦Ｚ２≦１．１Ｚｏ（即ち、Ｚ２＝Ｚｏ±１０％）を満たすこと。

［第２実施形態］
図５は本発明の第２実施形態に係るプリント回路板２００を示す図である。図５（ａ）は本実施形態のプリント回路板２００の等価回路であり、図５（ｃ）は本実施形態のプリント回路板２００の概略構成図である。

プリント回路板２００において、送信素子１０１は、伝送線路１０３ａを介して、ダンピング抵抗１０２ａと遅延素子２０５ｂに接続され、ダンピング抵抗１０２ａは遅延素子２０５ａに接続されている。遅延素子２０５ｂはダンピング抵抗１０２ｂに接続され、受信素子１０４は伝送線路１０３ｂを介して、遅延素子２０５ａとダンピング抵抗１０２ｂに接続されている。

遅延素子２０５ａ、２０５ｂは、信号の伝搬遅延時間を制御する部材である。例えば図５（ｂ）、（ｃ）に示すように、遅延素子２０５ａは、プリント回路板２００上に実装したインダクタンス２０５ａｌとキャパシタンス２０５ａｃによって構成されている。また、遅延素子２０５ｂは、インダクタンス２０５ｂｌとキャパシタンス２０５ｂｃによって構成されている。

インダクタンス２０５ａｌは、ダンピング抵抗１０２ａと伝送線路１０３ｂに接続され、キャパシタンス２０５ａｃは、インダクタンス２０５ａｌとグラウンド層１２２に接続されている。同様に、インダクタンス２０５ｂｌは、伝送線路１０３ａとダンピング抵抗１０２ｂに接続され、キャパシタンス２０５ｂｃは、インダクタンス２０５ｂｌとグラウンド層１２２に接続されている。

伝送回路の各部材１０１、１０２ａ、１０２ｂ、１０３ａ、１０３ｂ、１０４、２０５ａ、２０５ｂは、図１（ｃ）に示すプリント回路板１００の層１２１上に構成されている。なお、第１実施形態と同様に、全ての部材１０１〜２０５ｂが導体層１２１に構成される必要はなく、部材１０１〜２０５ｂの全部又は一部が導体層１２４に構成されるようにしてもよい。

本実施形態の回路パラメータの条件について説明する。送信素子１０１の出力抵抗はＲｏであり、伝送線路１０３ａ、１０３ｂの特性インピーダンスはＺｏであり、受信素子１０４の入力インピーダンスはＺｉである。遅延素子２０５ａの特性インピーダンスＺ１はＺｏであり、遅延素子２０５ｂの特性インピーダンスＺ２はＺｏである。

ダンピング抵抗１０２ａ、１０２ｂ及び遅延素子２０５ａ、２０５ｂで構成されたリング状回路の仮想の直流抵抗値をＲｖとすると、Ｒｖは、０．９Ｚｏ≦Ｒｏ＋Ｒｖ≦１．１Ｚｏの範囲（即ちＲｖ＝Ｚｏ±１０％）にある。

ダンピング抵抗１０２ａの抵抗値Ｒ１は、Ｒ１＝２Ｒｖであり、ダンピング抵抗１０２ｂの抵抗値Ｒ２は、Ｒ２＝２Ｒｖである。送信素子１０１の信号の遷移時間（立ち上がり、立ち下がり時間）はｔｒである。遅延素子２０５ａにおける信号の伝搬遅延時間Ｔｄ１は、Ｔｄ１＝０．５ｔｒであり、遅延素子２０５ｂにおける信号の伝搬遅延時間Ｔｄ２は、Ｔｄ２＝０．５ｔｒである。また、伝送線路１０３ａにおける信号の伝搬遅延時間Ｔｄ０は、０．５ｔｒより大きい。

なお、プリント回路板２００には部材を実装するうえで発生するスタブ１０６、２０６が設けられているが、スタブ１０６、２０６における信号の伝搬遅延時間は、伝搬遅延時間ｔｒに対して十分に短いため、等価回路として無視できる。ここでは０．１ｔｒ以下を、十分短いとしている。

ここで一般的に、伝送線路の特性インピーダンスＺと伝搬遅延時間Ｔｄの関係は、伝送線路のインダクタンスＬ成分とキャパシタンスＣ成分で決まり、Ｚ＝√（Ｌ／Ｃ）、Ｔｄ＝√（Ｌ×Ｃ）である。この関係式より、遅延素子２０５ａのインダクタンス２０５ａｌのインダクタンス値Ｌ_{２０５ａｌ}と、キャパシタンス２０５ａｃのキャパシタンス値Ｃ_{２０５ａｃ}は、遅延素子２０５ａの伝搬遅延時間Ｔｄ１と特性インピーダンス値Ｚ１によって決まる。即ち、Ｌ_{２０５ａｌ}＝Ｔｄ１×Ｚ１であり、Ｃ_{２０５ａｃ}＝Ｔｄ１／Ｚ１である。同様に、遅延素子２０５ｂのインダクタンス２０５ｂｌのインダクタンス値Ｌ_{２０５ｂｌ}と、キャパシタンス２０５ｂｃのキャパシタンス値Ｃ_{２０５ｂｃ}は、２０５ｂの伝搬遅延時間Ｔｄ２と特性インピーダンス値Ｚ２によって決まる。即ち、Ｌ_{２０５ｂｌ}＝Ｔｄ２×Ｚ２であり、Ｃ_{２０５ｂｃ}＝Ｔｄ２／Ｚ２である。

なお、遅延素子２０５ａ、２０５ｂのＬＣ回路は、チップ部品で構成するようにしてもよい。

第２実施例において、実施例１と同じ回路パラメータ（上記表１参照）で受信素子１０４におけるアイパタンのシミュレーションを実施した。この場合、遅延素子２０５ａ、２０５ｂの特性インピーダンスＺ１＝Ｚ２＝５０（Ω）及び伝搬遅延時間Ｔｄ１＝Ｔｄ２＝５０（ｐｓ）より、Ｌ_{２０５ａｌ}＝Ｌ_{２０５ｂｌ}＝２．５（ｎＨ）、Ｃ_{２０５ａｌ}＝Ｃ_{２０５ｂｌ}＝１．０（ｐＦ）とした。

図５（ｂ）では１段のＬＣ回路を示したが、多段のＬＣ回路で構成しても良い。多段になった場合、１素子あたりのキャパシタンス、インダクタンスは、段数で割った値となる。例えば２段構成の場合、図５（ｄ）に示すように、遅延素子２０５ａは、インダクタンス２０５ａｌ１、２０５ａｌ２及びキャパシタンス２０５ａｃ１、２０５ａｃ２で構成される。また、遅延素子２０５ｂは、インダクタンス２０５ｂｌ１、２０５ｂｌ２及びキャパシタンス２０５ｂｃ１、２０５ｂｃ２で構成される。このとき、Ｌ_{２０５ａｌ１}＝Ｌ_{２０５ｂｌ１}＝Ｌ_{２０５ａｌ２}＝Ｌ_{２０５ｂｌ２}＝１.２５（ｎＨ）であり、Ｃ_{２０５ａｃ１}＝Ｃ_{２０５ｂｃ１}＝Ｃ_{２０５ａｃ２}＝Ｃ_{２０５ｂｃ２}＝０．５（ｐＦ）となる。

言い換えると、多段のＬＣ回路で構成する場合、遅延素子２０５ａの総インダクタンスＬ１及び総キャパシタンスＣ１が、Ｌ１＝Ｔｄ１×Ｚ１、及びＣ１＝Ｔｄ１／Ｚ１を満たすようにする。また、遅延素子２０５ｂの総インダクタンスＬ２及び総キャパシタンスＣ２が、Ｌ２＝Ｔｄ２×Ｚ２、及びＣ２＝Ｔｄ２／Ｚ２を満たすようにする。

図６に実施例２における受信素子１０４におけるアイパタンのシミュレーション結果を示す。図６のアイパタンは、図４（ａ）に示す実施例１のアイパタンとほぼ同等の波形となり、タイミングジッタ２１５は５３（ｐｓ）であった。本実施例においても、実施例１と同様に、従来技術に比べてタイミングジッタが低減された。

（その他の実施形態）
その他の実施形態として、プリント回路板は、第１実施形態と第２実施形態の遅延素子１０５ａ、１０５ｂ、２０５ａ、２０５ｂの任意の組合せを設けるようにしてもよい。例えば、図１（ｂ）のプリント回路板１００で、遅延素子１０５ａの代わりに、遅延素子２０５ａを設けるようにしてもよい。また、図５（ｂ）のプリント回路板２００で、遅延素子２０５ａ（インダクタンス２０５ａｌとキャパシタンス２０５ａｃ含む）の代わりに、遅延素子１０５ａを設けるようにしてもよい。

１０１：送信素子
１０２ａ、１０２ｂ：ダンピング抵抗
１０３ａ、１０３ｂ：伝送線路
１０４：受信素子
１０５ａ、１０５ｂ、２０５ａ、２０５ｂ：遅延素子
１０６、２０６：スタブ
１００、２００：プリント回路板
２０５ａｃ、２０５ｂｃ：キャパシタンス
２０５ａｌ、２０５ｂｌ：インダクタンス
１２１、１２４：導体層（信号配線層）
１２２：導体層（グラウンド層）
１２３：導体層（電源層）
１２５、１２６、１２７：絶縁層

Claims (6)

1. 信号の遷移時間ｔｒ及び出力抵抗値Ｒｏを有する送信素子と、
   一端が前記送信素子に接続された第１の伝送線路と、
   前記第１の伝送線路の他端に接続された第１の抵抗素子と、
   前記第１の抵抗素子に接続された第１の遅延素子と、
   前記第１の伝送線路の他端に接続された第２の遅延素子と、
   前記第２の遅延素子に接続された第２の抵抗素子と、
   一端が前記第１の遅延素子及び前記第２の抵抗素子に接続された第２の伝送線路と、
   前記第２の伝送線路の他端に接続された受信素子とを備えるプリント回路板であって、
   前記第１及び第２の抵抗素子は、それぞれ抵抗値Ｒ１及び抵抗値Ｒ２を有し、
   前記第１及び第２の遅延素子は、それぞれ信号の伝搬遅延時間Ｔｄ１及び伝搬遅延時間Ｔｄ２を有し、
   前記第１及び第２の遅延素子は、それぞれ特性インピーダンスＺ１及び特性インピーダンスＺ２を有し、
   前記第１及び第２の伝送線路は、特性インピーダンスＺｏを有し、
   前記第１及び第２の抵抗素子並びに前記第１及び第２の遅延素子で構成されたリング状回路の仮想の直流抵抗値Ｒｖは、（０．９Ｚｏ−Ｒｏ）≦Ｒｖ≦（１．１Ｚｏ−Ｒｏ）の範囲にあり、
   前記抵抗値Ｒ１及び前記抵抗値Ｒ２は、それぞれ１．８Ｒｖ≦Ｒ１≦２．２Ｒｖ、及び１．８Ｒｖ≦Ｒ２≦２．２Ｒｖの範囲にあり、
   前記遅延時間Ｔｄ１及び前記遅延時間Ｔｄ２は、それぞれ０．２５ｔｒ≦Ｔｄ１≦０．７５ｔｒ、及び０．２５ｔｒ≦Ｔｄ２≦０．７５ｔｒの範囲にあり、
   前記特性インピーダンスＺ１及び前記特性インピーダンスＺ２は、それぞれ０．９Ｚｏ≦Ｚ１≦１．１Ｚｏ、及び０．９Ｚｏ≦Ｚ２≦１．１Ｚｏの範囲にあることを特徴とするプリント回路板。
2. 前記第１及び第２の遅延素子のうちの少なくとも１つは信号配線であることを特徴とする請求項１に記載のプリント回路板。
3. 前記第１及び第２の遅延素子のうちの少なくとも１つはＬＣ回路であり、
   前記第１の遅延素子の総インダクタンスＬ１及び総キャパシタンスＣ１は、Ｌ１＝Ｔｄ１×Ｚ１、及びＣ１＝Ｔｄ１／Ｚ１を満たし、
   前記第２の遅延素子の総インダクタンスＬ２及び総キャパシタンスＣ２は、Ｌ２＝Ｔｄ２×Ｚ２、及びＣ２＝Ｔｄ２／Ｚ２を満たすことを特徴とする請求項１に記載のプリント回路板。
4. 前記第１及び第２の遅延素子のＬＣ回路は、チップ部品で構成されていることを特徴とする請求項３に記載のプリント回路板。
5. 前記送信素子から前記受信素子に向かう方向の信号に対して、
   前記第１の伝送線路と前記リング状回路との間の第１の接続点における反射係数が負の値をとり、
   前記受信素子から前記送信素子に向かう方向の信号に対して、
   前記第２の伝送線路と前記リング状回路との間の第２の接続点における反射係数が負の値をとる、
   ことを特徴とする請求項１乃至４のいずれか１項に記載のプリント回路板。
6. 請求項１乃至５のいずれか１項に記載のプリント回路板を備えた電子機器。

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