JP2018041767A - 波形整形回路及びその製造方法とパルスパターン発生器 - Google Patents

Abstract

【課題】各チップ部品とアースパターンとの間の寄生容量の発生を抑えて低減し、波形整形回路の性能の悪化を避ける。
【解決手段】波形整形回路１は、パターン４と誘電体５とが交互に積層され、誘電体５の第一層５Ａ上に入出力パターン４ａ、接続パターン４ｂ，４ｃ、アースパターン４ｄが形成され、誘電体５の第二層５Ｂ上に第一層５Ａ上のアースパターン４ｄとスルーホール接続されるベタ状のアースパターン４ｅが形成された多層基板からなるプリント基板３に実装される。チップ部品２からなるインダクタＬおよび抵抗Ｒの直列回路を、誘電体５の第一層５Ａ上において接続パターン４ｂ，４ｃを介して入出力パターン４ａとアースパターン４ｄとの間に接続する。パターン４および誘電体５の第二層４Ｂ，５Ｂ以下の領域をくり抜いてチップ部品２の下部に凹状の空洞部６を形成する。
【選択図】図１

Description

本発明は、入力される信号の波形を整形して出力する波形整形回路及びその製造方法に関する。

従来、入力される信号の波形を整形して出力する波形整形回路として、例えば下記特許文献１に開示される等化フィルタが知られている。特許文献１の等化フィルタは、受動素子で構成された低域通過フィルタと、受動素子で構成された周波数特性の高域利得がステップ状に増加する高域利得はね上げ回路とを直列接続して構成される。

そして、特許文献１の等化フィルタでは、図２（ａ），（ｂ）に示す回路の高域利得はね上げ回路を用いている。図２（ａ）の高域利得はね上げ回路は、入力端子２１と出力端子２２との間に抵抗ＲとコンデンサＣとが並列に接続され、抵抗Ｒが高周波で短絡状態となり、ある高周波で減衰量を０にすることができる。図２（ｂ）の高域利得はね上げ回路は、入力端子２１と出力端子２２との間に接続される抵抗Ｒの一方にインダクタＬの一方が接続され、インダクタＬの他方がアースに接続され、抵抗Ｒが高周波で開放状態となり、ある高周波で減衰量を０にすることができ、高域利得がステップ状に増加する周波数特性を得ることができる。

特開平１１−１２２０６６号公報

上述した特許文献１の等化フィルタでは、図２（ａ）の回路による高域利得はね上げ回路を採用すれば、抵抗Ｒとアースとの間、及びコンデンサＣとアースとの間の寄生容量を小さくできる反面、十分な周波数特性が得られないという問題があった。

これに対し、図２（ｂ）の回路による高域利得はね上げ回路を採用すれば、高域利得がステップ状に増加する周波数特性を得ることでき、十分な周波数特性を確保することができる。

ところで、各種ディジタル通信装置を被測定物とし、その性能評価の一つであるビット誤り率を測定する装置として誤り率測定装置が知られている。誤り率測定装置では、パルスパターン発生器が発生する既知のパターン信号を被測定物に入力し、被測定物から入力される被測定信号と既知のパターン信号とをビット単位で比較してビット誤り率を測定している。

その際、パルスパターン発生器が発生するパターン信号は、時間方向のジッタのずれ量が小さいこと、アイパターンの開口量が大きいこと、信号の立ち上がりや立ち下がりが急峻であることが望まれる。このため、パルスパターン発生器の後段には、パターン信号の出力波形を整形する波形整形回路が用いられる。

そこで、図２（ｂ）の回路による高域利得はね上げ回路を上述したパルスパターン発生器の出力波形を整形する波形整形回路として安価に構成しようとした場合、図３に示すような多層構造のプリント基板３１に対し、インダクタＬ及び抵抗Ｒをチップ部品３２として実装することが考えられる。

図３のプリント基板３１は、パターン３３と誘電体３４とが交互に複数積層された多層基板で構成され、図２（ｂ）の回路における入力端子２１と出力端子２２との間の伝送線路となる入出力パターン３３ａ、チップ部品３２のインダクタＬと抵抗Ｒとの間を接続する接続パターン３３ｂ、抵抗Ｒの他方が接続されるアースパターン３３ｃが誘電体３４の第一層３４Ａ上のパターン３３の第一層３３Ａに形成される。なお、図示はしないが、誘電体３４の第一層３４Ａ上のアースパターン３３ｃは、誘電体３４の第二層３４Ｂ上のパターン３３の第二装置３３Ｂにベタ状に形成されたアースパターン３３ｄとスルーホール接続される。

しかしながら、図３に示すようなプリント基板３１を用いてチップ部品３２である抵抗ＲとインダクタＬを実装する場合には、チップ部品３２を実装するためのパターン３３（３３ａ，３３ｂ，３３ｃ）が必要であり、このパターン３３とチップ部品３２の裏面からの誘電体３４の第二層３４Ｂ上のアースパターン３３ｄとの間に寄生容量が発生してしまい、回路の特性を悪化させてしまうという問題を招く。この問題を解決するため、個々のチップ部品３２を標準サイズより小さいものを用い、チップ部品３２が実装されるパターン３３の面積を小さくすることも可能であるが、十分な周波数特性を確保した上で寄生容量を低減するには限界があった。

そこで、本発明は上記問題点に鑑みてなされたものであって、寄生容量の影響による特性の悪化を低減することができる波形整形回路及びその製造方法を提供することを目的としている。

上記目的を達成するため、本発明の請求項１に記載された波形整形回路は、パターン４と誘電体５とが交互に積層され、前記誘電体の第一層５Ａ上に入出力パターン４ａ、接続パターン４ｂ，４ｃ、アースパターン４ｄが形成され、前記誘電体の第二層５Ｂ上に前記第一層上のアースパターンとスルーホール接続されるベタ状のアースパターン４ｅが形成された多層基板からなるプリント基板３に実装される波形整形回路１であって、
チップ部品２からなるインダクタＬおよび抵抗Ｒの直列回路が前記誘電体の第一層上に前記接続パターンを介して前記入出力パターンと前記アースパターンとの間に接続され、
前記パターンおよび前記誘電体の第二層４Ｂ，５Ｂ以下の領域がくり抜かれて前記チップ部品の下部に凹状の空洞部６が形成されたことを特徴とする。

請求項２に記載された波形整形回路は、請求項１の波形整形回路において、
前記直列回路が前記インダクタＬと前記抵抗ＲとコンデンサＣからなることを特徴とする。

請求項３に記載された波形整形回路の製造方法は、パターン４と誘電体５とが交互に積層され、前記誘電体の第一層５Ａ上に入出力パターン４ａ、接続パターン４ｂ，４ｃ、アースパターン４ｄが形成され、前記誘電体の第二層５Ｂ上に前記第一層上のアースパターンとスルーホール接続されるベタ状のアースパターン４ｅが形成された多層基板からなるプリント基板３に実装される波形整形回路１の製造方法であって、
チップ部品２からなるインダクタＬおよび抵抗Ｒの直列回路を、前記誘電体の第一層上に前記接続パターンを介して前記入出力パターンと前記アースパターンとの間に接続するステップと、
前記パターンおよび前記誘電体の第二層４Ｂ，５Ｂ以下の領域をくり抜いて前記チップ部品の下部に凹状の空洞部６を形成するステップとを含むことを特徴とする。

請求項４に記載された波形整形方法は、請求項３の波形整形方法において、
前記直列回路が前記インダクタＬと前記抵抗ＲとコンデンサＣからなることを特徴とする。

本発明によれば、チップ部品の下部に位置するパターンと誘電体の第二層以下の領域をくり抜いて形成される凹状の空洞部により、チップ部品の直下に位置するアースパターンを無くし、各チップ部品とアースパターンとの間の寄生容量の発生を抑えて低減することができ、波形整形回路の性能の悪化を避けることができる。

（ａ）本発明に係る波形整形回路の概略構成を示す部分側断面図である。 （ａ），（ｂ）特許文献１に開示される高域利得はね上げ回路の構成例を示す図である。 図２（ｂ）の回路をプリント基板で実現したときの部分側断面図である。

以下、本発明を実施するための形態について、添付した図面を参照しながら詳細に説明する。

本実施の形態の波形整形回路は、入力される信号の波形を整形して出力する回路である。特に、本実施の形態の波形整形回路は、例えば被測定物のビット誤り率を測定する際に、パターン発生器が出力する「０」，「１」の組み合わせからなるＰＲＢＳ（Pseudo-random bit sequence：擬似ランダム・ビット・シーケンス）パターンなどの既知のパターン信号を入力として、その出力波形を整形する場合に好適に用いることができる。

図１に示すように、本実施の形態の波形整形回路１は、チップ部品２をプリント基板３上に実装して構成される。

チップ部品２は、図２（ｂ）の回路による波形整形回路１をプリント基板３で実現する際の構成部品であり、図１に示すように、インダクタＬ（例えば１５ｎＨ）のチップ部品２ａ、抵抗Ｒ（例えば１５０Ω）のチップ部品２ｂ、コンデンサＣ（例えば０．１μＦ）のチップ部品２ｃを含み、例えば０．６ｍｍ×０．３ｍｍの矩形状チップで構成される。

プリント基板３は、パターン４と誘電体５とが交互に複数積層された多層基板で構成される。

パターン４は、銅箔パターンからなり、信号を入出力する伝送線路となる入出力パターン、チップ部品を接続するための接続パターン、アースパターン、電源パターンなどを含む。

本例では、図２（ｂ）の回路による波形整形回路１をプリント基板３で実現するため、図１に示すように、入出力パターン４ａ、接続パターン４ｂ，４ｃ、アースパターン４ｄが誘電体５の第一層（最上層）５Ａ上のパターン４の第一層４Ａに形成される。そして、図１の奥行き方向に延出する入出力パターン４ａと図１の左側の接続パターン４ｂとの間にインダクタＬのチップ部品２ａを搭載して接続し、接続パターン４ｂと図１の右側の接続パターン４ｃとの間に抵抗Ｒのチップ部品２ｂを搭載して接続し、接続パターン４ｃとアースパターン４ｄとの間にコンデンサＣのチップ部品２ｃを搭載して接続する。また、図示はしないが、誘電体５の第一層５Ａ上のアースパターン４ｄは、誘電体５の第一層５Ａと第二層５Ｂとの間のパターン４の第二層４Ｂに形成されるベタ状のアースパターン４ｅとスルーホール接続される。これにより、入力端子２１と出力端子２２を接続する伝送線路（入出力パターン４ａ）とアース（アースパターン４ｅ）との間にインダクタＬ、抵抗Ｒ、コンデンサＣの直列回路が接続され、図２（ｂ）の回路による波形整形回路１が構成される。

なお、図１では、多層基板からなるプリント基板３として、パターン４および誘電体５を第三層４Ｃ，５Ｃまで示しており、パターン４および誘電体５の第四層以下の構成については省略している。

そして、プリント基板３には、誘電体５の第一層５Ａを介してチップ部品２の下部に凹状の空洞部６が形成される。空洞部６は、誘電体５の第一層５Ａにおいて、チップ部品２が実装される領域の下部に位置するパターン４および誘電体５の第二層４Ｂ，５Ｂ以下を例えばドリルなどの工具を用いてくり抜いて除去することにより形成される。これにより、チップ部品２（２ａ，２ｂ，２ｃ）の直下に位置するアースパターン４ｅが無くなり、各チップ部品２ａ，２ｂ，２ｃとアースパターン４ｅとの間の寄生容量の発生を抑えて低減することができる。その結果、ジッタが小さくなり、波形整形回路１の性能の悪化を避けることができる。

ここで、上述した効果を検証するため、本実施の形態の波形整形回路１（図１の空洞部６：有り）と比較用の波形整形回路（図１の空洞部６：無し）とを作製した。そして、ＰＲＢＳ７のパターン信号を伝送速度３０Ｇｂｉｔ／ｓで入力し、接続用の同軸ケーブルの周波数特性が持つロス分を考慮した出力からジッタのピーク幅の測定を行った。

その結果、本実施の形態の波形整形回路１におけるジッタのピーク幅は７３７ｆｓ、比較用の波形整形回路におけるジッタのピーク幅は９００ｆｓとなり、ジッタのピーク幅が小さくなる結果が得られた。

ところで、上述した図１の実施の形態では、入力信号の直流成分をカットするためのコンデンサＣのチップ部品２ｃがプリント基板３に実装されているが、入力される信号に直流成分が乗っていない場合には、コンデンサＣのチップ部品２ｃを省くことができる。この場合、図１において、インダクタＬのチップ部品２ａと抵抗Ｒのチップ部品２ｂの直列回路を入出力パターン４ａとアースパターン４ｄとの間に接続パターン４ｂを介して接続する。そして、誘電体５の第一層５Ａにおいて、インダクタＬのチップ部品２ａと抵抗Ｒのチップ部品２ｂが実装される領域の下部に位置するパターン４および誘電体５の第二層４Ｂ，５Ｂ以下をくり抜いて凹状の空洞部６を形成する。

以上、本発明に係る波形整形回路及びその製造方法の最良の形態について説明したが、この形態による記述及び図面により本発明が限定されることはない。すなわち、この形態に基づいて当業者等によりなされる他の形態、実施例及び運用技術などはすべて本発明の範疇に含まれることは勿論である。

１ 波形整形回路
２ チップ部品
２ａ インダクタＬのチップ部品
２ｂ 抵抗Ｒのチップ部品
２ｃ コンデンサＣのチップ部品
３ プリント基板
４ パターン
４Ａ パターンの第一層
４Ｂ パターンの第二層
４Ｃ パターンの第三層
４ａ 入出力パターン
４ｂ，４ｃ 接続パターン
４ｄ，４ｅ アースパターン
５ 誘電体
５Ａ 誘電体の第一層
５Ｂ 誘電体の第二層
５Ｃ 誘電体の第三層
６ 空洞部
２１ 入力端子
２２ 出力端子
３１ プリント基板
３２ チップ部品
３３ パターン
３３Ａ パターンの第一層
３３Ｂ パターンの第二層
３３ａ 入出力パターン
３３ｂ 接続パターン
３３ｃ，３３ｄ アースパターン
３４ 誘電体
３４Ａ 誘電体の第一層
３４Ｂ 誘電体の第二層

本発明は、入力される信号の波形を整形して出力する波形整形回路及びその製造方法と、波形整形回路にて出力波形を整形するためのパターン信号を発生するパルスパターン発生器に関する。

そこで、本発明は上記問題点に鑑みてなされたものであって、寄生容量の影響による特性の悪化を低減することができる波形整形回路及びその製造方法とパルスパターン発生器を提供することを目的としている。

上記目的を達成するため、本発明の請求項１に記載された波形整形回路は、パルスパターン発生器が発生するパターン信号を被測定物に入力し、該被測定物から入力される被測定信号と前記パターン信号とをビット単位で比較してビット誤り率を測定する誤り率測定装置に適用され、パターン４と誘電体５とが交互に積層され、前記誘電体の第一層５Ａ上に入出力パターン４ａ、接続パターン４ｂ，４ｃ、アースパターン４ｄが形成され、前記誘電体の第二層５Ｂ上に前記第一層上のアースパターンとスルーホール接続されるベタ状のアースパターン４ｅが形成された多層基板からなるプリント基板３に実装される波形整形回路１であって、
チップ部品２からなるインダクタＬと抵抗ＲとコンデンサＣの直列回路が前記誘電体の第一層上に前記接続パターンを介して前記入出力パターンと前記アースパターンとの間に接続され、
前記パターン信号の時間方向のジッタのずれ量を小さくするために、前記パターンおよび前記誘電体の第二層４Ｂ，５Ｂ以下の領域がくり抜かれて前記チップ部品の下部に凹状の空洞部６が形成されたことを特徴とする。

請求項２に記載されたパルスパターン発生器は、請求項１の波形整形回路にて波形整形されるパターン信号を発生することを特徴とする。

請求項３に記載された波形整形回路の製造方法は、パルスパターン発生器が発生するパターン信号を被測定物に入力し、該被測定物から入力される被測定信号と前記パターン信号とをビット単位で比較してビット誤り率を測定する誤り率測定装置に適用され、パターン４と誘電体５とが交互に積層され、前記誘電体の第一層５Ａ上に入出力パターン４ａ、接続パターン４ｂ，４ｃ、アースパターン４ｄが形成され、前記誘電体の第二層５Ｂ上に前記第一層上のアースパターンとスルーホール接続されるベタ状のアースパターン４ｅが形成された多層基板からなるプリント基板３に実装される波形整形回路１の製造方法であって、
チップ部品２からなるインダクタＬと抵抗ＲとコンデンサＣの直列回路を、前記誘電体の第一層上に前記接続パターンを介して前記入出力パターンと前記アースパターンとの間に接続するステップと、
前記パターン信号の時間方向のジッタのずれ量を小さくするために、前記パターンおよび前記誘電体の第二層４Ｂ，５Ｂ以下の領域をくり抜いて前記チップ部品の下部に凹状の空洞部６を形成するステップとを含むことを特徴とする。

Claims (4)

1. パターン（４）と誘電体（５）とが交互に積層され、前記誘電体の第一層（５Ａ）上に入出力パターン（４ａ）、接続パターン（４ｂ，４ｃ）、アースパターン（４ｄ）が形成され、前記誘電体の第二層（５Ｂ）上に前記第一層上のアースパターンとスルーホール接続されるベタ状のアースパターン（４ｅ）が形成された多層基板からなるプリント基板（３）に実装される波形整形回路（１）であって、
   チップ部品（２）からなるインダクタ（Ｌ）および抵抗（Ｒ）の直列回路が前記誘電体の第一層上に前記接続パターンを介して前記入出力パターンと前記アースパターンとの間に接続され、
   前記パターンおよび前記誘電体の第二層（４Ｂ，５Ｂ）以下の領域がくり抜かれて前記チップ部品の下部に凹状の空洞部（６）が形成されたことを特徴とする波形整形回路。
2. 前記直列回路が前記インダクタ（Ｌ）と前記抵抗（Ｒ）とコンデンサ（Ｃ）からなることを特徴とする請求項１記載の波形整形回路。
3. パターン（４）と誘電体（５）とが交互に積層され、前記誘電体の第一層（５Ａ）上に入出力パターン（４ａ）、接続パターン（４ｂ，４ｃ）、アースパターン（４ｄ）が形成され、前記誘電体の第二層（５Ｂ）上に前記第一層上のアースパターンとスルーホール接続されるベタ状のアースパターン（４ｅ）が形成された多層基板からなるプリント基板（３）に実装される波形整形回路（１）の製造方法であって、
   チップ部品（２）からなるインダクタ（Ｌ）および抵抗（Ｒ）の直列回路を、前記誘電体の第一層上に前記接続パターンを介して前記入出力パターンと前記アースパターンとの間に接続するステップと、
   前記パターンおよび前記誘電体の第二層（４Ｂ，５Ｂ）以下の領域をくり抜いて前記チップ部品の下部に凹状の空洞部（６）を形成するステップとを含むことを特徴とする波形整形回路の製造方法。
4. 前記直列回路が前記インダクタ（Ｌ）と前記抵抗（Ｒ）とコンデンサ（Ｃ）からなることを特徴とする請求項３記載の波形整形方法。

Images