JPH07147521A - 高周波素子の実装基板 - Google Patents
高周波素子の実装基板Info
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- JPH07147521A JPH07147521A JP5292914A JP29291493A JPH07147521A JP H07147521 A JPH07147521 A JP H07147521A JP 5292914 A JP5292914 A JP 5292914A JP 29291493 A JP29291493 A JP 29291493A JP H07147521 A JPH07147521 A JP H07147521A
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4673—Application methods or materials of intermediate insulating layers not specially adapted to any one of the previous methods of adding a circuit layer
- H05K3/4676—Single layer compositions
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- Microwave Amplifiers (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】
【目的】 多層基板の層間寄生容量による高周波素子の
性能劣化を低減しつつ多層薄型化し、主に低コストで基
板の小形軽量化を図った基板構造を提供すること。 【構成】 薄型多層基板１の高周波素子２の実装部分の
基板４ｂの誘電体の誘電率を他の部分４ａより低い誘電
率の誘電体で形成する基板構造。 【効果】 多層基板をさらに多層薄型化した場合におい
ても層間寄生容量による高周波素子の性能劣化を低減
し、主に低コストで基板の小形軽量化した基板を構成で
きる。
性能劣化を低減しつつ多層薄型化し、主に低コストで基
板の小形軽量化を図った基板構造を提供すること。 【構成】 薄型多層基板１の高周波素子２の実装部分の
基板４ｂの誘電体の誘電率を他の部分４ａより低い誘電
率の誘電体で形成する基板構造。 【効果】 多層基板をさらに多層薄型化した場合におい
ても層間寄生容量による高周波素子の性能劣化を低減
し、主に低コストで基板の小形軽量化した基板を構成で
きる。
Description
【０００１】
【産業上の利用分野】本発明は携帯電話機の薄型多層基
板などにおいて主に用いられ、低コストで小形軽量化す
るのに適した基板に関する。
板などにおいて主に用いられ、低コストで小形軽量化す
るのに適した基板に関する。
【０００２】
【従来の技術】携帯電話機のように高周波信号からベー
スバンド信号をまでを扱った回路は小形軽量化を図るた
めに高周波部とベースバンド信号処理部を同一の薄型多
層基板に納めたものが多くなっている。従来、高周波帯
の増幅回路やフィルタには入出力回路や線路を分布定数
回路にて構成するので、小形化を図るためには回路を実
装する基板としてより高い誘電率（例えばアルミナセラ
ミック：比誘電率εｒ＝１０）の基板を用いる傾向があ
った。
スバンド信号をまでを扱った回路は小形軽量化を図るた
めに高周波部とベースバンド信号処理部を同一の薄型多
層基板に納めたものが多くなっている。従来、高周波帯
の増幅回路やフィルタには入出力回路や線路を分布定数
回路にて構成するので、小形化を図るためには回路を実
装する基板としてより高い誘電率（例えばアルミナセラ
ミック：比誘電率εｒ＝１０）の基板を用いる傾向があ
った。
【０００３】図６は従来の高周波素子の実装基板の一構
成例を示した図である。図６（ａ）は基板１を１層目側
から見た図、図６（ｂ）は基板１の断面図である。高周
波素子２は基板１の１層目のパターン３ａに面実装され
ている。基板は主にパターン３ａと２層目のパターン３
ｂ間の層間距離ｄに応じて寄生容量が生じない程度の誘
電率εの誘電体４ｂにて形成し、高周波素子２周辺の分
布定数線路（回路）の部分のみ高誘電率ε’の誘電体４
ａで形成する。この基板構造により高周波素子２に生ず
る寄生容量Ｃを低減し、高周波素子２周辺の分布定数回
路の小形化を図り、さらに多層基板の層間距離ｄの短縮
を行なうことで軽量化を実現することができる。しかし
この構造を簡単に実現する代替え手段がなく、小形軽量
化に非常に有効であるが、基板の製作に工程がかかり高
コストとなってしまう。
成例を示した図である。図６（ａ）は基板１を１層目側
から見た図、図６（ｂ）は基板１の断面図である。高周
波素子２は基板１の１層目のパターン３ａに面実装され
ている。基板は主にパターン３ａと２層目のパターン３
ｂ間の層間距離ｄに応じて寄生容量が生じない程度の誘
電率εの誘電体４ｂにて形成し、高周波素子２周辺の分
布定数線路（回路）の部分のみ高誘電率ε’の誘電体４
ａで形成する。この基板構造により高周波素子２に生ず
る寄生容量Ｃを低減し、高周波素子２周辺の分布定数回
路の小形化を図り、さらに多層基板の層間距離ｄの短縮
を行なうことで軽量化を実現することができる。しかし
この構造を簡単に実現する代替え手段がなく、小形軽量
化に非常に有効であるが、基板の製作に工程がかかり高
コストとなってしまう。
【０００４】図７は従来の高周波素子の実装基板の他の
構成例を示した図である。図７（ａ）は基板１を１層目
側から見た図、図７（ｂ）は基板１の断面図である。基
板１は低誘電率の誘電体４ｂ（例えばガラスエポキシ；
比誘電率４．８）で形成された薄型多層の親基板と、高
誘電率の誘電体（例えばアルミナセラミックやガラス熱
硬化ポリフェニレンオキサイド；比誘電率１０）で形成
された十分に厚い２層の子基板（モジュール）で構成さ
れる。高周波素子２は子基板の１層目パターン上に面実
装されている。この基板構造（高周波回路のモジュール
化）にすることにより高周波素子２に生ずる寄生容量Ｃ
を低減し、高周波素子２周辺の分布定数回路の小形化を
図り、さらに多層基板の層間距離ｄの短縮を行なうこと
で軽量化を実現することができる。しかしこの方法も小
形軽量化に非常に有効であるが、モジュール化するため
の子基板の材料費や親基板への実装費などで高コストと
なってしまう。
構成例を示した図である。図７（ａ）は基板１を１層目
側から見た図、図７（ｂ）は基板１の断面図である。基
板１は低誘電率の誘電体４ｂ（例えばガラスエポキシ；
比誘電率４．８）で形成された薄型多層の親基板と、高
誘電率の誘電体（例えばアルミナセラミックやガラス熱
硬化ポリフェニレンオキサイド；比誘電率１０）で形成
された十分に厚い２層の子基板（モジュール）で構成さ
れる。高周波素子２は子基板の１層目パターン上に面実
装されている。この基板構造（高周波回路のモジュール
化）にすることにより高周波素子２に生ずる寄生容量Ｃ
を低減し、高周波素子２周辺の分布定数回路の小形化を
図り、さらに多層基板の層間距離ｄの短縮を行なうこと
で軽量化を実現することができる。しかしこの方法も小
形軽量化に非常に有効であるが、モジュール化するため
の子基板の材料費や親基板への実装費などで高コストと
なってしまう。
【０００５】特開昭６０−１０６２１５号公報には、高
周波増幅器に有する分布定数線路の部分をそれ以外の基
板の誘電率よりも高い誘電体で形成することにより小形
化を図っているが、製造工程の増加による高コスト化や
多層基板への応用が困難であった。従ってベースバンド
信号処理部を含めた薄型多層基板とは別に高誘電率の子
基板上に高周波回路を実装し次に子基板を多層基板上に
実装する方法（高周波モジュール化）もある。しかしな
がら、この方法は基板面積は小さくなるが、子基板分の
厚みや重さの増加と、材料や製造工程の増加による高コ
スト化が問題となっている。
周波増幅器に有する分布定数線路の部分をそれ以外の基
板の誘電率よりも高い誘電体で形成することにより小形
化を図っているが、製造工程の増加による高コスト化や
多層基板への応用が困難であった。従ってベースバンド
信号処理部を含めた薄型多層基板とは別に高誘電率の子
基板上に高周波回路を実装し次に子基板を多層基板上に
実装する方法（高周波モジュール化）もある。しかしな
がら、この方法は基板面積は小さくなるが、子基板分の
厚みや重さの増加と、材料や製造工程の増加による高コ
スト化が問題となっている。
【０００６】
【発明が解決しようとする課題】特に低コスト化を考
え、さらに基板の（携帯電話機の）小形軽量化を図るに
は、高周波部をベースバンド信号処理部と同一の多層基
板に納めるのが理想的であるが、（小形軽量化のため
に）多層化が進みさらに層間距離が小さくなるにつれ、
実装する高周波素子と基板内層のパターンとの間に発生
する寄生容量によって性能が劣化するという問題があっ
た。本発明の目的は、多層で層間距離が小さい薄型多層
基板上に高周波素子を面実装する場合の素子と内層パタ
ーン間に生ずる寄生容量を低減する基板を提供すること
にある。本発明の他の目的は、薄型多層基板上に高周波
素子を面実装する場合の素子と内層パターン間に生ずる
寄生容量を低減し、高周波素子の性能劣化を抑えるため
の基板を提供することにある。本発明の更に他の目的
は、薄型多層基板上に高周波素子を面実装する場合の素
子と内層パターン間に生ずる寄生容量を低減し、高周波
素子の性能を維持しながら基板の多層化と層間距離の短
縮化を図り、基板を小形軽量化するための基板を提供す
ることにある。
え、さらに基板の（携帯電話機の）小形軽量化を図るに
は、高周波部をベースバンド信号処理部と同一の多層基
板に納めるのが理想的であるが、（小形軽量化のため
に）多層化が進みさらに層間距離が小さくなるにつれ、
実装する高周波素子と基板内層のパターンとの間に発生
する寄生容量によって性能が劣化するという問題があっ
た。本発明の目的は、多層で層間距離が小さい薄型多層
基板上に高周波素子を面実装する場合の素子と内層パタ
ーン間に生ずる寄生容量を低減する基板を提供すること
にある。本発明の他の目的は、薄型多層基板上に高周波
素子を面実装する場合の素子と内層パターン間に生ずる
寄生容量を低減し、高周波素子の性能劣化を抑えるため
の基板を提供することにある。本発明の更に他の目的
は、薄型多層基板上に高周波素子を面実装する場合の素
子と内層パターン間に生ずる寄生容量を低減し、高周波
素子の性能を維持しながら基板の多層化と層間距離の短
縮化を図り、基板を小形軽量化するための基板を提供す
ることにある。
【０００７】
【課題を解決するための手段】本発明によれば、高周波
素子実装部分の基板を他より低い誘電率の誘電体で形成
した基板が提供される。また、本発明によれば、高周波
素子実装部分の内層のパターンを削除した多層基板が提
供される。また、本発明によれば、高周波素子実装部分
の基板を他より低い誘電率の誘電体で形成し、さらに内
層のパターンを削除した多層基板が提供される。
素子実装部分の基板を他より低い誘電率の誘電体で形成
した基板が提供される。また、本発明によれば、高周波
素子実装部分の内層のパターンを削除した多層基板が提
供される。また、本発明によれば、高周波素子実装部分
の基板を他より低い誘電率の誘電体で形成し、さらに内
層のパターンを削除した多層基板が提供される。
【０００８】
【作用】本発明によれば、高周波素子実装部分の基板を
他より低い誘電率の誘電体で形成し、さらに内層のパタ
ーンを削除した多層基板構造とすることで、高周波素子
と基板内層パターンとの間に生ずる寄生容量を低減し、
基板に実装する高周波回路の性能を維持しながら基板の
多層化と層間距離の短縮化を図り、基板を小形軽量化す
ることができる。
他より低い誘電率の誘電体で形成し、さらに内層のパタ
ーンを削除した多層基板構造とすることで、高周波素子
と基板内層パターンとの間に生ずる寄生容量を低減し、
基板に実装する高周波回路の性能を維持しながら基板の
多層化と層間距離の短縮化を図り、基板を小形軽量化す
ることができる。
【０００９】
【実施例】高周波素子を用いて増幅回路などを構成する
場合、素子の入出力や周辺回路には分布定数回路（線
路）が用いられている。従って回路を小形化するにはこ
の分布定数回路の面積を小さくすることが必要であり、
そのため回路を実装する基板としてより高い誘電率の基
板を用いる傾向があった。携帯電話機などの基板におい
ては高周波部もベースバンド信号処理部を含めた多層基
板に面実装することが多く、さらに小形化と同時に軽量
化及び低コスト化を進める必要がある。従って基板の薄
型多層化を行なうが、多層化が進みさらに層間距離が小
さくなるにつれ、実装する高周波素子と基板内層のパタ
ーンとの間に発生する寄生容量によって性能が劣化する
という問題が生ずるようになる。本発明はこの問題を解
決するものであり薄型多層基板上に面実装しても高周波
素子の性能劣化が少なく、基板さらには携帯電話機の小
形軽量化を容易かつ低コストで実現するものである。
場合、素子の入出力や周辺回路には分布定数回路（線
路）が用いられている。従って回路を小形化するにはこ
の分布定数回路の面積を小さくすることが必要であり、
そのため回路を実装する基板としてより高い誘電率の基
板を用いる傾向があった。携帯電話機などの基板におい
ては高周波部もベースバンド信号処理部を含めた多層基
板に面実装することが多く、さらに小形化と同時に軽量
化及び低コスト化を進める必要がある。従って基板の薄
型多層化を行なうが、多層化が進みさらに層間距離が小
さくなるにつれ、実装する高周波素子と基板内層のパタ
ーンとの間に発生する寄生容量によって性能が劣化する
という問題が生ずるようになる。本発明はこの問題を解
決するものであり薄型多層基板上に面実装しても高周波
素子の性能劣化が少なく、基板さらには携帯電話機の小
形軽量化を容易かつ低コストで実現するものである。
【００１０】図１は本発明による高周波素子の実装基板
の具体的な構造の一構成例を示した図である。図１
（ａ）は基板１を１層目側から見た図、図１（ｂ）は基
板１の断面図である。高周波素子２は基板１に面実装さ
れている。高周波素子２（または１層目のパターン３
ａ）と２層目以降のパターン３ｂとの間に生ずる寄生容
量Ｃは、 Ｃ＝ε×Ｓ÷ｄ …（数式１） （ε…誘電率、Ｓ…パターン面積、ｄ…パターン間距
離） で決まっている。いま小形軽量化のため基板を薄型多層
化し層間距離（パターン間距離）ｄが小さくなるにつ
れ、実装する高周波素子２と基板内層のパターン３ｂと
の間に発生する寄生容量Ｃが大きくなる。このとき（数
式１）より誘電率εを小さくすれば寄生容量を低減でき
る。具体的には図１のように高周波素子２の面実装部分
の誘電体４ｂを、他の部分の誘電体４ａの誘電率εより
低いもので形成する。この基板構造により高周波素子２
周辺の分布定数回路の小形化を図りながら高周波素子２
に生ずる寄生容量Ｃを低減し、さらに多層基板の層間距
離ｄの短縮を行なうことで軽量化を実現することができ
る。
の具体的な構造の一構成例を示した図である。図１
（ａ）は基板１を１層目側から見た図、図１（ｂ）は基
板１の断面図である。高周波素子２は基板１に面実装さ
れている。高周波素子２（または１層目のパターン３
ａ）と２層目以降のパターン３ｂとの間に生ずる寄生容
量Ｃは、 Ｃ＝ε×Ｓ÷ｄ …（数式１） （ε…誘電率、Ｓ…パターン面積、ｄ…パターン間距
離） で決まっている。いま小形軽量化のため基板を薄型多層
化し層間距離（パターン間距離）ｄが小さくなるにつ
れ、実装する高周波素子２と基板内層のパターン３ｂと
の間に発生する寄生容量Ｃが大きくなる。このとき（数
式１）より誘電率εを小さくすれば寄生容量を低減でき
る。具体的には図１のように高周波素子２の面実装部分
の誘電体４ｂを、他の部分の誘電体４ａの誘電率εより
低いもので形成する。この基板構造により高周波素子２
周辺の分布定数回路の小形化を図りながら高周波素子２
に生ずる寄生容量Ｃを低減し、さらに多層基板の層間距
離ｄの短縮を行なうことで軽量化を実現することができ
る。
【００１１】図２は本発明による高周波素子２の実装基
板の他の構成例を示した図である。図２（ａ）は基板１
を１層目側から見た図、図２（ｂ）は基板１の断面図で
ある。高周波素子２は基板１に面実装されている。高周
波素子２（または１層目３ａのパターン）と２層目以降
のパターン３ｂ、３ｃ、…３ｎとの間に生ずる寄生容量
Ｃは、 Ｃ＝ε×Ｓ÷ｄ …（数式１） （ε…誘電率、Ｓ…パターン面積、ｄ…パターン間距
離） で決まっている。いま小形軽量化のため基板を薄型多層
化し層間距離（パターン間距離）ｄが小さくなるにつ
れ、実装する高周波素子２と基板内層のパターン３ｂ、
３ｃ、…３ｎとの間に発生する寄生容量Ｃが大きくな
る。このとき高周波素子２の実装面のパターン３ａ（最
上層）と基板内層のパターン３ｂ、３ｃ、…３ｎの干渉
を排除すれば（数式１）よりパターン面積Ｓを小さくか
つパターン間距離ｄを大きくしたことになる。具体的に
は図２のように高周波素子２の面実装部分の内層パター
ン３ｂ、３ｃ、…３ｎの内、パターン３ｂまたはパター
ン３ｂ、３ｃまたはパターン３ｂ、３ｃ、…３ｎを削除
する。この基板構造により高周波素子２に生ずる寄生容
量Ｃを低減し、高周波素子２周辺の分布定数回路の小形
化を図り、さらに多層基板の層間距離ｄの短縮を行なう
ことで軽量化を実現することができる。
板の他の構成例を示した図である。図２（ａ）は基板１
を１層目側から見た図、図２（ｂ）は基板１の断面図で
ある。高周波素子２は基板１に面実装されている。高周
波素子２（または１層目３ａのパターン）と２層目以降
のパターン３ｂ、３ｃ、…３ｎとの間に生ずる寄生容量
Ｃは、 Ｃ＝ε×Ｓ÷ｄ …（数式１） （ε…誘電率、Ｓ…パターン面積、ｄ…パターン間距
離） で決まっている。いま小形軽量化のため基板を薄型多層
化し層間距離（パターン間距離）ｄが小さくなるにつ
れ、実装する高周波素子２と基板内層のパターン３ｂ、
３ｃ、…３ｎとの間に発生する寄生容量Ｃが大きくな
る。このとき高周波素子２の実装面のパターン３ａ（最
上層）と基板内層のパターン３ｂ、３ｃ、…３ｎの干渉
を排除すれば（数式１）よりパターン面積Ｓを小さくか
つパターン間距離ｄを大きくしたことになる。具体的に
は図２のように高周波素子２の面実装部分の内層パター
ン３ｂ、３ｃ、…３ｎの内、パターン３ｂまたはパター
ン３ｂ、３ｃまたはパターン３ｂ、３ｃ、…３ｎを削除
する。この基板構造により高周波素子２に生ずる寄生容
量Ｃを低減し、高周波素子２周辺の分布定数回路の小形
化を図り、さらに多層基板の層間距離ｄの短縮を行なう
ことで軽量化を実現することができる。
【００１２】図３は本発明による高周波素子の実装基板
の更に他の構成例を示した図である。図３（ａ）は基板
１を１層目側から見た図、図３（ｂ）は基板１の断面図
である。高周波素子２は基板１に面実装されている。高
周波素子２（または１層目３ａのパターン）と２層目以
降のパターン３ｂ、３ｃ、…３ｎとの間に生ずる寄生容
量Ｃは、 Ｃ＝ε×Ｓ÷ｄ …（数式１） （ε…誘電率、Ｓ…パターン面積、ｄ…パターン間距
離） で決まっている。いま小形軽量化のため基板を薄型多層
化し層間距離（パターン間距離）ｄが小さくなるにつ
れ、実装する高周波素子２と基板内層のパターン３ｂ、
３ｃ、…３ｎとの間に発生する寄生容量Ｃが大きくな
る。このとき（数式１）より誘電率εを小さくし、かつ
パターン面積Ｓを小さくかつパターン間距離ｄを大きく
して寄生容量を低減できる。具体的には図３のように高
周波素子２の面実装部分の誘電体４ｂを、他の部分の誘
電体４ａの誘電率εより低いもので形成し、さらに高周
波素子２の面実装部分の内層パターン３ｂ、３ｃ、…３
ｎの内、パターン３ｂまたはパターン３ｂ、３ｃまたは
パターン３ｂ、３ｃ、…３ｎを削除してこれにより高周
波素子２の実装面のパターン３ａ（最上層）と基板内層
のパターン３ｂ、３ｃ、…３ｎの干渉を排除する。この
基板構造により高周波素子２に生ずる寄生容量Ｃを低減
し、高周波素子２周辺の分布定数回路の小形化を図り、
さらに多層基板の層間距離ｄの短縮を行なうことで軽量
化を実現することができる。
の更に他の構成例を示した図である。図３（ａ）は基板
１を１層目側から見た図、図３（ｂ）は基板１の断面図
である。高周波素子２は基板１に面実装されている。高
周波素子２（または１層目３ａのパターン）と２層目以
降のパターン３ｂ、３ｃ、…３ｎとの間に生ずる寄生容
量Ｃは、 Ｃ＝ε×Ｓ÷ｄ …（数式１） （ε…誘電率、Ｓ…パターン面積、ｄ…パターン間距
離） で決まっている。いま小形軽量化のため基板を薄型多層
化し層間距離（パターン間距離）ｄが小さくなるにつ
れ、実装する高周波素子２と基板内層のパターン３ｂ、
３ｃ、…３ｎとの間に発生する寄生容量Ｃが大きくな
る。このとき（数式１）より誘電率εを小さくし、かつ
パターン面積Ｓを小さくかつパターン間距離ｄを大きく
して寄生容量を低減できる。具体的には図３のように高
周波素子２の面実装部分の誘電体４ｂを、他の部分の誘
電体４ａの誘電率εより低いもので形成し、さらに高周
波素子２の面実装部分の内層パターン３ｂ、３ｃ、…３
ｎの内、パターン３ｂまたはパターン３ｂ、３ｃまたは
パターン３ｂ、３ｃ、…３ｎを削除してこれにより高周
波素子２の実装面のパターン３ａ（最上層）と基板内層
のパターン３ｂ、３ｃ、…３ｎの干渉を排除する。この
基板構造により高周波素子２に生ずる寄生容量Ｃを低減
し、高周波素子２周辺の分布定数回路の小形化を図り、
さらに多層基板の層間距離ｄの短縮を行なうことで軽量
化を実現することができる。
【００１３】図４は本発明による高周波素子の実装基板
の更に他の構成例を示した図である。図４（ａ）は基板
１を１層目側から見た図、図４（ｂ）は基板１の断面図
である。高周波素子２は基板１に面実装されている。高
周波素子２（または１層目３ａのパターン）と２層目以
降のパターン３ｂ、３ｃ、…３ｎとの間に生ずる寄生容
量Ｃは、 Ｃ＝ε×Ｓ÷ｄ …（数式１） （ε…誘電率、Ｓ…パターン面積、ｄ…パターン間距
離） で決まっている。いま小形軽量化のため基板を薄型多層
化し層間距離（パターン間距離）ｄが小さくなるにつ
れ、実装する高周波素子２と基板内層のパターン３ｂ、
３ｃ、…３ｎとの間に発生する寄生容量Ｃが大きくな
る。このとき（数式１）より誘電率εを小さくし、かつ
パターン面積Ｓを小さくかつパターン間距離ｄを大きく
して寄生容量を低減できる。具体的には図４のように高
周波素子２の面実装部分を基板の最下層パターン３ｎか
ら最大でパターン３ｂまでスルーホールをあけ、誘電率
ε（空気ε＝ε0）は小さく高周波素子２の実装面のパ
ターン３ａ（最上層）と基板内層のパターン３ｂ、３
ｃ、…３ｎの干渉を排除する。この基板構造により高周
波素子２に生ずる寄生容量Ｃを低減し、高周波素子２周
辺の分布定数回路の小形化を図り、さらに多層基板の層
間距離ｄの短縮を行なうことで軽量化を実現することが
できる。
の更に他の構成例を示した図である。図４（ａ）は基板
１を１層目側から見た図、図４（ｂ）は基板１の断面図
である。高周波素子２は基板１に面実装されている。高
周波素子２（または１層目３ａのパターン）と２層目以
降のパターン３ｂ、３ｃ、…３ｎとの間に生ずる寄生容
量Ｃは、 Ｃ＝ε×Ｓ÷ｄ …（数式１） （ε…誘電率、Ｓ…パターン面積、ｄ…パターン間距
離） で決まっている。いま小形軽量化のため基板を薄型多層
化し層間距離（パターン間距離）ｄが小さくなるにつ
れ、実装する高周波素子２と基板内層のパターン３ｂ、
３ｃ、…３ｎとの間に発生する寄生容量Ｃが大きくな
る。このとき（数式１）より誘電率εを小さくし、かつ
パターン面積Ｓを小さくかつパターン間距離ｄを大きく
して寄生容量を低減できる。具体的には図４のように高
周波素子２の面実装部分を基板の最下層パターン３ｎか
ら最大でパターン３ｂまでスルーホールをあけ、誘電率
ε（空気ε＝ε0）は小さく高周波素子２の実装面のパ
ターン３ａ（最上層）と基板内層のパターン３ｂ、３
ｃ、…３ｎの干渉を排除する。この基板構造により高周
波素子２に生ずる寄生容量Ｃを低減し、高周波素子２周
辺の分布定数回路の小形化を図り、さらに多層基板の層
間距離ｄの短縮を行なうことで軽量化を実現することが
できる。
【００１４】図５は本発明による高周波素子の実装基板
の一実施例を示した図である。図５（ａ）は本発明の基
板に実装する高周波素子１０とその周辺の分布定数回路
１１を示した図であり、また図５（ｂ）は高周波素子１
０の特性を示した図である。実装する高周波素子１０は
高移動度トランジスタＨＥＭＴを使用した。被増幅信号
は分布定数回路１１で形成された入力整合回路１１の入
力１２に入力され、入力整合回路１１の出力はＨＥＭＴ
のゲート端子１０ｇに入力し、ＨＥＭＴで増幅された信
号はドレイン端子１０ｄにて後段の回路へ出力し、ソー
ス端子１０ｓは接地している。またＨＥＭＴ１０と入力
整合回路１１の接続点から、ＨＥＭＴ１０側を見た反射
係数をＳ１１，入力整合回路１１側を見た反射係数をΓ
ｓとする。いま図５（ｂ）の入力整合回路１１の反射係
数平面２０上に、普通の薄型多層基板上にＨＥＭＴ１０
を実装した場合のＨＥＭＴの反射係数Ｓ１１の共役複素
数（整合最適反射係数）Ｓ１１＊を示す点２１ａを、本
発明の薄型多層基板上にＨＥＭＴ１０を実装した場合の
ＨＥＭＴの反射係数Ｓ１１の共役複素数Ｓ１１＊を示す
点２１ｂを、また両者に共通する入力整合回路１１の雑
音最小反射係数Γｏｐｔを示す点２２を各々示す。また
各点の実測値は、 Ｓ１１＊（２１ａ）＝ａｎｇ０．９２，ｄｅｇ３２．０ Ｓ１１＊（２１ｂ）＝ａｎｇ０．８８，ｄｅｇ２５．８ Γｏｐｔ（２２） ＝ａｎｇ０．９０，ｄｅｇ１０．０ （但しｆｒｅｑ＝８７０ＭＨｚ，Ｖｃｃ＝３．３Ｖ，Ｉ
ｃｃ＝２．１ｍＡ） であった。
の一実施例を示した図である。図５（ａ）は本発明の基
板に実装する高周波素子１０とその周辺の分布定数回路
１１を示した図であり、また図５（ｂ）は高周波素子１
０の特性を示した図である。実装する高周波素子１０は
高移動度トランジスタＨＥＭＴを使用した。被増幅信号
は分布定数回路１１で形成された入力整合回路１１の入
力１２に入力され、入力整合回路１１の出力はＨＥＭＴ
のゲート端子１０ｇに入力し、ＨＥＭＴで増幅された信
号はドレイン端子１０ｄにて後段の回路へ出力し、ソー
ス端子１０ｓは接地している。またＨＥＭＴ１０と入力
整合回路１１の接続点から、ＨＥＭＴ１０側を見た反射
係数をＳ１１，入力整合回路１１側を見た反射係数をΓ
ｓとする。いま図５（ｂ）の入力整合回路１１の反射係
数平面２０上に、普通の薄型多層基板上にＨＥＭＴ１０
を実装した場合のＨＥＭＴの反射係数Ｓ１１の共役複素
数（整合最適反射係数）Ｓ１１＊を示す点２１ａを、本
発明の薄型多層基板上にＨＥＭＴ１０を実装した場合の
ＨＥＭＴの反射係数Ｓ１１の共役複素数Ｓ１１＊を示す
点２１ｂを、また両者に共通する入力整合回路１１の雑
音最小反射係数Γｏｐｔを示す点２２を各々示す。また
各点の実測値は、 Ｓ１１＊（２１ａ）＝ａｎｇ０．９２，ｄｅｇ３２．０ Ｓ１１＊（２１ｂ）＝ａｎｇ０．８８，ｄｅｇ２５．８ Γｏｐｔ（２２） ＝ａｎｇ０．９０，ｄｅｇ１０．０ （但しｆｒｅｑ＝８７０ＭＨｚ，Ｖｃｃ＝３．３Ｖ，Ｉ
ｃｃ＝２．１ｍＡ） であった。
【００１５】この結果より位相回転量にして６．２度分
だけ寄生容量が低減したことが分かる。また実際の入力
整合回路１１の反射係数Γｓは整合最適反射係数Ｓ１１
＊を示す点２１ａまたは２１ｂと雑音最小反射係数Γｏ
ｐｔを示す点２２とのトレードオフを取るので２点が近
い方が高性能な低雑音増幅器ができる。従って本発明の
構造を持った基板にＨＥＭＴなどの低雑音素子を実装す
ることで、低雑音でかつ高利得な低雑音増幅器を実現
し、さらにＨＥＭＴ１０周辺の分布定数回路１１の小形
化を図り、さらに多層基板の層間距離ｄの短縮を行なう
ことで軽量化を実現することができる。また内層パター
ンの削除やスルーホール処理は容易であり、材料及び作
業工程増による高コスト化の問題はなく、主に低コスト
で性能を維持しながら基板の小形軽量化を図ることがで
きる。
だけ寄生容量が低減したことが分かる。また実際の入力
整合回路１１の反射係数Γｓは整合最適反射係数Ｓ１１
＊を示す点２１ａまたは２１ｂと雑音最小反射係数Γｏ
ｐｔを示す点２２とのトレードオフを取るので２点が近
い方が高性能な低雑音増幅器ができる。従って本発明の
構造を持った基板にＨＥＭＴなどの低雑音素子を実装す
ることで、低雑音でかつ高利得な低雑音増幅器を実現
し、さらにＨＥＭＴ１０周辺の分布定数回路１１の小形
化を図り、さらに多層基板の層間距離ｄの短縮を行なう
ことで軽量化を実現することができる。また内層パター
ンの削除やスルーホール処理は容易であり、材料及び作
業工程増による高コスト化の問題はなく、主に低コスト
で性能を維持しながら基板の小形軽量化を図ることがで
きる。
【００１６】図８は本発明による高周波素子の実装基板
構造の携帯電話機への適用例を示した図である。図８
（ａ）、（ｂ）は携帯電話機の基板の一部分であり、図
８（ａ）はその断面図、図８（ｂ）は１層目側から見た
図である。また図８（ｃ）は携帯電話機の高周波部のブ
ロック図である。本発明は図８（ｃ）に示した携帯電話
機の高周波素子（能動素子、受動素子）の実装部分のす
べての箇所に適用できる。本発明の一例として図８
（ａ）、（ｂ）に受信初段増幅器２０３への適用例を示
し、以下で説明する。受信初段増幅器２０３には雑音指
数特性と同時に利得の十分大きな周波数特性が要求され
る。薄型多層基板上に受信初段増幅器２０３に用いるＨ
ＥＭＴなどの高周波素子１０１を面実装する場合、１層
目と２層目の距離が小さいことで発生する寄生容量によ
り高周波素子１０１の特性が変化してしまう。ここで特
に問題となるのはＨＥＭＴ入力端子（ゲ−ト）の寄生容
量により入力整合最適反射係数が雑音最小反射係数から
離れて、雑音と利得のいずれかの特性が劣化することで
ある。従ってこの寄生容量を低減するため図８（ａ）に
示すように高周波素子（ＨＥＭＴ）の実装部分の基板２
層目ＧＮＤパタ−ンを削除する。これにより実装部分の
基板１層目と基板内層ＧＮＤパタ−ン（３層目）との距
離が大きくなり寄生容量が低減できる。またＧＮＤパタ
−ンを削除する範囲は図８（ｂ）に示すように入出力整
合回路などに用いているマイクロストリップインダクタ
にかからない程度に充分大きくとる。これによりマイク
ロストリップインダクタの基板上の面積を大きくしない
でかつ寄生容量を低減し、回路の小型化と高性能化を簡
単な手段で実現することができる。さらに図８（ｃ）に
示した他の高周波素子についても寄生容量は周波数特性
などに大きく影響するので本発明の適用は有効である。
構造の携帯電話機への適用例を示した図である。図８
（ａ）、（ｂ）は携帯電話機の基板の一部分であり、図
８（ａ）はその断面図、図８（ｂ）は１層目側から見た
図である。また図８（ｃ）は携帯電話機の高周波部のブ
ロック図である。本発明は図８（ｃ）に示した携帯電話
機の高周波素子（能動素子、受動素子）の実装部分のす
べての箇所に適用できる。本発明の一例として図８
（ａ）、（ｂ）に受信初段増幅器２０３への適用例を示
し、以下で説明する。受信初段増幅器２０３には雑音指
数特性と同時に利得の十分大きな周波数特性が要求され
る。薄型多層基板上に受信初段増幅器２０３に用いるＨ
ＥＭＴなどの高周波素子１０１を面実装する場合、１層
目と２層目の距離が小さいことで発生する寄生容量によ
り高周波素子１０１の特性が変化してしまう。ここで特
に問題となるのはＨＥＭＴ入力端子（ゲ−ト）の寄生容
量により入力整合最適反射係数が雑音最小反射係数から
離れて、雑音と利得のいずれかの特性が劣化することで
ある。従ってこの寄生容量を低減するため図８（ａ）に
示すように高周波素子（ＨＥＭＴ）の実装部分の基板２
層目ＧＮＤパタ−ンを削除する。これにより実装部分の
基板１層目と基板内層ＧＮＤパタ−ン（３層目）との距
離が大きくなり寄生容量が低減できる。またＧＮＤパタ
−ンを削除する範囲は図８（ｂ）に示すように入出力整
合回路などに用いているマイクロストリップインダクタ
にかからない程度に充分大きくとる。これによりマイク
ロストリップインダクタの基板上の面積を大きくしない
でかつ寄生容量を低減し、回路の小型化と高性能化を簡
単な手段で実現することができる。さらに図８（ｃ）に
示した他の高周波素子についても寄生容量は周波数特性
などに大きく影響するので本発明の適用は有効である。
【００１７】
【発明の効果】以上詳細に説明した通り、高周波素子実
装部分の基板を他より低い誘電率の誘電体で形成し、さ
らに内層のパターンを削除した多層基板構造とすること
で、高周波素子と基板内層パターンとの間に生ずる寄生
容量を低減することができる。またこの基板構造を用い
ることにより、基板に実装する高周波回路の性能を維持
しながら基板の多層化と層間距離の短縮化を図り、基板
を小形軽量化することができる。したがって、この高周
波素子の実装基板を用いることにより、携帯用電話機等
の小型化を達成することができる。
装部分の基板を他より低い誘電率の誘電体で形成し、さ
らに内層のパターンを削除した多層基板構造とすること
で、高周波素子と基板内層パターンとの間に生ずる寄生
容量を低減することができる。またこの基板構造を用い
ることにより、基板に実装する高周波回路の性能を維持
しながら基板の多層化と層間距離の短縮化を図り、基板
を小形軽量化することができる。したがって、この高周
波素子の実装基板を用いることにより、携帯用電話機等
の小型化を達成することができる。
【図１】本発明による高周波素子の実装基板の一構成例
を示した図である。
を示した図である。
【図２】本発明による高周波素子の実装基板の他の構成
例を示した図である。
例を示した図である。
【図３】本発明による高周波素子の実装基板の更に他の
構成例を示した図である。
構成例を示した図である。
【図４】本発明による高周波素子の実装基板の更に他の
構成例を示した図である。
構成例を示した図である。
【図５】本発明による高周波素子の実装基板の更に他の
実施例を示した図である。
実施例を示した図である。
【図６】従来の高周波素子の実装基板の一構成例を示し
た図である。
た図である。
【図７】従来の高周波素子の実装基板の他の構成例を示
した図である。
した図である。
【図８】本発明による高周波素子の実装基板の携帯電話
機への適用例を示した図である。
機への適用例を示した図である。
【符号の説明】 １ 薄型多層基板 ２ 高周波素子 ３ａ １層目（最上層；実装面；銅箔パターン） ３ｂ ２層目（銅箔パターン） ３ｃ ３層目（銅箔パターン） ３ｎ ｎ層目（最下層；銅箔パターン；ｎは正数） ４ａ 高誘電率の誘電体 ４ｂ 低誘電率の誘電体 ５ スルーホール １０ 高周波素子の例、ＨＥＭＴ １０ｇ ＨＥＭＴのゲート端子 １０ｄ ＨＥＭＴのドレイン端子 １０ｓ ＨＥＭＴのソース端子 １１ 入力整合回路（分布定数線路、回路） １２ 入力端子 ２０ 入力反射係数平面（スミスチャート） ２１ａ 整合最適反射係数Ｓ１１＊（普通の多層基板を
用いたもの） ２１ｂ 整合最適反射係数 〃 （本発明の多層基板を
用いたもの） ２２ 雑音最小反射係数Γｏｐｔ １０１ 高周波素子（ＨＥＭＴ，ｅｔｃ） １０２ １層目（最上層；実装面；銅箔パターン） １０３ ２層目（銅箔パターン） １０４ ３層目（銅箔パターン） １０５ ４層目（最下層；銅箔パターン） １０６ 銅箔パターン １０７ 他の面実装部品 １０８ マイクロストリップインダクタ ２０１ アンテナ ２０２ 誘電体分波器 ２０３ 受信初段増幅器、低雑音増幅器 ２０４ 帯域通過濾波器、ＳＡＷフィルタ ２０５ 第１周波数混合器 ２０６ 受信電圧制御発振器、第１局発発振器、送信局
発発振器 ２０７ 受信局発緩衝増幅器 ２０８ 送信局発緩衝増幅器 ２０９ 送信周波数混合器 ２１０ 帯域通過濾波器、ＳＡＷフィルタ ２１１ 電力増幅器 ２１２ アイソレータ
用いたもの） ２１ｂ 整合最適反射係数 〃 （本発明の多層基板を
用いたもの） ２２ 雑音最小反射係数Γｏｐｔ １０１ 高周波素子（ＨＥＭＴ，ｅｔｃ） １０２ １層目（最上層；実装面；銅箔パターン） １０３ ２層目（銅箔パターン） １０４ ３層目（銅箔パターン） １０５ ４層目（最下層；銅箔パターン） １０６ 銅箔パターン １０７ 他の面実装部品 １０８ マイクロストリップインダクタ ２０１ アンテナ ２０２ 誘電体分波器 ２０３ 受信初段増幅器、低雑音増幅器 ２０４ 帯域通過濾波器、ＳＡＷフィルタ ２０５ 第１周波数混合器 ２０６ 受信電圧制御発振器、第１局発発振器、送信局
発発振器 ２０７ 受信局発緩衝増幅器 ２０８ 送信局発緩衝増幅器 ２０９ 送信周波数混合器 ２１０ 帯域通過濾波器、ＳＡＷフィルタ ２１１ 電力増幅器 ２１２ アイソレータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 関口 周一 茨城県勝田市稲田1410番地 株式会社日立 製作所情報映像メディア事業部内
Claims (5)
- 【請求項１】 高周波素子を面実装した基板において、 該基板は、前記高周波素子の面実装部分を他の部分より
低い誘電率の誘電体で形成したことを特徴とする高周波
素子の実装基板。 - 【請求項２】 高周波素子を１層目に面実装した少なく
とも３層以上の多層基板において、 該多層基板は、前記高周波素子の面実装部分の少なくと
も２層目を含む１層目以外のパターンを削除したことを
特徴とする高周波素子の実装基板。 - 【請求項３】 高周波素子を１層目に面実装した少なく
とも３層以上の多層基板において、 該多層基板は、前記高周波素子の面実装部分を他の部分
より低い誘電率の誘電体で形成し、該面実装部分の少な
くとも２層目を含む１層目以外のパターンを削除したこ
とを特徴とする高周波素子の実装基板。 - 【請求項４】 高周波素子を最上層の１層目に面実装し
た少なくとも３層以上の多層基板において、 該多層基板は、前記高周波素子の面実装部分について該
基板の最下層から最大限２層目までスルーホールを設け
たことを特徴とする高周波素子の実装基板。 - 【請求項５】 ＳＡＷフィルタなどの高周波受動素子ま
たはＭＥＳＦＥＴ、ＨＥＭＴなどの高周波能動素子を前
記基板の最上層に実装し、該基板最上層のパターンと該
基板内層もしくは最下層のパターンとの間に発生する寄
生容量を低減することを特徴とする請求項１乃至４のい
ずれかに記載の高周波素子の実装基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5292914A JPH07147521A (ja) | 1993-11-24 | 1993-11-24 | 高周波素子の実装基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5292914A JPH07147521A (ja) | 1993-11-24 | 1993-11-24 | 高周波素子の実装基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07147521A true JPH07147521A (ja) | 1995-06-06 |
Family
ID=17788037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5292914A Pending JPH07147521A (ja) | 1993-11-24 | 1993-11-24 | 高周波素子の実装基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07147521A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002334947A (ja) * | 2001-05-10 | 2002-11-22 | Sony Corp | 高周波モジュール基板装置及びその製造方法 |
| JP2007165755A (ja) * | 2005-12-16 | 2007-06-28 | Matsushita Electric Ind Co Ltd | 配線基板およびその製造方法 |
| JP2007208207A (ja) * | 2006-02-06 | 2007-08-16 | Aica Kogyo Co Ltd | 多層プリント配線板 |
| JP2007267026A (ja) * | 2006-03-28 | 2007-10-11 | Fujitsu Ltd | 高出力増幅器 |
| JP2008544612A (ja) * | 2005-06-16 | 2008-12-04 | エプコス アクチエンゲゼルシャフト | 増幅器を備えた低損失電気コンポーネント |
| JP2009027630A (ja) * | 2007-07-23 | 2009-02-05 | Mitsubishi Electric Corp | 高周波電力増幅器 |
| JP2010166276A (ja) * | 2009-01-15 | 2010-07-29 | Fujitsu Optical Components Ltd | 高周波用基板及びパッケージ |
| JP2011101063A (ja) * | 2011-02-22 | 2011-05-19 | Panasonic Corp | 回路基板の製造方法 |
| WO2015162768A1 (ja) * | 2014-04-24 | 2015-10-29 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP2018041767A (ja) * | 2016-09-05 | 2018-03-15 | アンリツ株式会社 | 波形整形回路及びその製造方法とパルスパターン発生器 |
| WO2018123914A1 (ja) * | 2016-12-27 | 2018-07-05 | 株式会社村田製作所 | 高周波モジュール及び通信装置 |
-
1993
- 1993-11-24 JP JP5292914A patent/JPH07147521A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4595240B2 (ja) * | 2001-05-10 | 2010-12-08 | ソニー株式会社 | 高周波モジュール基板装置及びその製造方法 |
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| WO2015162768A1 (ja) * | 2014-04-24 | 2015-10-29 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US10056323B2 (en) | 2014-04-24 | 2018-08-21 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
| US10304768B2 (en) | 2014-04-24 | 2019-05-28 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
| JP2018041767A (ja) * | 2016-09-05 | 2018-03-15 | アンリツ株式会社 | 波形整形回路及びその製造方法とパルスパターン発生器 |
| WO2018123914A1 (ja) * | 2016-12-27 | 2018-07-05 | 株式会社村田製作所 | 高周波モジュール及び通信装置 |
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