JP2006303931A - フィルタおよび分波器 - Google Patents

Abstract

【課題】 インダクタやキャパシタの付加が容易で、小型化が可能なフィルタおよび分波器を提供すること。
【解決手段】 本発明は、フィルタチップ（１１０）と、フィルタチップが実装された積層部（１２８）と、積層部に設けられた入出力端子（６１、６２）と、入出力端子並びにフィルタチップの間の積層部に設けられた第１の層（１２４）に形成され、フィルタチップと接続された第１のＵ字状線路パターン（５１ａ、５２ａ）と、第１の層（１２４）並びに入出力端子の間の積層部に設けられた第２の層（１２５）に第１のＵ字状線路パターンと概重なるように形成され、第１のＵ字状線路パターン並びに前記入出力端子とに接続された第２のＵ字状線路パターン（５１ｂ、５２ｂ）と、を具備するフィルタおよび分波器である。
【選択図】 図５

Description

本発明はフィルタおよび分波器に関し、特に積層パッケージや積層基板に実装されたフィルタおよび分波器に関する。

近年、移動体通信システムの発展に伴って携帯電話、携帯情報端末等が急速に普及している。携帯電話端末においては、８００ＭＨｚ〜２．０ＧＨｚといった高周波帯が使用されている。これら移動通信用に用いられる機器に提供する高周波用フィルタや、高周波用フィルタを用いたアンテナ分波器デバイスが提案されている。

高周波用フィルタとしては、例えば、弾性波フィルタが用いられる。弾性波フィルタは、少量かつ軽量で角型性に優れた弾性表面波（Surface Acoustic Wave：ＳＡＷ）フィルタや、より高周波数での特性が良好でかつ小型化可能な圧電薄膜共振器（Film Bulk Acoustic Resonator：ＦＢＡＲ）フィルタがある。高周波用フィルタや分波器は高性能化とともに小型化かつ低コスト化が求められている。そこで、フィルタチップを積層部を有する積層パッケージや積層基板等に実装されたフィルタや、フィルタを用いた分波器が提案されている

フィルタチップを、セラミック基板等が積層された積層部を有する積層パッケージや積層基板等に実装したフィルタおよび分波器は、特許文献４に開示されている。また、小型化を目的として以下の従来技術が開示されている。特許文献１によれば、位相整合用の配線パターンを２層にわたって引き回すことが開示されている。また、特許文献２によれば、複数の位相整合用線路パターンを引き回すことが開示されている。また、特許文献３記載によれば、複数の位相整合用線路パターンを、チップの外周に引き回すことが開示されている。また、特許文献４によれば、複数層に位相整合用線路パターンが引き回されている。
特開平８−１８３９３号公報 特開平１０−７５１５３号公報 特開２００１−３３９２７３号公報 特許２００４−３３６１８１号公報

しかしながら、特許文献１では、位相整合用の線路パターンが２層にわたって引き回されているが、アンテナ端子側にのみ位相整合用線路を配置しており、送信端子側や受信端子側の位相整合用線路については、なんら考慮されていない。これは、パッケージの寄生インピーダンスの影響が２ＧＨｚ帯よりも少ない、８００ＭＨｚ帯の分波器デバイス向けに考えられたものであるからである。このため、特に２ＧＨｚ帯のような高周波の分波器において、フィルタのマッチングがずれた場合は、対処できないという課題がある。

また、特許文献２では、複数の位相整合用線路パターンが引き回されているが、送信端子側や受信端子側の位相整合用線路は２層にわたって引き回されていないため、特に２ＧＨｚ帯のような高周波の分波器デバイスにおいて、フィルタのマッチングがずれた場合は対処できないという課題がある。

また、特許文献３では、複数の位相整合用線路パターンがチップの外周に引き回されているため、パッケージサイズが大きくなり小型化出来ないという課題がある。

また、特許文献４によれば、複数層に位相整合用線路パターンが引き回されているが、位相整合用線路パターンの電流の流れる向きについては、なんら考慮されていない。このため、小スペースで大きな自己インダクタンスを形成することができないという問題がある。また、信号線とグランド間のキャパシタンスによる、インピーダンス・マッチング向上を図ることができないという課題がある。

本発明は、このような従来の問題点に鑑みなされたものであって、インダクタまたはキャパシタの付加が容易で、小型化が可能なフィルタおよび分波器を提供することを目的とする。

本発明は、フィルタチップと、該フィルタチップが実装された積層部と、該積層部に設けられた入出力端子と、前記入出力端子と前記フィルタチップの間の前記積層部に設けられた第１の層に形成され、前記フィルタチップと接続された第１のＵ字状線路パターンと、前記第１の層と前記入出力端子の間の前記積層部に設けられた第２の層に前記第１のＵ字状線路パターンと概重なるように形成され、前記第１のＵ字状線路パターン並びに前記入出力端子とに接続された第２のＵ字状線路パターンと、を具備するフィルタである。本発明によれば、２つのＵ字状線路パターンが概重なるように形成されている。このため、線路パターンの自己インダクタンスを大きくできる。これにより、インダクタの付加が容易で、小型化可能なフィルタを提供することができる。さらに、容量成分が付加され難く、挿入損失の小さなフィルタを提供することができる。

本発明は、前記第１のＵ字状線路パターンを流れる電流の向きと、前記第２のＵ字状パターンを流れる電流の向きが、概同じであるフィルタとすることができる。本発明によれば、線路パターンの自己インダクタンスをさらに大きくできる。これにより、フィルタをさらに小型化し挿入損失を小さくすることが可能となる。

本発明は、前記第２の層と前記入出力端子の間の前記積層部に設けられた１以上の層に形成され、前記第２のＵ字状線路パターンと前記入出力端子とに接続され、電流の流れる向きが前記第２のＵ字状線路パターンと概同じである第３のＵ字状線路パターンを具備するフィルタとすることができる。本発明によれば、線路パターンの自己インダクタンスをさらに大きくできる。これにより、フィルタをさらに小型化し挿入損失を小さくすることが可能となる。

本発明は、前記第１のＵ字状線路パターン、前記第２のＵ字状線路パターンおよび前記第３のＵ字状線路パターンは、前記入出力端子と概重なるように形成されているフィルタとすることができる。また、本発明は前記第１のＵ字状線路パターン、前記第２のＵ字状線路パターンおよび前記第３のＵ字状線路パターンは、前記積層部内のグランドパターンと重ならないように形成されているフィルタとすることができる。本発明によれば、Ｕ字状線路パターンとグランドとの間に付加される容量を削減でき、挿入損失を削減できる。

本発明は、前記第１のＵ字状線路パターン、前記第２のＵ字状線路パターンおよび前記第３のＵ字状線路パターンの線間隔は線幅より広いフィルタとすることができる。本発明によれば、Ｕ字状線路パターンのインダクタンスを大きくでき、フィルタや分波器を小型化することができる。

本発明は、フィルタチップと、該フィルタチップが実装された積層部と、該積層部に設けられたグランド端子と、前記グランド端子と前記フィルタチップの間の前記積層部に設けられた第１の層に形成され、前記フィルタチップと接続した第１のＵ字状グランドパターンと、前記第１の層と前記グランド端子の間の前記積層部に設けられた第２の層に前記第１のＵ字状グランドパターンと概重なるように形成され、前記第１のＵ字状グランドパターンと前記グランド端子とに接続された第２のＵ字状グランドパターンと、を具備するフィルタである。本発明によれば、２つのＵ字状グランドパターンが概重なるように形成されている。このため、グランドパターンの自己インダクタンスを大きくできる。これにより、インダクタの付加が容易で、小型化可能なフィルタを提供することができる。

本発明は、前記第１のＵ字状グランドパターンを流れる電流の向きと、前記第２のＵ字状グランドパターンを流れる電流の向きが、概同じであるフィルタとすることができる。本発明によれば、グランドパターンの自己インダクタンスをさらに大きくできる。これにより、フィルタをさらに小型化することが可能となる。

本発明は、前記第２の層と前記グランド端子の間の前記積層部に設けられた１以上の層に形成され、前記第２のＵ字状グランドパターンと前記グランド端子とに接続され、電流の流れる向きが前記第２のＵ字状グランドパターンと概同じである第３のＵ字状グランドパターンを具備するフィルタとすることができる。本発明によれば、グランドパターンの自己インダクタンスをさらに大きくできる。これにより、フィルタをさらに小型化することが可能となる。

本発明は、前記第１のＵ字状グランドパターン、前記第２のＵ字状グランドパターンおよび前記第３のＵ字状グランドパターンは、前記積層部内の導体パターンと重ならないように形成されているフィルタとすることができる。本発明によれば、グランド以外の端子とグランドとの間に付加される容量を削減でき、挿入損失を削減できる。

本発明は、フィルタチップと、該フィルタチップが実装された積層部と、該積層部に設けられたグランド端子と、前記グランド端子と前記フィルタチップの間の前記積層部に設けられた第１の層に形成され、前記フィルタチップと接続した第１のグランドパターンと、前記第１の層と前記グランド端子の間の前記積層部に設けられた第３の層に前記第１のグランドパターンに概重なるように形成され、前記第１のグランドパターンと前記グランド端子とに接続された第２のグランドパターンと、前記第１の層と前記第３の層の間の前記積層部に設けられた第２の層に前記第１のグランドパターンおよび前記第２のグランドパターンに概重なるように形成され、前記フィルタチップと入出力端子に接続された入出力パターンと、を具備するフィルタである。本発明によれば、小さなスペースにおいて大きなキャパシタを接続することができる。これにより、キャパシタの付加が容易で、小型化可能な小型化可能なフィルタを提供することが可能となる。

本発明は、前記第１のグランドパターンまたは前記第２のグランドパターンは、前記積層部内の前記入出力端子と重ならないように形成されているフィルタとすることができる。本発明によれば、グランドパターンと入出力端子間に付加される容量を削減でき、挿入損失を削減できる。

本発明は、前記入出力パターンは、前記第１のグランドパターンと前記第２のグランドパターンの少なくとも一方より面積が小さいフィルタとすることができる。本発明によれば、積層部の製造工程で、各層間の合わせがずれたとしても、確実に、第１のグランドパターンと第２のグランドパターンの間に入出力パターンを形成することができる。よって、キャパシタンスの製造ばらつきを小さくすることが可能となる。

本発明は、前記入出力端子と前記フィルタチップと接続したＵ字状線路パターンを具備するフィルタとすることができる。本発明は、前記入出力パターンと前記Ｕ字状線路パターンは前記入出力端子より分岐し、並列にフィルタチップに接続されるフィルタとすることができる。本発明によれば、小さなスペースにおいて大きなキャパシタおよびインダクタを付加することができる。これにより、積層部を小型化でき、フィルタを小型化することが可能となる。

本発明は、前記フィルタチップは弾性表面波フィルタを有するチップであるフィルタとすることができる。さらに、前記フィルタチップは圧電薄膜共振器フィルタを有するチップであるフィルタとすることができる。

本発明は、送信端子に接続された送信用フィルタと、受信端子に接続された受信用フィルタと、共通端子、前記送信用フィルタおよび前記受信用フィルタに接続され、前記送信用フィルタと前記受信用フィルタの位相を整合させる位相整合回路と、前期位相整合回路を実装している積層部と、を具備し、前記送信用フィルタおよび前記受信用フィルタは、前述のフィルタを用いた分波器である。また、本発明は、前記積層部と、前記送信用フィルタの積層部と、前記受信用フィルタの積層部とが同じ積層部として形成された分波器とすることができる。本発明によれば、小型化可能で挿入損失の小さな分波器を提供することができる。

本発明によれば、インダクタまたはキャパシタの付加が容易で、小型化が可能なフィルタおよび分波器を提供することができる。

以下、図面を参照に実施例について説明する。なお、実施例１から６はフィルタおよびそのフィルタを有する分波器の例である。分波器としての受信端子、送信端子は、それぞれ、フィルタとしては出力端子、入力端子に相当する。また、入出力端子とは、入力端子または出力端子を示している。

実施例１は積層パッケージに実装されたフィルタとそのフィルタを有する分波器の例であり、受信端子（出力端子）および送信端子（入力端子）とフィルタチップの入出力用パッド間に直列にインダクタを接続した例である。図１は分波器のブロック図、図２は送信用フィルタおよび受信用フィルタの周波数（右に向かって高くなる）に対する通過強度（上に向かって高くなる）を示した図、図３は断面図、図４はキャップ１２９を取り外した時の平面図である。

図１を参照に、送信端子６２より入力した送信信号は、送信用フィルタ１１２で所望の周波数の信号が通過し、整合回路１３２を通過し、共通端子６８より出力される。共通端子６８より入力した受信信号は、整合回路１３２を通過し、受信用フィルタ１１３で所望の周波数の信号が通過し、受信端子６１より出力される。共通端子６８は、アンテナを通して電波を送受信する外部回路を接続する端子である。送信端子６２（入力端子）は、外部の送信用回路が接続され、所望の中心周波数を持つ信号を入力する端子である。受信端子６１（出力端子）は、外部の受信用回路が接続され、所望の中心周波数を持つ信号を出力する端子である。

図２のように、送信用フィルタ１１２と受信用フィルタ１１３は、それぞれ異なる通過帯域中心周波数Ｆ１、Ｆ２を有する（Ｆ２＞Ｆ１）。例えば、１．９ＧＨｚ帯の分波器では、Ｆ１とＦ２の周波数差は約１００ＭＨｚである。

図３を参照し、分波器１００は、積層パッケージ１２０、送信用フィルタ１１２と受信用フィルタ１１３を有するフィルタチップ１１０並びに位相整合回路チップ１３２を有する。

図４を参照し、フィルタチップ１１０は、例えば１ポート弾性表面波共振器をラダー型に接続したラダー型弾性表面波フィルタである送信用フィルタ１１２と、例えば２重モード型弾性表面波フィルタである受信用フィルタ１１３とで形成されている。

フィルタチップ１１０は、例えば以下により作製される。ＬｉＴａＯ_３（例えば４２°ＹカットＸ伝搬）などの圧電結晶を基板として用いる。基板上に、アルミニウムを主成分とする合金（例えば、Ａｌ−ＣｕまたはＡｌ−Ｍｇなど）およびその多層膜（例えば、Ａｌ−Ｃｕ／Ｃｕ／Ａｌ−Ｃｕ、Ａｌ／Ｃｕ／Ａｌ、Ａｌ／Ｍｇ／Ａｌ、Ａｌ−Ｍｇ／Ｍｇ／Ａｌ−Ｍｇ）をスパッタ法により形成する。通常の露光法、エッチング法を用い所定のパターンを形成する。以上によりフィルタチップ１１０が完成する。

位相整合回路チップ１３２はチップに位相整合回路が形成されたものである。位相整合用回路は、送信用フィルタ１１２と受信用フィルタ１１３のフィルタ特性を互いに劣化させないようにするために設けられている。共通端子６８から送信用フィルタ１１２を見た場合の特性インピーダンスをＺ１、受信用フィルタ１１３を見た場合の特性インピーダンスをＺ２とする。位相整合用回路１３２の作用により、共通端子６８から入力する信号の周波数がＦ１の場合は送信用フィルタ１１２側の特性インピーダンスＺ１は共通端子６８の特性インピーダンス値と一致し、受信用フィルタ１１３側の特性インピーダンスは無限大であってかつ反射係数は１となる。また、信号の周波数がＦ２の場合は送信用フィルタ１１２側の特性インピーダンスは無限大かつ反射係数は１、受信用フィルタ１１３側の特性インピーダンスＺ２は共通端子６８の特性インピーダンスと一致するようになっている。

図３を参照し、積層パッケージ１２０は６つの層１２１〜１２６が積層している。各層は、キャップ搭載層１２１、キャビティ層１２２、ダイアタッチ層１２３、第１の線路パターン層１２４、第２の線路パターン層１２５および線路パターン／フットパッド層１２６である。キャップ搭載層１２１とキャビティ層１２２はキャビティ形成層１２７を形成し、ダイアタッチ層１２３、第１の線路パターン層１２４、第２の線路パターン層１２５および線路パターン／フットパッド層１２６はベース層１２８（積層部）を形成する。これらの層１２１〜１２６は、例えば、比誘電率が８〜９．５程度のアルミナセラミックまたはガラスセラミックで形成されている。

キャップ搭載層１２１上にはキャップ１２９が搭載され、キャビティ形成層１２７内のキャビティが封止される。ダイアタッチ層１２３には、フィルタチップ１１０および位相整合回路チップ１３２がバンプ１３０を用いフェイスダウンで実装されている。線路パターン／フットパッド層１２６の下面には、フットパッド１３１が形成されている。フットパッド１３１は入出力端子、接続端子あるいはグランド端子として、外部と接続する機能を有している。各層１２１〜１２６は四隅に接続路１３３（サイドキャステレーション：溝）を有している。キャップ搭載部１２１のシールリンググランドは接続路１３３を介して線路パターン／フットパッド層１２６の下面のグランド端子であるフットパッド１３１に接続されている。積層パッケージ１２０の外形寸法は、例えば約３ｍｍ×３．１ｍｍである。

図５は実施例１の積層パッケージ１２０を各層に分割して図示したものである。図５（ａ）はキャップ搭載層１２１、図５（ｂ）はキャビティ層１２２、図５（ｃ）はダイアタッチ層１２３、図５（ｄ）は第１の線路パターン層１２４、図５（ｅ）は第２の線路パターン層１２５、図5（ｆ）は線路パターン／フットパッド層２６の上面および図５（ｇ）は線路パターン／フットパッド層１２６の下面を示した平面図である。なお、図中のビアは、層に形成された孔であるビアとその受けランドを示している。

図５（ａ）を参照すると、キャップ搭載層１２１の上面にはキャップ１２９が搭載され、キャップ搭載層１２１の周辺以外は開口しておりキャビティを形成している。図５（ｂ）を参照すると、キャビティ層１２２の周辺以外は開口しておりキャビティを形成している。

図５（ｃ）を参照すると、ダイアタッチ層１２３には、線路パターン／フットパッド層１２６まで接続するビア２３、２４、２５，２６、２７、２８および２９、第１の線路パターン層に接続するビア２１ａ、２２ａ、２８ａが形成されている。ビア２１ａ、２２ａ、２３、２４、２５，２６、２７、２８、２８ａおよび２９には、それぞれ受信用線路パターン３１、送信用線路パターン３２、受信フィルタ用グランドパターン３３、受信フィルタ用グランドパターン３４、送信フィルタ用グランドパターン３５、送信フィルタ用グランドパターン３６、位相整合回路用グランドパターン３７、共通端子用線路パターン３８、送信フィルタと共通端子接続用線路パターン４１および位相整合用回路グランドパターン３９が接続され形成されている。さらに、受信フィルタと位相整合用回路接続用線路パターン４０が形成されている。各パターンのうち、四角部がフィルタチップ１１０または位相整合回路チップ１３２を接続するバンプ１３０を形成するためのパッドである。

図５（ｄ）を参照すると、第１の線路パターン層１２４には、ダイアタッチ層１２３から線路パターン／フットパッド層１２６まで接続するビア２３、２４、２５，２６、２７、２８および２９が形成されている。ダイアタッチ層１２３と接続するビア２１ａと第２の線路パターン層１２５に接続するビア２１ｂの間に、受信用の第１のＵ字状線路パターン５１ａが形成されている。ダイアタッチ層１２３と接続するビア２２ａと第２の線路パターン層１２５に接続するビア２２ｂの間に、送信用の第１のＵ字状線路パターン５２ａが形成されている。ダイアタッチ層１２３と接続するビア２８ａとビア２８間に送信フィルタと共通端子接続用線路パターン５８が形成されている。

図５（ｅ）を参照すると、第２の線路パターン層１２５には、ダイアタッチ層１２３から線路パターン／フットパッド層１２６まで接続するビア２３、２４、２５，２６、２７、２８および２９が形成されている。第１の線路パターン層１２４と接続するビア２１ｂと線路パターン／フットパッド層１２６に接続するビア２１ｃの間に、受信用の第２のＵ字状線路パターン５１ｂが形成されている。第１の線路パターン層１２４と接続するビア２２ｂと線路パターン／フットパッド層１２６に接続するビア２２ｃの間に、送信用の第２のＵ字状線路パターン５２ｂが形成されている。

図５（ｆ）を参照すると、線路パターン／フットパッド層１２６上面には、ダイアタッチ層１２３から線路パターン／フットパッド層１２６まで接続するビア２３、２４、２５，２６、２７、２８および２９、第２の線路パターン層１２５と接続するビア２１ｃ、２２ｃが形成されている。

図５（ｇ）を参照すると、線路パターン／フットパッド層１２６下面にはフットパッドが形成されている。各フットパッドは、ビア２１ｃに接続する受信端子６１（出力端子）、ビア２２ｃに接続する送信端子６２（入力端子）、ビア２３、２４、２５と２６、２７並びに２９に接続するグランド端子６３、６４、６５、６７並びに６９、ビア２８に接続する共通端子６８である。

実施例１に係るフィルタおよび分波器１００は、異なる帯域周波数を有する送信用フィルタ１１２と受信用フィルタ１１３を有するフィルタチップ１１０と、フィルタチップ１１０が実装されたベース層１２８（積層部）を有する。さらに、ベース層１２８（積層部）に設けられた受信端子６１（出力端子）および送信端子６２（入出力端子）６２と、受信端子６１（出力端子）および送信端子６２（入力端子）６２並びにフィルタチップ１１０の間のベース層１２８（積層部）に設けられた第１の線路パターン層１２４（第１の層）に形成され、フィルタチップ１１０と接続された第１のＵ字状線路パターン５１ａ、５２ａを有する。さらに、第１の線路パターン層１２４（第１の層）並びに受信端子６１（出力端子）および送信端子６２（入力端子）６２の間のベース層１２８（積層部）に設けられた第２の線路パターン層１２５（第２の層）に第１のＵ字状線路パターン５１ａ、５２ａと概重なるように形成され、第１のＵ字状線路パターン５１ａ、５２ａ並びに受信端子６１（出力端子）および送信端子６２（入力端子）６２とに接続された第２のＵ字状線路パターン５１ｂ、５２ｂを具備している。

また、実施例１に係る分波器は、送信端子６２に接続された送信用フィルタ１１２と、受信端子６１に接続された受信用フィルタ１１３と、共通端子６８、送信用フィルタ１１２および受信用フィルタ１１３に接続され、送信用フィルタ１１２と受信用フィルタ１１３の位相を整合させる位相整合回路１３２と、位相整合回路を実装している積層部１２８と、を具備している。

位相整合回路チップ１３２は送信用フィルタ１１２および受信用フィルタ１１３を構成するベース層１２８（積層部）に実装されている。すなわち、位相整合回路を実装しているベース層１２８（積層部）と、送信用フィルタ１１２のベース層１２８（積層部）と、受信用フィルタ１１３のベース層１２８（積層部）とが同じベース層１２８（積層部）として形成されている

以上のように構成された実施例１に係るフィルタおよび分波器は、第１のＵ字状線路パターン５１ａと第２のＵ字状線路パターン５１ｂからなるインダクタが、受信端子６１（出力端子）とフィルタチップ１１０の出力パッド間に直列に接続されている。また、第１のＵ字状線路パターン５２ａと第２のＵ字状線路パターン５２ｂからなるインダクタが、送信端子６２（入力端子）とフィルタチップ１１０の入力パッド間に直列に接続されている。第１のＵ字状線路パターン５１ａ、５２ａと第２のＵ字状線路パターン５１ｂ，５２ｂは概重なるように形成されている。

Ｕ字線路パターンが概重なるようにとは、ベース層１２８（積層部）内の異なる層（例えば第１の線路パターン層１２４と第２の線路パターン層１２５）内のパターンが、ほぼ同じ位置にあることである。これにより、重なっていない場合に比べインダクタンスが大きくなる。そのため、受信端子６１（出力端子）、送信端子６２（入力端子）とフィルタチップ１１０の間に直列に接続されたインダクタは、非常に小さなスペースにおいても１〜４ｎＨ程度の大きなインダクタンスを有することができる。これにより、例えば、インピーダンス・マッチングする際の、インダクタの付加が容易で、積層パッケージ１２０を小型化し、フィルタおよび分波器を小型化することができる。

図６（ａ）、（ｂ）はそれぞれ実施例１の第１の線路パターン層１２４と第２の線路パターン層１２５を示した図である。各符号は図５（ｄ）（ｅ）と同じである。
破線の矢印は電流の流れる方向を示している。第１のＵ字状線路パターン５１ａ、５２ａと、第２のＵ字状線路パターン５１ｂ、５２ｂは概同じ方向に電流が流れている。このように、例えば、電流の向きを概同じにすることにより、線路パターンの自己インダクタンスが急激に増す。これにより、小さなスペースにおいても大きなインダクタンスを得ることができる。よって、フィルタおよび分波器をさらに小型化することができる。

次に、実施例１との比較のため比較例１を作製した。図７は比較例１の積層パッケージ１２０の各層に分割して図示したものである。図７で図示していない層は実施例１の図５と同じである。また、図７（ａ）のダイアタッチ層１２３も図５（ｃ）のビア２１ａがビア２１、ビア２２ａがビア２２となる以外は実施例１の図５（ｃ）と同じである。

図７（ｂ）を参照に、第１の線路パターン層１２４に、ダイアタッチ層１２３から線路パターン／フットパッド層１２６まで接続されているビア２１、第１の線路パターン層１２４と第２の線路パターンまでを接続するビア２２が形成されている。送信フィルタと共通端子接続用線路パターン５８が形成されている。

図７（ｃ）を参照に、第２の線路パターン層１２５に、線路パターン／フットパッド層１２６と接続するビア２９aが形成され、ビア２９ａと２２の間に送信用の直線状線路パターン５９ａが形成されている。ここで、図７（ｃ）で示したビア２２は、第２の線路パターン層１２５に孔（ビア）は形成されておらず受けラウンドのみを示している。

図７（ｄ）において、線路パターン／フットパッド層１２６の上面に、ビア２９ａと２２の間に送信用の直線状線路パターン５９ｂが形成されている。ここで、図７（ｄ）で示したビア２９aは、線路パターン／フットパッド層１２６に孔（ビア）は形成されておらず受けランドのみを示している。送信用線路パターン５９ａ、５９ｂにはそれぞれ矢印のように電流が流れている。

このように、比較例１では、Ｕ字状線路パターン５２ａ、５２ｂの代わりに直線状線路パターン５９ａ、５９ｂが形成し、インダクタとしている。なお、以下に示す評価は、送信用フィルタ１１２について行った。そのため、比較例１のインダクタは送信端子６２にのみ設けてある。比較例１では、実施例１と同じインダクタンスを得るために線路パターンを長く形成している。そのため、グランドとの容量成分が大きくなってしまう。

このことについて図８に評価結果を示す。図８は実施例１と比較例１の送信用フィルタ１１２の特性を比較した図である。図８（ａ）の反射特性の図より、比較例１では通過帯域(図中、比較例１の矢印先端付近)は中心部からはずれ容量性を示している。すなわち、グランドとの容量成分が大きい。一方、実施例１では通過帯域(図中、実施例１の矢印先端付近)は中心部に近づいている。すなわち、グランドとの容量成分が小さい。図８（ｂ）は周波数と挿入損失を示しており、図８（ｃ）は通過帯域付近の拡大図である。実施例１は比較例１に比べ挿入損失が小さい。また、図８（ｂ）より、通過帯域以外の周波数において、実施例１は比較例１に比べ抑圧劣化はない。このように、実施例１によれば、送信端子（入力端子）または受信端子（出力端子）に容量成分の少ないインダクタンスを付加することができる。これにより、挿入損失の小さいフィルタを提供することができる

実施例１で使用したＵ字状線路パターン５１ａ、５２ａ、５１ｂ、５２ｂは、半ループ状に形成され、送信用、受信用それぞれの第１のＵ字状線路パターンと第２のＵ字状線路パターンで概重なっていればよい。例えば、図９、図１０に示すような形状であっても良い。図９、図１０において、ビア９０はダイアタッチ層１２３と第１の線路パターン層１２４間で接続されるビア、ビア９１、９２は第１の線路パターン層１２４と第２の線路パターン１２５間で接続されるビア、ビア９３は第２の線路パターン層１２５と線路パターン／フットパッド層１２５間で接続されるビアである。ビア９０と９１の間に第１の線路パターン９５、ビア９２と９３の間に第２の線路パターン９６が形成されている。９２と9３は同じビアであり接続している。矢印は電流の向きを示している。

図９（ａ）は角が弧状になった四角状の半ループ形状の例である。図９（ｂ）は多角形状の半ループ形状の例である。図９（ｃ）は円状の半ループ形状の例である。図９（ｄ）は三角状の半ループ形状の例である。図１０（ａ）は鋭角と鈍角を有する多角形状の半ループ形状の例である。図１０（ｂ）は楕円状の半ループ形状の例である。このように、Ｕ字状線路パターンとは、半ループ形状をしていればよい。

以上のように実施例１によれば、第１のＵ字状線路パターン５１ａ、５２ａと第２のＵ字状線路パターン５１ｂ、５２ｂが概重なるように形成し、概同じ方向に電流が流れている。このため、線路パターンの自己インダクタンスを大きくできる。これにより、積層部を小型化でき、フィルタや分波器を小型化できる。さらに、容量成分が付加され難く、挿入損失の小さなフィルタおよび分波器を提供することができた。

実施例２はＵ字状線路パターンが３層以上形成された例であり、受信端子（出力端子）および送信端子（入力端子）とフィルタチップ１１０の入出力パッド間に直列にインダクタを接続した例である。図１１は実施例２の積層パッケージ１２０の各層に分割して図示したものである。図１１で図示していない層は実施例１の図５と同じである。また、図１１（ａ）のダイアタッチ層１２３、図１１（ｂ）の第１の線路パターン層１２４、図１１（ｃ）の第２の線路パターン層１２５も実施例１の図５と同じである。図１１（ｄ）の線路パターン層／フットパッド層１２６の上面に、線路パターン層／フットパッド層１２６の下面に接続するビア２１ｄ、２２ｄが形成され、ビア２１ｃとビア２１ｄの間、ビア２２ｃとビア２２ｄの間に、それぞれ、第３のＵ字状線路パターン５１ｃ、５２ｃが形成されている。

実施例２では、第１の線路パターン層１２５（第１の層）並びに受信端子６１（出力端子）および送信端子６２（入力端子）の間のベース層１２８（積層部）に設けられた１以上の層に形成され、電流の流れる向きが第１のＵ字状線路パターン５１ａ、５２ａおよび第２のＵ字状線路パターン５１ｂ、５２ｂと概同じである第３のＵ字状線路パターン５１ｃ、５２ｃを具備する。このように、Ｕ字状線路パターンを多く重ねることにより、受信端子６１（出力端子）、送信端子６２（入力端子）とフィルタチップ１１０の入出力パッド間に直列に接続されたインダクタは、大きなインダクタンスを有することができる。よって、インピーダンスをマッチングさせる際、大きなインピーダンスが必要な場合であっても、実施例１と同様に、積層部を小型化でき、フィルタや分波器を小型化できる。さらに、容量成分が付加され難く、挿入損失の小さなフィルタおよび分波器を提供することができる。さらに、Ｕ字状線路パターンを有する層を積層することにより、さらに大きなインダクタンスを有するインダクタを形成することもできる。

実施例１および実施例２においては、第1のＵ字状線路パターン５１ａ、５２ａ、第２のＵ字状線路パターン５１ｂ、５２ｂまたは第３のＵ字状線路パターン５１ｃ、５２ｃは、受信端子６１（出力端子）または送信端子６２（入力端子）と概重なるように形成することができる。これにより、Ｕ字状線路パターンとグランドとの間に付加される容量を削減でき、挿入損失を削減できる。

さらに、第1のＵ字状線路パターン５１ａ、５２ａ、第２のＵ字状線路パターン５１ｂ、５２ｂまたは第３のＵ字状線路パターン５１ｃ、５２ｃは、ベース層１２８（積層部）内のグランド端子と重ならないように形成することができる。これにより、Ｕ字状線路パターンとグランドとの間に付加される容量を削減でき、挿入損失を削減できる。

さらに、第1のＵ字状線路パターン５１ａ、５２ａ、第２のＵ字状線路パターン５１ｂ、５２ｂまたは第３のＵ字状線路パターン５１ｃ、５２ｃの線間隔は線幅より広くすることができる。線間隔とはＵ状線路パターンの線路と線路の間隔であり、線幅とは線路の幅である。線間隔が線幅より狭いと、対角上の反対方向の電流と相殺してしまい、インダンクタンスを大きくすることができない。よって、線間隔を線幅より広くすることにより、Ｕ字状線路パターンのインダクタンスを大きくでき、フィルタや分波器の小型化が可能となる。

実施例１および実施例２においては、受信端子（出力端子）および送信端子（入力端子）にインダクタンスを付加しているが、インダクタンスを付加しインピーダンスを整合させる必要に応じ、受信端子（出力端子）または送信端子（入力端子）にのみ付加することもできる。

実施例３はグランド端子とフィルタチップ１１０のグランドパッド間に直列にインダクタを接続した例である。図１２で図示していない層は実施例１の図５と同じである。また、図１２（ａ）のダイアタッチ層１２３も図５（ｃ）のビア２１ａがビア２１、ビア２２ａがビア２２、ビア２３がビア２３ａとなる以外は実施例１の図５（ｃ）と同じである。

図１２（ｂ）を参照すると、第１の線路パターン層１２４には、ダイアタッチ層１２３に接続するビア２３ａと第２の線路パターン層１２５に接続するビア２３ｂの間に第１のＵ字状グランドパターン５３ａが形成されている。

図１２（ｃ）を参照すると、第２の線路パターン層１２５には、第１の線路パターン層１２４に接続するビア２３ｂと線路パターン／層フットパッド層１２６の上面に接続するビア２３ｃの間に第２のＵ字状グランドパターン５３ｂが形成されている。図１２（ｄ）を参照すると、線路パターン／層フットパッド層１２６上面には、第２の線路パターン層１２５に接続するビア２３ｃと線路パターン／層フットパッド層１２６の下面に接続するビア２３ｄの間に受信フィルタ用グランドパターン５３ｃが形成されている。

実施例３に係るフィルタおよび分波器１００は、フィルタチップ１１０と、フィルタチップ１１０が実装されたベース層１２８（積層部）と、ベース層１２８（積層部）に設けられたグランド端子６３とを有する。さらに、グランド端子６３とフィルタチップ１１０の間のベース層１２８（積層部）に設けられた第１の線路パターン層１２４（第１の層）に形成され、フィルタチップ１１０と接続した第１のＵ字状グランドパターン５３ａを有する。さらに、第１の線路パターン層１２４（第１の層）とグランド端子６３の間のベース層１２８（積層部）に設けられた第２の線路パターン層１２５（第２の層）に第１のＵ字状グランドパターン５３ａと概重なるように形成され、第１のＵ字状グランドパターン５３ａとグランド端子６３とに接続された第２のＵ字状グランドパターン５３ｂを具備している。さらに、第１の線路パターン層１２４（第１の層）とグランド端子６３の間のベース層１２８（積層部）に設けられた線路パターン／層フットパッド層１２６の上面に、第１のＵ字状グランドパターン５３ａの一部および第２のＵ字状グランドパターン５３ｂの一部と概重なるように形成され、第２のＵ字状グランドパターン５３ｂとグランド端子６３とに接続された直線状グランドパターン５３ｃを有する。

以上のように構成された実施例３に係るフィルタおよび分波器は、第１のＵ字状グランドパターン５３ａ、第２のＵ字状グランドパターン５３ｂおよび直線状グランドパターン５３ｃからなるインダクタが、グランド端子６１とフィルタチップ１１０のグランドパッド間に直列に接続されている。そして、第１のＵ字状グランドパターン５３ａ、第２のＵ字状グランドパターン５３ｂおよび直線状グランドパターン５３ｃが概重なるように形成されている。そのため、グランド端子６１とフィルタチップ１１０の間に直列に接続されたインダクタは、非常に小さなスペースにおいても大きなインダクタンス有することができる。これにより、積層パッケージ１２０を小型化することができる。特に、Ｗ−ＣＤＭＡシステムのように、送信帯域と受信帯域が離れた携帯電話端末の場合、通過帯域の低周波数側の抑圧を下げるためにはグランドに大きな自己インダクタンスを形成することが好ましい。そこで、このようなシステム向けに実施例３に係るフィルタや分波器を用いることにより、フィルタや分波器の小型化が可能となる。

さらに、実施例１と同様に、第１のＵ字状グランドパターン５３ａを流れる電流の向きと、第２のＵ字状グランドパターン５３ｂを流れる電流の向きと、直線状グランドパターン５３ｃを流れる向きを、概同じとすることができる。これにより、自己インダクタンスを大きくすることができ、フィルタや分波器をより小型化することが可能となる。

さらに、実施例２と同様に、第２の線路パターン層１２４（第２の層）とグランド端子６３の間のベース層１２８（積層部）に設けられた１以上の層、例えば線路パターン／フットパッド層１２６上面に第３のＵ字状グランドパターンを形成することもできる。第３のＵ字状グランドパターンは、第２のＵ字状グランドパターン５３ｂとグランド端子６３とに接続され、電流の流れる向きが第２のＵ字状グランドパターン５３ｂと概同じとする。これにより、フィルタや分波器をより小型化できる。さらに、Ｕ字状グランドパターンを有する層を積層することにより、さらに大きなインダクタンスを有するインダクタを形成することもできる。

さらに、第1のＵ字状グランドパターン５３ａ、第２のＵ字状グランドパターン５３ｂまたは前記第３のＵ字状グランドパターンは、ベース層１２８（積層部）内の導体パターンと重ならないように形成することができる。導体パターンとは、例えば、受信端子６１（出力端子）、送信端子６２（入力端子）または共通端子６８に接続されたパターンであり、例えば、第１のＵ字状線路パターン、第２のＵ字状線路パターン、第３のＵ字状線路パターンや、実施例５、６で示す入出力パターン５０、５１ｇである。これにより、受信端子６１（出力端子）または送信端子６２（入力端子）とグランドとの間に付加される容量を削減でき、挿入損失を削減できる。

実施例３においては、受信端子（出力端子）側のグランド端子にインダクタを接続しているが、インダクタンスを付加すべき必要に応じ、送信端子（入力端子）側のグランド端子にもインダクタを接続できる。さらに、受信端子（出力端子）側および送信端子（入力端子）側の両方にインダクタを接続することもできる。

実施例４はグランド端子６３と受信端子６１（出力端子）間にキャパシタを接続した例である。図１３は実施例４の積層パッケージ１２０を各層に分割して図示したものである。図１３で図示していない層は実施例１の図５と同じである。また、図１３（ａ）のダイアタッチ層１２３も図５（ｃ）のビア２１ａがビア２１、ビア２２ａがビア２２となる以外は実施例１の図５（ｃ）と同じである。

図１３（ｂ）を参照すると、第１の線路パターン層１２４には、グランド端子６３に接続しているビア２３に接続する第１のグランドパターン５３ｄが形成されている。図１３（ｃ）を参照すると、第２の線路パターン層１２５には、受信端子６１（出力端子）に接続しているビア２１に接続する入出力パターン５１ｅが形成されている。図１３（ｄ）を参照すると、グランド端子６３に接続しているビア２３に接続する第２のグランドパターン５３ｅが形成されている。

実施例４に係るフィルタおよび分波器１００は、フィルタチップ１１０と、フィルタチップ１１０が実装されたベース層１２８（積層部）と、ベース層１２８（積層部）に設けられたグランド端子６３とを有している。さらに、グランド端子６３とフィルタチップ１１０の間のベース層１２８（積層部）に設けられた第１の線路パターン層１２４（第１の層）に形成され、フィルタチップ１１０と接続した第１のグランドパターン５３ｄを有している。さらに、第１の線路パターン層１２４（第１の層）とグランド端子６３の間のベース層１２８（積層部）に設けられた第３の層に第１のグランドパターン５３ｄに概重なるように形成され、第１のグランドパターン５３ｄとグランド端子６３とに接続された第２のグランドパターン５３ｅと、第１の層１２４と第３の層１２６の間の積層部１２８に設けられた第２の層１２５に第１のグランドパターン５３ｄおよび第２のグランドパターン５３ｅに概重なるように形成され、フィルタチップ１００と受信端子６１（出力端子）に接続された入出力パターン５１ｅと、を具備している。

グランドパターン、入出力パターンが概重なるようにとは、ベース層１２８（積層部）内の異なる層（例えば第１の線路パターン層１２４と第２の線路パターン層１２５）内のパターンが、ほぼ同じ位置にあることである。これにより、第１のグランドパターン５３ｄと第２の入出力パターン５１ｅ間並びに第２のグランドパターン５３ｅと入出力パターン５１ｅ間がキャパシタとなる。これにより、グランド端子と受信端子６１（出力端子）間にキャパシタが接続される。よって、実施例４に係るフィルタおよび分波器は、小さなスペースにおいて大きなキャパシタを接続することができる。これにより、積層部を小型化でき、フィルタや分波器の小型化が可能となる。

次に、実施例４との比較のため、グランド端子と受信端子６１（出力端子）間にキャパシタを付加しない比較例２を作製した。図１４は比較例２の積層パッケージ１２０の各層に分割して図示したものである。図１４で図示していない層は実施例１の図５と同じである。また、図１４（ｂ）の第１の線路パターン層１２４に第１のグランドパターン５３ｄが、図１４（ｃ）の第２の線路パターン層１２５に入出力パターン５１ｅが、図１４（ｄ）の線路パターン／フットパッド層１２６上面に第２のグランドパターン５３ｅがそれぞれ形成されていない。これら以外は実施例４の図１３と同じである。

図１５は実施例４と比較例２受信用フィルタ１１３の特性を比較した図である。図１５（ａ）は反射特性、図１５（ｂ）は周波数と挿入損失、図１５（ｃ）は通過帯域付近の拡大図である。比較例２では図１５（ａ）において、通過帯域の低周波側（比較例２の矢印先端付近）が中心から左上にあり、誘導性に位置していることがわかる。一方、実施例４においては、通過帯域の低周波側（実施例４の矢印先端付近）は中心に近づき、誘導性から容量性に移動し、インピーダンス整合が良くなっている。この結果、図１５（ｃ）の通過帯域の低周波側において、実施例４では挿入損失が改善している。また、図１５（ｂ）より、通過帯域以外の周波数において、実施例４は比較例２に比べ抑圧劣化はない。このように、実施例４によれば、受信端子（出力端子）または送信端子（入力端子）とグランド端子間にキャパシタを接続することができる。これにより、インピーダンス・マッチングが容易となる。また、挿入損失の小さいフィルタ提供することができる。

第２のグランドパターン５３ｅはグランド端子６３を兼ねることができる。これにより、層を一層省略でき、フィルタ、分波器の小型化、低コスト化が可能となる。

さらに、第１のグランドパターン５３ｄまたは第２のグランドパターン５３ｅは、積層部１２８内の受信端子６１（出力端子）または送信端子６２（入力端子）と重ならないように形成することができる。これにより、グランドパターン並びに受信端子６１（出力端子）または送信端子６２（入力端子）間に付加される容量を削減でき、挿入損失を削減できる。

さらに、入出力パターン５１ｅは、第１のグランドパターン５３ｄと第２のグランドパターン５３ｅの少なくとも一方より面積が小さくすることができる。これにより、ベース層１２８（積層部）の製造工程で、各層間の合わせがずれたとしても、確実に、第１のグランドパターン５３ｄと第２のグランドパターン５３ｅの間に入出力パターン５１ｅを形成することができる。よって、キャパシタンスの製造ばらつきを小さくすることが可能となる。

実施例５は、受信端子６１（出力端子）とフィルタチップ１１０の出力パッド間に直列にインダクタを接続し、グランド端子６３と受信端子６１（出力端子）間にキャパシタを接続した例である。図１６は実施例５の積層パッケージ１２０を各層に分割して図示したものである。図１６で図示していない層は実施例１の図５と同じである。また、図１６（ａ）のダイアタッチ層１２３も図５（ｃ）のビア２１ａがビア２１ｆ、ビア２２aがビア２２となる以外は実施例１の図５（ｃ）と同じである。

図１６（ｂ）を参照すると、第１の線路パターン層１２４に、グランド端子６３に接続しているビア２３に接続する第１のグランドパターン５３ｄが形成されている。ダイアタッチ層１２３および第２の線路パターン層１２５と接続するビア２１ｆが形成されている。

図１６（ｃ）を参照すると、第２の線路パターン層１２５には、ダイアタッチ層１２３に接続するビア２１ｆと線路パターン／フットパッド層１２６に接続するビア２１ｇの間に受信用の第１のＵ字状線路パターン５１ｆが形成されている。第１のＵ字状線路パターン５１ｆの途中から接続する入出力パターン５１ｇがさらに形成されている。図１６（ｄ）を参照すると、線路パターン／フットパッド層１２６には、第２の線路パターン１２５に接続するビア２１ｇと線路パターン／フットパッド層１２６の下面の受信端子６１（出力端子）に接続するビア２１ｈの間に受信用の第２のＵ字状線路パターン５１ｇが形成されている。また、グランド端子６３に接続しているビア２３に接続する第２のグランドパターン５３ｅが形成されている。

以上のように構成された実施例５に係るフィルタおよび分波器は、第１のグランドパターン５３ｄと第２の入出力パターン５１ｇ間並びに第２のグランドパターン５３ｅと入出力パターン５１ｇ間がキャパシタとなる。さらに、第１のＵ字状線路パターン５１ｆと第２のＵ字状線路パターン５１ｂｇからなるインダクタが、受信端子６１（出力端子）とフィルタチップ１１０の間に直列に接続されている。このように、小さなスペースにおいて大きなキャパシタおよびインダクタを接続することができる。これにより、積層部を小型化でき、フィルタや分波器の小型化が可能となる。

実施例６は、受信端子６１（出力端子）とフィルタチップ１１０の出力パッド間に直列にインダクタを接続し、グランド端子６３と受信端子６１（出力端子）間にキャパシタを接続した例であり、キャパシタを受信端子６１（出力端子）から、インダクタとは別に分岐した例である。図１７は実施例６の積層パッケージ１２０を各層に分割して図示したものである。図１７で図示していない層は実施例１の図５と同じである。また、図１７（ａ）のダイアタッチ層１２３も図５（ｃ）のビア２１ａがビア２１ｉ、ビア２２ａがビア２２となる以外は実施例１の図５（ｃ）と同じである。

図１７（ｂ）を参照すると、第１の線路パターン層１２４には、グランド端子６３に接続しているビア２３に接続する第１のグランドパターン５３ｄが形成されている。ダイアタッチ層１２３および第２の線路パターン層１２５と接続するビア２１ｉが形成されている。図１７（ｃ）を参照すると、第２の線路パターン層１２５には、ダイアタッチ層１２３に接続するビア２１ｉと線路パターン／フットパッド層１２６上面に接続するビア２１ｊの間に受信用の第１のＵ字状線路パターン５１ｉが形成されている。また、受信端子６１（出力端子）に接続されたビア２０に入出力パターン５０が接続している。図１７（ｄ）を参照すると、線路パターン／フットパッド層１２６上面には、第２の線路パターン１２５に接続するビア２１ｊと線路パターン／フットパッド層１２６の下面の受信端子６１（出力端子）に接続するビア２１ｋの間に受信用の第２のＵ字状線路パターン５１ｊが形成されている。また、グランド端子６３に接続しているビア２３に接続する第２のグランドパターン５３ｅが形成されている。

以上のように構成された実施例６に係るフィルタおよび分波器は、第１のグランドパターン５３ｄと第２の入出力パターン５０間並びに第２のグランドパターン５３ｅと入出力パターン５０間がキャパシタとなる。さらに、第１のＵ字状線路パターン５１ｉと第２のＵ字状線路パターン５１ｊからなるインダクタが、受信端子６１（出力端子）とフィルタチップ１１０の間に直列に接続されている。よって、実施例５と同様に、小さなスペースにおいて大きなキャパシタおよびインダクタを付加することができる。これにより、積層部を小型化でき、フィルタや分波器の小型化が可能となる。

さらに、実施例５と異なり、受信端子６１（出力端子）とフィルタチップ１１０と接続したＵ字状線路パターン５１ｉ、５２ｊを具備し、入出力パターン５０とＵ字状線路パターン５１ｉ、５２ｊは受信端子６１（出力端子）より分岐し、並列にフィルタチップ１１０に接続されている。このように、実施例５のように、入出力パターンをＵ字状線路パターンから分岐することもできるし、実施例６のように受信端子６１（出力端子）または送信端子６２（入力端子）から分岐することもできる。

実施例４から６は、受信端子６１（出力端子）側にキャパシタやインダクタを接続した例であるが、キャパシタンスやインダクタンスを付加すべき必要に応じ、送信端子（入力端子）側のグランド端子にもキャパシタやインダクタを接続できる。さらに、受信端子６１（出力端子）側および送信端子（入力端子）側の両方にキャパシタまたはインダクタンスを接続することもできる。

実施例１から６においては、ベース層１２８の各層は、２５から１２５μｍの膜厚を有することが好ましい。インダクタを接続する場合は、２５μｍより薄いと、インダクタンスは大きくなるがキャパシタンスも大きくなり、挿入損失が大きくなるためである。また、１２５μｍより厚いとキャパシタンスは小さくなるが、インダクタンスが小さくなるため、フィルタや分波器を小型化するという目的が達成し難くなるためである。また、キャパシタを接続する場合は、２５μｍより薄いと、キャパシタンスは大きくなるがインダクタンスも大きくなり、挿入損失が大きくなる。また、１２５μｍより厚いとインダクタンスは小さくなるが、キャパシタンスが小さくなるため、フィルタや分波器を小型化するという目的が達成し難くなるためである。

さらに、実施例１から６においては、積層パッケージ１２０にフィルタチップ１１０および位相整合回路１３２を実装しているが、セラミック等の絶縁膜が積層された積層部を有しフィルタチップ１２０が実装できれば、積層基板等であってもよい。また、受信用フィルタ１１３と送信用フィルタ１１２を同一のチップ上に形成しフィルタチップ１２０としているが、受信用フィルタ１１３と送信用フィルタ１１２を別のチップとし、それぞれ、積層部に実装することもできる。さらに、受信用フィルタチップまたは送信用フィルタチップのみを実装したフィルタであってもよい。

さらに、フィルタチップ１２０および位相整合回路１３２はバンプ１３０を用い積層部に実装している。すなわちフェイスダウンで実装されているが、フィルタチップ１２０および位相整合回路１３２をワイヤーボンディングで実装することもできる。すなわちフェイスアップで実装することもできる。

さらに、受信用フィルタ１１３および送信用フィルタ１１２は、表面弾性波フィルタを用いたチップであるが、例えば圧電薄膜共振器フィルタを用いたチップであってもよい。

図１８は、実施例７に係る電子装置のブロック図である。この電子装置は携帯電話の送受信系である。携帯電話の送受信系は、ＲＦ部７０、変調器７１およびＩＦ部７２を有する。ＲＦ部７０は、アンテナ７３、分波器７４、ローノイズアンプ８３、段間フィルタ８４、ミキサ７５、局部発信機７６、段間フィルタ７７、ミキサ７８、段間フィルタ７９およびパワーアンプ８０を有する。音声処理系から入力した音声信号は、変調器７１で変調され、ＲＦ部７０のミキサ７８で局部発信器９７の発振信号を用い周波数変換される。ミキサ７８の出力は段間フィルタ７９およびパワーアンプ８０を通り分波器に至る。

分波器７４は、実施例１から６のいずれかの分波器であり、送信用フィルタ７４ａと受信用フィルタ７４ｂと、位相整合回路（図示せず）を有している。パワーアンプ８０からの送信信号は、分波器７４の送信用フィルタ７４ａを通りアンテナ７３に供給される。アンテナ７３からの受信信号は、分波器７４の受信用フィルタ７４ｂを通り、ローノイズアンプ８３、段間フィルタ８４を経てミキサ７５に至る。ミキサ７５は、局部発信器７６の発振周波数を段間フィルタ７７を介し受け取り、受信信号の周波数を変換して、ＩＦ部７２に出力する。ＩＦ部７２は、この信号をＩＦフィルタ８１を介して受け取り、復調器８２で復調し、音声信号を音声処理系に出力する。

実施例７は、実施例１から６のいずれか係る分波器を使用しているため、小型化、低コスト、性能の良い電子装置を提供することができる。

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

図１は実施例１に係る分波器のブロック図である。 図２は実施例１に係る分波器の周波数に対する通過強度を示す図である。 図３は実施例１に係る分波器の断面図である。 図４は実施例１に係る分波器のキャップを外した平面図である。 図５は実施例１に係る分波器の積層パッケージを各層に分割して図示したものである。 図６は実施例１に係る分波器のＵ字状線路パターンの電流の向きを示した図である。 図７は比較例１に係る分波器の積層パッケージを各層に分割して図示したものである。 図８は実施例１および比較例１に係るフィルタの特性を示した図である。図８（ａ）は反射特性の図、図８（ｂ）は周波数に対する挿入損失の図、図８（ｃ）は図８（ｂ）の通過帯域付近の拡大図である。 図９はＵ字状線路パターンの変形例を示す図（その１）である。 図１０はＵ字状線路パターンの変形例を示す図（その２）である。 図１１は実施例２に係る分波器の積層パッケージを各層に分割して図示したものである。 図１２は実施例３に係る分波器の積層パッケージを各層に分割して図示したものである。 図１３は実施例４に係る分波器の積層パッケージを各層に分割して図示したものである。 図１４は比較例２に係る分波器の積層パッケージを各層に分割して図示したものである。 図１５は実施例４および比較例２に係るフィルタの特性を示した図である。図１５（ａ）は反射特性の図、図１５（ｂ）は周波数に対する挿入損失の図、図１５（ｃ）は図１５（ｂ）の通過帯域付近の拡大図である。 図１６は実施例５に係る分波器の積層パッケージを各層に分割して図示したものである。 図１７は実施例６に係る分波器の積層パッケージを各層に分割して図示したものである。 図１８は実施例７に係る電子装置のブロック図である。

符号の説明

５０、５１ｅ 入出力パターン
５１ａ、５２ａ、５１ｆ、５１ｉ 第１のＵ字状線路パターン
５１ｂ、５２ｂ、５１ｇ、５１ｊ 第２のＵ字状線路パターン
５１ｃ、５２ｃ 第３のＵ字状線路パターン
５３ａ 第１のＵ字状グランドパターン
５３ｂ 第２のＵ字状グランドパターン
５３ｄ 第１のグランドパターン
５３e 第２のグランドパターン
６１ 受信端子
６２ 送信端子
６３、６４、６５、６７、６９ グランド端子
６８ 共通端子
７０ ＲＦ部
７１ 変調器
７２ ＩＦ部
７４ 分波器
７４ａ 送信用フィルタ
７４ｂ 受信用フィルタ
９０、９２、９３、９４ ビア
９５ 第１のＵ字状線路パターン
９６ 第２のＵ字状線路パターン
１００ 分波器
１１０ フィルタチップ
１１２ 送信用フィルタ
１１３ 受信用フィルタ
１２０ 積層パッケージ
１２１ キャップ搭載層
１２２ キャビティ層
１２３ ダイアタッチ層
１２４ 第１の線路パターン層
１２５ 第２の線路パターン層
１２６ 線路パターン／フットパッド層
１２７ キャビティ形成層
１２８ ベース層（積層部）
１２９ キャップ
１３０ バンプ
１３１ フットパッド
１３２ 位相整合回路チップ
１３３ 接続路

Claims (19)

1. フィルタチップと、
   該フィルタチップが実装された積層部と、
   該積層部に設けられた入出力端子と、
   前記入出力端子と前記フィルタチップの間の前記積層部に設けられた第１の層に形成され、前記フィルタチップと接続された第１のＵ字状線路パターンと、
   前記第１の層と前記入出力端子の間の前記積層部に設けられた第２の層に前記第１のＵ字状線路パターンと概重なるように形成され、前記第１のＵ字状線路パターン並びに前記入出力端子とに接続された第２のＵ字状線路パターンと、を具備するフィルタ。
2. 前記第１のＵ字状線路パターンを流れる電流の向きと、前記第２のＵ字状パターンを流れる電流の向きが、概同じである請求項１記載のフィルタ。
3. 前記第２の層と前記入出力端子の間の前記積層部に設けられた１以上の層に形成され、前記第２のＵ字状線路パターンと前記入出力端子とに接続され、電流の流れる向きが前記第２のＵ字状線路パターンと概同じである第３のＵ字状線路パターンを具備する請求項１または２記載のフィルタ。
4. 前記第１のＵ字状線路パターン、前記第２のＵ字状線路パターンおよび前記第３のＵ字状線路パターンは、前記入出力端子と重なるように形成されている請求項１から３のいずれか一項記載のフィルタ。
5. 前記第１のＵ字状線路パターン、前記第２のＵ字状線路パターンおよび前記第３のＵ字状線路パターンは、前記積層部内のグランドパターンと重ならないように形成されている請求項１から４のいずれか一項記載のフィルタ。
6. 前記第１のＵ字状線路パターン、前記第２のＵ字状線路パターンおよび前記第３のＵ字状線路パターンの線間隔は線幅より広い請求項１から５のいずれか一項記載のフィルタ。
7. フィルタチップと、
   該フィルタチップが実装された積層部と、
   該積層部に設けられたグランド端子と、
   前記グランド端子と前記フィルタチップの間の前記積層部に設けられた第１の層に形成され、前記フィルタチップと接続した第１のＵ字状グランドパターンと、
   前記第１の層と前記グランド端子の間の前記積層部に設けられた第２の層に前記第１のＵ字状グランドパターンと概重なるように形成され、前記第１のＵ字状グランドパターンと前記グランド端子とに接続された第２のＵ字状グランドパターンと、を具備するフィルタ。
8. 前記第１のＵ字状グランドパターンを流れる電流の向きと、前記第２のＵ字状グランドパターンを流れる電流の向きが、概同じである請求項７記載のフィルタ。
9. 前記第２の層と前記グランド端子の間の前記積層部に設けられた１以上の層に形成され、前記第２のＵ字状グランドパターンと前記グランド端子とに接続され、電流の流れる向きが前記第２のＵ字状グランドパターンと概同じである第３のＵ字状グランドパターンを具備する請求項７または８記載のフィルタ。
10. 前記第１のＵ字状グランドパターン、前記第２のＵ字状グランドパターンおよび前記第３のＵ字状グランドパターンは、前記積層部内の導体パターンと重ならないように形成されている請求項７から９のいずれか一項記載のフィルタ。
11. フィルタチップと、
    該フィルタチップが実装された積層部と、
    該積層部に設けられたグランド端子と、
    前記グランド端子と前記フィルタチップの間の前記積層部に設けられた第１の層に形成され、前記フィルタチップと接続した第１のグランドパターンと、
    前記第１の層と前記グランド端子の間の前記積層部に設けられた第３の層に前記第１のグランドパターンに概重なるように形成され、前記第１のグランドパターンと前記グランド端子とに接続された第２のグランドパターンと、
    前記第１の層と前記第３の層の間の前記積層部に設けられた第２の層に前記第１のグランドパターンおよび前記第２のグランドパターンに概重なるように形成され、前記フィルタチップと入出力端子に接続された入出力パターンと、を具備するフィルタ。
12. 前記第１のグランドパターンまたは前記第２のグランドパターンは、前記積層部内の前記入出力端子と重ならないように形成されている請求項１１記載のフィルタ。
13. 前記入出力パターンは、前記第１のグランドパターンと前記第２のグランドパターンの少なくとも一方より面積が小さい請求項１１または１２記載のフィルタ。
14. 前記入出力端子と前記フィルタチップと接続したＵ字状線路パターンを具備する請求項１１から１３のいずれか一項記載のフィルタ。
15. 前記入出力パターンと前記Ｕ字状線路パターンは前記入出力端子より分岐し、並列にフィルタチップに接続される請求項１４記載のフィルタ。
16. 前記フィルタチップは弾性表面波フィルタを有するチップである請求項１から１５のいずれか一項記載のフィルタ。
17. 前記フィルタチップは圧電薄膜共振器フィルタを有するチップである請求項１から１５のいずれか一項記載のフィルタ。
18. 送信端子に接続された送信用フィルタと、
    受信端子に接続された受信用フィルタと、
    共通端子、前記送信用フィルタおよび前記受信用フィルタに接続され、前記送信用フィルタと前記受信用フィルタの位相を整合させる位相整合回路と、
    該位相整合回路を実装している積層部と、を具備し、
    前記送信用フィルタおよび前記受信用フィルタは、請求項１から１７のいずれか一項記載のフィルタを用いた分波器。
19. 前記積層部と、前記送信用フィルタの積層部と、前記受信用フィルタの積層部とが同じ積層部として形成された請求項１８記載の分波器。
    

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