KR20170011016A - 고속전송기판 제조방법 - Google Patents

Abstract

본 발명은 필요한 PTH 깊이를 갖는 기판을 미리 제작하고, 페이스트 비아 필 (paste via fill) 기술을 이용해서 PTH의 불필요한 부분을 제거한다. 본 발명은 각각의 기판을 도전성 페이스트로 적층 함으로써, 신호전송 손실이 없는 고속전송특성을 확보한다. 도전성페이스가 구리(Cu)에 비해 저항값이 크므로, 페이스트 필드 비아의 높이를 최소화하고, 높이를 최소화한 상하회로의 간섭을 방지하기 위하여, 제1 기판의 하단부와 제2 기판의 상단부에 회로를 배치하지 않는다.

Description

고속전송기판 제조방법{METHOD OF MANUFACTURING HIGH SPEED CIRCUIT BOARD}

본 발명은 고속전송 특성의 회로기판 및 제조기술에 관한 것으로서, 다층회로기판 제조 시에 잡음, 신호혼선 등을 발생시켜 고속전송 특성을 저해하는 불필요한 전송선로(이하, 스터브(stub)라고 칭함)를 제거하는 기술에 관한 것이다.

과거에는 서버 네트워크, 워크스테이션, 라우터 등과 같은 특수 분야에만 국한되었던 고속전송 특성이, 최근 들어 사물인터넷 등과 같은 유비쿼터스 환경이 도래함에 따라, 가전기기부터 스마트폰에 이르기까지 모든 전자제품의 사양에 있어 고속전송 특성이 요구되고 있다. 여기서, 고속 전송특성이란 초당 기가비트(GBPS; giga bit per second) 수준의 데이터 전송속도를 의미한다.

기가 비피에스(BPS) 급의 전송특성을 내는 회로기판을 제작하기 위해서는 불필요한 전송선로를 제거하고, 반드시 필요한 전송선로만을 설계하여 신호를 전송하여야만 회로기판의 전송특성이 우수하다. 즉, 불필요한 선로, 즉 스터브가 기판에 남아 있을 경우, 신호 혼선(interference) 또는 지터(jitter) 등이 발생해서 고속 데이터 통신에 에러를 발생시킨다.

도1a 및 도1b는 비아 스터브가 남아 있는 경우, 비아 스터브를 제거한 경우의 기판의 아이 다이아그램(Eye Diagram)이다. 도1a와 도1b를 참조하면, 비아 스터브가 남아 있는 경우 신호전송의 왜곡이 발생하는 것, 즉 신호 전송품질이 열화하는 것을 확인할 수 있다.

다층회로기판에 있어서 상층회로와 하층회로를 연결하기 위해서는 펀치쓰루홀(PTH; punch through hole)을 제작하게 되는데, 종래기술은 최상층에서 최하층까지 일괄 펀치쓰루홀을 제작한 후 동도금을 실시해서 각층의 회로를 서로 연결하는 방식을 사용하고 있다.

도2는 종래기술에 따라 스터브를 백드릴 방식으로 제거하는 방법을 모식적으로 나타낸 도면이다. 그런데 A 지점에서 B 지점까지만을 서로 전기적으로 연결하고자 할 경우, 종래기술은 최상층에서 최하층까지 일괄해서 펀치쓰루홀(PTH)을 제작한 후 통전이 필요없는 부위, 즉 스터브를 CNC 드릴, 또는 라우터 비트 등을 이용해서 백 드릴(back drill) 방식으로 제거하는 방식에 의존하고 있다. 도3a, 도3b, 도3c는 종래기술에 따라 백드릴 방식으로 스터브를 제거하는 공법과 최종 SEM 사진을 나타낸 도면이다.

그런데 종래기술에 따른 백드릴 방식의 경우, 백 드릴 가공 시에 드릴 버 및 깊이 제어가 용이하지 않기 때문에 제품의 신뢰성 문제를 야기한다. 또한, 미세직경홀 가공이 불가능하고, 박판기판에는 적용하는 것이 불가능하다. 또한, 라우터 비트 가공 시의 충격으로 인해 층간 분리가 발생하거나 기판이 손상되는 경우가 발생한다.

본 발명은 불필요한 비아 스터브를 발생시키지 않는 인쇄회로기판 제조 기술을 제공하는 데 있다.

본 발명은 필요한 PTH 깊이를 갖는 기판을 미리 제작하고, 페이스트 비아 필 (paste via fill) 기술을 이용해서 PTH의 불필요한 부분을 제거한다. 본 발명은 각각의 기판을 도전성 페이스트로 적층 함으로써, 신호전송 손실이 없는 고속전송특성을 확보한다.

도전성페이스가 구리(Cu)에 비해 저항값이 크므로, 페이스트 필드 비아의 높이를 최소화하고, 높이를 최소화한 상하회로의 간섭을 방지하기 위하여, 제1 기판의 하단부와 제2 기판의 상단부에 회호를 배치하지 않는다.

본 발명은 드릴 또는 라우터 비트를 사용하지 않으므로 홀 내벽에 충격이 가해지지 않는다. 따라서 종래기술에서와 같이 기판에 층간분리가 발생하는 문제를 원척적으로 차단할 수 있다. 본 발명은 필요한 만큼의 길이의 PTH를 미리 제작하므로, 스터브 자체가 발생하지 않는 장점이 있다. 본 발명은 PTH 직경을 미세화하거나 박판의 기판에도 적용 가능하다.

도1a 및 도1b는 비아 스터브가 남아 있는 경우, 비아 스터브를 제거한 경우의 기판의 아이 다이아그램(Eye Diagram).
도2는 종래기술에 따라 스터브를 백드릴 방식으로 제거하는 방법을 모식적으로 나타낸 도면.
도3a, 도3b, 도3c는 종래기술에 따라 백드릴 방식으로 스터브를 제거하는 공법과 최종 SEM 사진을 나타낸 도면.
도4a 및 도4b는 본 발명의 제1 실시예를 나타낸 도면.
도5a 및 도5b는 본 발명의 제2 실시예를 나타낸 도면.
도6은 본 발명에 따라 도전성페이스트를 사용해서 제작한 비아 스터브 없는 고속전송기판을 나타낸 도면.

본 발명은 2개 이상의 PTH 기판의 동박회로를 서로 연결하는 방법에 있어서, 각층의 동박회로를 서로 층간 접속하기 위해 내벽이 동도금된 펀치쓰루홀(PTH)를 구비한 제1 기판을 미리 준비하는 단계; 각층의 동박회로를 서로 층간 접속하기 위해 내벽이 동도금된 펀치쓰루홀(PTH)를 구비한 제2 기판을 미리 준비하는 단계; 선정된 위치에 홀을 제작하고 상기 홀 속에 도전성페이스트를 충진한 프리프레그를 준비하는 단계; 및 제1 기판의 PTH와, 도전성페이스트로 충진된 프리프레그의 홀와, 제2 기판의 PTH를 차례로 정렬해서 적층하고, 가열가압 라미네이트 함으로써 제1, 2 기판의 PTH를 상기 도전성페이스트를 사이에 게재해서 서로 전기적으로 접속하는 단계를 포함하는 회로기판 제조방법을 제공한다.

본 발명은 2개 이상의 PTH 기판의 동박회로를 서로 연결하는 방법에 있어서, 각층의 동박회로를 서로 층간 접속하기 위해 내벽이 동도금된 펀치쓰루홀(PTH)를 구비한 제1 기판을 미리 준비하는 단계; 각층의 동박회로를 서로 층간 접속하기 위해 내벽이 동도금된 펀치쓰루홀(PTH)를 구비한 제2 기판을 미리 준비하는 단계; 제1 기판의 상부에 프리프레그를 가접하고 상기 제1 기판의 PTH 표면이 노출되도록 프리프레그를 레이저 식각하여 개구부를 형성하는 단계; 및 상기 프리프레그의 개구부를 도전성페이스트로 충진하고, 제2 기판의 PTH를 차례로 정렬해서 적층하고, 가열가압 라미네이트 함으로써 제1, 2 기판의 PTH를 상기 도전성페이스트를 사이에 게재해서 서로 전기적으로 접속하는 단계를 포함하는 회로기판 제조방법을 제공한다.

이하, 첨부도면 도4 및 도5를 참조해서 본 발명에 따른 고속전송기판의 제조기술을 상세히 설명한다.

도4a 및 도4b는 본 발명의 제1 실시예를 나타낸 도면이다. 도4a를 참조하면, 본 발명은 필요한 깊이의 PTH를 갖는 제1 기판(100)과 제2 기판(200)을 미리 제작하는 것을 특징으로 한다. 만일 제1 기판(100)의 PTH(110)와 제2 기판(200)의 PTH(210)을 서로 연결할 필요가 있을 경우에는 홀 가공된 절연층(300), 예를 들어 프리프레그를, 사이에 두고 홀 속에 도전성페이스트(310)을 충진해서 적층, 가압 라미네이트하여 접합을 실시한다. 도4b는 제1 기판(100)과 제2 기판(200)을 프리프레그를 사이로 하고 도전성페이스트를 충진해서, 양측 기판의 PTH를 서로 연결한 기판 단면을 보여주는 도면이다.

이때에, 사용되는 도전성페이스트는 일반적으로 구리(Cu)에 납(Pb), 주석(Sn) 등을 합금의 형태로 만든 재질을 사용하므로, 구리보다는 전도성이 떨어지게 된다. 따라서 도전성페이스트로 충진된 비아의 높이는 최소화하는 것이 바람직하다. 또한, 제1 기판과 제2 기판 사이의 상하회로간 신호간섭을 방지하기 위해서 제1 기판의 하단부와 제2 기판의 상단부는 회로를 배치하지 않는 것이 바람직하다.

도5a 및 도5b는 본 발명의 제2 실시예를 나타낸 도면이다. 도5a를 참조하면, 본 발명은 필요한 깊이의 PTH를 갖는 제1 기판(100)과 제2 기판(200)을 미리 제작하는 것을 특징으로 한다. 만일 제1 기판(100)의 PTH(110)과 제2 기판(200)의 PTH(210)을 서로 연결할 필요가 있을 경우에, 제2 기판(400)의 상부에 프리프레그를 가접하고 레이저 비아홀을 가공한 다음, 도전성페이스트를 충진하고 제1 기판(100)을 정렬하여 가열가압 라미네이트 적층을 실시한다. 도6은 본 발명에 따라 도전성페이스트를 사용해서 제작한 비아 스터브 없는 고속전송기판을 나타낸 도면이다.

전술한 내용은 후술할 발명의 특허청구범위를 더욱 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개선하였다. 본 발명의 특허청구범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술 될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다.

또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용될 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 진화, 치환 및 변경이 가능하다.

본 발명은 초당 기가비트 이상의 전송속도를 요구하는 고속동작회로기판에 적용될 수 있다. 본 발명은 PTH 직경을 미세화하거나 박판의 기판에도 적용 가능하다.

310, 410 : 도전성페이스트

Claims (2)

1. 2개 이상의 PTH 기판의 동박회로를 서로 연결하는 방법에 있어서,
   각층의 동박회로를 서로 층간 접속하기 위해 내벽이 동도금된 펀치쓰루홀(PTH)를 구비한 제1 기판을 미리 준비하는 단계;
   각층의 동박회로를 서로 층간 접속하기 위해 내벽이 동도금된 펀치쓰루홀(PTH)를 구비한 제2 기판을 미리 준비하는 단계;
   선정된 위치에 홀을 제작하고 상기 홀 속에 도전성페이스트를 충진한 프리프레그를 준비하는 단계; 및
   제1 기판의 PTH와, 도전성페이스트로 충진된 프리프레그의 홀와, 제2 기판의 PTH를 차례로 정렬해서 적층하고, 가열가압 라미네이트 함으로써 제1, 2 기판의 PTH를 상기 도전성페이스트를 사이에 게재해서 서로 전기적으로 접속하는 단계
   를 포함하는 회로기판 제조방법.
2. 2개 이상의 PTH 기판의 동박회로를 서로 연결하는 방법에 있어서,
   각층의 동박회로를 서로 층간 접속하기 위해 내벽이 동도금된 펀치쓰루홀(PTH)를 구비한 제1 기판을 미리 준비하는 단계;
   각층의 동박회로를 서로 층간 접속하기 위해 내벽이 동도금된 펀치쓰루홀(PTH)를 구비한 제2 기판을 미리 준비하는 단계;
   제1 기판의 상부에 프리프레그를 가접하고 상기 제1 기판의 PTH 표면이 노출되도록 프리프레그를 레이저 식각하여 개구부를 형성하는 단계; 및
   상기 프리프레그의 개구부를 도전성페이스트로 충진하고, 제2 기판의 PTH를 차례로 정렬해서 적층하고, 가열가압 라미네이트 함으로써 제1, 2 기판의 PTH를 상기 도전성페이스트를 사이에 게재해서 서로 전기적으로 접속하는 단계
   를 포함하는 회로기판 제조방법.

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