TWI595609B - 具有印刷濾波器的封裝 - Google Patents

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Description

具有印刷濾波器的封裝
本發明係關於一種具有印刷濾波器的封裝。
本公開要求2012年3月23日提交，申請號為61/614,772，名稱為Serdes Package Bandwidth Using Printed Filters的美國臨時專利的優先權，整個說明書通過引用的方式全部併入。
本文提供的背景技術描述為了通常表示本公開的上下文。本文命名的發明人的工作，在一定程度上在該背景技術部分、以及在提交時不可以定性為現有技術的說明書的方面中描述，絕非清晰地和明確地提出為針對本公開的現有技術。
一般而言，積體電路(integrated circuit,IC)晶片被組裝到一個晶片封裝中，例如雙列直插(dual in-line package,DIP)封裝、插針網格陣列(pin grid array,PGA)封裝、球閘陣列(ball grid array,BGA)封裝、及相似者。晶片封裝可被安裝在印刷電路板(printed circuit board,PCB)。晶片封裝以及印刷電路板包含多種耦接元件，例如焊接凸塊、金屬導線、焊球、以及相似者以將積體電路晶片與印刷電路板上的其他裝置耦接。耦接元件可能需要以高速在積體電路晶片及印刷電路膽上的其他裝置間傳送資料訊號。資料訊號的純正可能被耦接元件負面地影響。
本公開的在於提供一種電路封裝。電路封裝包含與串行器/解串行器(serializer/deserializer,SERDES)電耦接的第一訊號端、與外部電子部件電耦接的第二訊號端、以及設置於絕緣層上的走線(trace)。走線被構型以在第一訊號端及第二訊號端間傳送電子訊號。走線被圖案化以提供特定的過濾特性以過濾電子訊號。
根據本公開的觀點之一，走線被圖案化以具有低通過濾波特性在一特定的切斷頻率。在一例子中，切斷頻率約為SERDES波特速率(Baud rate)的一半。
在一實施例中，走線包含被圖案化的電感(inductive)部分以具有電感的特性。例如，電感部分被圖案化以形成一螺旋形電感器。在另一實施例，走線包含電容部分被圖案化以具有電容特性。例如，電容部分被圖案化以形成一指狀電容。
本公開提供一個方法。方法包含接收一電子訊號供傳送在積體電路晶片上的SERES及外部電子元件之間，以及在設置於絕緣層上的走線上移轉電子訊號在第一訊號端及第二訊號端間。第一訊號端與SERDES電耦接且第二訊號端與外部元件電耦接。進一步，方法包含藉由被圖像化以提供特定過濾特性以過濾電子訊號的走線過濾電子訊號。
本公開提供一種封裝基材。封裝基材包含一絕緣層以及一走線設置於絕緣層上。走線被構型以在與一SERDES耦接之一第一耦接元件及與另一裝置耦接之第二耦接元件間傳送電子訊號。走線被圖案化以提供特定的過濾特性以過濾電子訊號。
100‧‧‧積體電路封裝
110‧‧‧積體電路晶片
111‧‧‧串行器/解串行器(serializer/deserializer,SERDES)
112‧‧‧焊接凸塊
113‧‧‧焊接凸塊
114‧‧‧焊接凸塊
120‧‧‧印刷電路板
130‧‧‧封裝基材
131‧‧‧開口
133‧‧‧開口
140‧‧‧絕緣層
141‧‧‧第一部份
142‧‧‧第二部份
143‧‧‧第三部份
144‧‧‧部份
151‧‧‧焊球
152‧‧‧焊球
153‧‧‧焊球
161‧‧‧介層窗
171‧‧‧介層窗
200‧‧‧電路
241‧‧‧螺旋形電感
242‧‧‧電容
243‧‧‧螺旋形電感
300‧‧‧圖
310‧‧‧第一曲線
320‧‧‧第二曲線
400‧‧‧流程
C‧‧‧電容
L1‧‧‧第一電感
L2‧‧‧第二電感
N1‧‧‧第一交點
N2‧‧‧第二交點
N3‧‧‧第三交點
N4‧‧‧第四交點
S410‧‧‧步驟
S420‧‧‧步驟
S430‧‧‧步驟
S440‧‧‧步驟
S450‧‧‧步驟
S460‧‧‧步驟
S499‧‧‧步驟
本公開的多種實施例通過下列詳細描述並參考下列附圖，類似的附圖標記表示類似的結構元件，其中：圖1為根據本公開的一實施例的積體電路封裝式樣100的簡略圖；圖2為根據本公開的一實施例的電路200的示意圖；圖3為根據本公開的一實施例的介入損失頻率特性(insertion lossfrequency characteristic)圖；以及圖2C為本發明中固定件為N折之實施例示意圖；圖4為根據本公開的一實施例之在一系統中施行一印刷濾波器的程序範例的流程示意圖。
圖1為根據本公開的一實施例的積體電路封裝式樣100的 示意圖積體電路封裝100包含一封裝基材130以及一積體電路晶片110安裝在積體電路封裝100內的封裝基材130上。積體電路封裝100可以被安裝在一印刷電路板120上。積體電路封裝100包含數種耦接元件，例如焊接凸塊、金屬導線、介層窗(vias)、焊球、以及相似者以將積體電路晶片110與印刷電路板120上的其他裝置(未繪示)耦接。耦接元件被構型，在一實施例中，以包含多種分別提供特定濾波特性以增進訊號純度的濾波元件。在一實施例中，至少當中的一些耦接元件，例如金屬導線，被圖案化以生成濾波元件如耦接元件之一內部部件藉以免除增加周全濾波元件的需要。
積體電路晶片110包含多種電路供訊號處理。在一例子中，積體電路晶片110包含訊號產生電路以產生訊號。被產生的訊號可以是任何合適的訊號，例如類比訊號、數位訊號、以及類似者。被產生的訊號可以被傳送出積體電路晶片110。在另一例子中，積體電路晶片110包含訊號處理電路。積體電路晶片110接收外部訊號，且訊號處理電路處理接收到的外部訊號。外部訊號可以為任意適合的訊號，例如類比訊號、數位訊號，以及類似者。
進一步，積體電路晶片包含輸入/輸出(I/O)結構供傳送訊號離開積體電路晶片110及/或接收訊號進入積體電路晶片110。舉例而言，積體電路晶片110包含I/O墊(未繪示)電性耦接至積體電路晶片110的電路。進一步，焊接凸塊112-114被形成在I/O墊上以協助訊號傳送進入或離開積體電路晶片110。在圖1的例子中，積體電路晶片110包含串行器/解串行器(serializer/deserializer,SERDES)111供生成或處理差分訊號。在一例子中，SERDES111是電性耦接至焊接凸塊以輸出差分訊號離開積體電路晶片110或接收差分訊號進入積體電路晶片110。在圖1的例子中，SERDES111電性耦接至焊接凸塊112以輸出或接收差分訊號。供輸出及接收差分訊號的其他訊號的耦接元件因為清晰的目的在圖1中被忽略。
封裝基材130被構型以分界積體電路晶片110與印刷電路板120。具體而言，封裝基材130包含凸塊接受結構，例如陽瞠線(lands)，以及類似者，與積體電路晶片110上的焊接凸塊112-114配對。積體電路 晶片110上的焊接凸塊112-114可以被與封裝基材130的凸塊接受結構對準以形成電性連接的焊接凸塊112-114。
進一步，封裝基材130包含焊球151-153供電性耦接積體電路封裝100到印刷電路板120。在一實施例，印刷電路板120具有陽瞠線(lands)與焊球151-153配對。陽瞠線被電性連接至印刷電路板120上的其他裝置。焊球151-153被與陽瞠線對準以形成電性連接，在一實施例中。
封裝基材130包含耦接元件，例如介層窗(vias)、金屬導線、以及類似者，以耦接電性連接的焊接凸塊112-114到焊球151-153。根據本公開的一觀點，耦接元件被構型以具有特定的濾波特性，例如具有特定切斷頻率(例如3dB衰減(attenuation)頻率)的低通過濾波特性，以及類似者。
耦接元件，例如I/O墊、焊球、焊接凸塊、金屬導線、介層窗、及類似者，係由導電材料製成。除了導電特性外，耦接元件也具有內在寄生(intrinsic parasitic)特性，例如電容特性以及類似者。耦接元件的內部寄生特性可能造成非平面頻率反應對於訊號轉移且可能減少訊號完整性。在一例子中，在耦接元件中電容的不連續造成在頻率特性中的反射效應(knee behavior)，例如介入損失頻率特性，返回損失(return loss)頻率特性，以及類似者，且亦造成反射前非平面頻率反應(non-flat frequency response before the knee)。
根據本公開，封裝基材130的耦接元件被有目的地構型以根據欲移轉的電子訊號形塑頻率特性。在一例子中，SERDES 111被構型以操作在波特速率(Baud rate)，例如5Gbps(每秒50億次)，以及類似者，在操作當中。然後，在一例子中，封裝基材130的耦接元件被構型以具有有著基於波特速率決定的切斷頻率的低通過濾波特性。在一例子中，切斷頻率被決定約為波特速率的一半，例如在2.5GHz。如此，對於低於2.5GHz的頻率的頻率反應是相對平的。
在圖1的例子中，封裝基材130包含耦接元件形成為訊號傳送路徑以耦接焊接凸塊112到焊球152而傳送電子訊號在SERDES 111及例如印刷電路板120上的另一裝置之間。訊號傳送路徑的一部份，例如金屬 走線141-143，被有目的地構型以形塑訊號傳送路徑的頻率特性使具有低通過濾波特性例如在約2.5GHz的切斷頻率。
具體而言，封裝基材130包含被絕緣層分開的複數個金屬層。金屬層被圖案化以金屬走線。進一步，封裝基材130包含介層窗以內部連接金屬走線在不同金屬層中而形成訊號傳送路徑。在圖1的例子中，金屬走線141-143是在封裝基材130內的中間金屬層中。在這個例子中，金屬走線141-143是連接到第一介層窗161以及第二介層窗171。第一介層窗161電性連接金屬走線141-143到一耦接至焊球152的較低金屬層中的走線，且第二介層窗171電性連接金屬走線141-143到一在較高金屬層的走線。在較低金屬層及較高金屬層的走線為了清晰的目的而未繪示。
金屬走線141-143的不同點被不同地圖案化以具有不同的阻抗特性。在圖1的例子，金屬走線141-143包含第一部份141、第二部分142以及第三部分143。第一部份141具有螺旋圖案以形成螺旋形電感器。第三部份也具有螺旋形圖案而形成螺旋形電感器。根據本公開的一實施例，封裝基材130具有開口131及133在每一螺旋形電感器的上及下平面。第二部份142具有指形圖案且被電容地耦接到另一指形圖案144以形成一指形電容。在一例子中，指形電容144構型以接地。在一實施例中，指形電容144位在一接地的平面。
注意到第一部份141以及第三部份143的電感值(inductance values)，以及第二部分142的電容值可以被適當地調整。在一例子中，對一螺旋圖案，圈的數量、半徑及/或厚度可以被調整以調整電感值。在另一例子中，對一指形圖案，指的數量、長度及/或厚度可以被調整以調整電容值。
根據本公開的一觀點，金屬走線141-143被圖案化以支配在焊接凸塊112及焊球152間訊號傳送路徑的特性。在一實施例中，金屬走線141-143及訊號傳送路徑的其他耦接元件共同形成低通過濾波器。濾波器的特性可以被調整藉由適當地調整第一部份141及第三部份143的圈的相對數目、相對半徑及/或相對厚度以及第二部份142的指的數目、長度及/或厚度。
注意到金屬走線141-143可以被形成藉由任意合適的技術。在一例子中，封裝基材130被施做利用相似於製作印刷電路板的製程。在一例子中，金屬走線141-143被形成利用一電鍍製程、微影製程以及一蝕刻製程。具體而言，電鍍製程施做一銅薄膜到一板表面上。在微影製程，一光阻層被施做到銅薄膜上。光阻層被曝光根據一光罩其定義出需要的銅圖案，例如第一部份141及第三部份143的螺旋形圖案，以及第二部份142的指形圖案。然後，光阻層被顯影以去除在非需求部份的光阻以暴露非需求的銅的部份。進一步，蝕刻程序蝕刻掉非需要的銅的部份且留下被光阻保護的需要的部份。最後，留下的光阻被剝除。
注意到電感及電容可以被形成藉由其他適合的圖案及技術。在一例子中，電容被形成藉由兩個螺旋圖案擇一地安排。在另一例子中，電感藉由方形線圈而非圓形線圈被形成。在另一例中，電感及電容可以被形成藉由在不同金屬層的走線。同樣地，金屬走線141-143可以被圖案化以形成任意數量的電感，以及任意數量的電容。
亦注意到雖然圖1顯示封裝基材130中的三電雙層或隔離層，封裝基材130可以包含任意適合數量的電雙層。
亦注意到圖1僅顯示供差分訊號其中之一的耦接元件，供差分訊號的其他訊號的耦接元件可以被類似地構型且被略去基於清晰的目的。進一步，被注意到的，為了展示的容易，圖1中的元件並未依比例繪示。
圖2為供根據本公開的一實施例的圖1中的金屬走線141-143的電路200的示意圖。電路200包含一第一電感L1相對於由第一部份141形成的螺旋形電感、一第二電感L2相對於由第三部份143形成的螺旋形電感、以及一電容C相對於由第二部份142及部份144形成的指形電容。
第一電感L1被耦接在交點(node)N1及N2間，第二電感L2被耦接在交點N2及N3間，電容C被耦接在交點N2及N4間。交點N1被耦接到外部裝置封裝100透過其他適合的耦接元件，且交點N3被耦接到在積體電路晶片110上的SERDES 111透過其他適合的耦接元件。交點N4 適當地接地。
根據本公開的一實施例，電路200主宰的焊接凸塊112及焊球152間訊號傳送路徑的特性。訊號傳送路徑的其他部份的電容或電感特性可以被忽略或集總入電感L1及L2以及電容C。
電路200具有低通過濾波特性，且濾波特性取決於電感L1及L2的電感值以及電容C的電容值。在一例子中，電感值及電容值是可調的藉由調整螺旋形電感的圈數，以及指形電容的指數。在一實施例中，螺旋形電感的圈數以及指形電容的指數可以被調整使得電路200具有特定切斷頻率。
在一例子中，特定切斷頻率被決定基於一電子訊號被訊號傳送路徑傳送的速率。在一例子中，切斷頻率約為SERDES 111的波特速率的一半。
圖3顯示根據本公開的一實施例的介入損失頻率特性(insertion lossfrequency characteristic)的圖300。圖300的X軸相對於頻率，Y軸相對於單位以dB計的介入損失。圖300包含一第一曲線310對應於比較例的介入損失頻率特性，而第二曲線320對應於圖1中包含金屬走線141-143的訊號傳送路徑的介入損失頻率特性。
在比較例中，金屬走線被形成為約略直線且不主宰訊號傳送的頻率特性。其他耦接元件，例如焊接凸塊、焊球及類似者，主宰頻率特性。因為電容不連續在其他耦接元件，介入損失頻率特性310顯示出一反射行為(knee behavior)，以及一非平坦頻率回應在反射(Knee)前。
在圖1的例子中，金屬走線141-143被圖案化以主宰頻率特性且具有一低通過濾波特性。如此，介入損失頻率特性320顯示一具有較低反射頻率的反射相較於介入損失頻率特性310，但顯著較平緩的頻率反應在反射前。如此，在一例子中，當介入損失頻率特性320的切斷頻率(即對應於-3dB的頻率)約為SERDES的波特速率的約一半，介入損失頻率特性320對SERDES 111提供較佳的訊號純度相對於介入損失頻率特性310。
圖4為根據本公開的一實施例之在一系統中施行一印刷濾波器的程序範例的流程示意圖。程序開始於S401並進行到S410。
在S410，SERDES 111的波特速率被決定。在一例子中，一系統規格可以特定波特速率用在系統中供訊號傳送在積體電路晶片110及系統中其他裝置間。
在S420，一濾波特性被決定基於波特速率。在一例子中，印刷濾波器係為低通過濾波器。一低通過濾波器的切斷頻率被決定為約波特速率的一半在一實施例中。被注意到其他切斷頻率可以被決定基於以波特速率為設計選擇。
在S430，濾波器構造(filter architecture)伴隨著可調參數被決定。一般而言，印刷濾波器可以被施做使用多種構造。在一例子中，低通過濾波器可以被施做使用阻抗及電容或使用電感及電容或使用電路200的構造。濾波器構造可以被決定基於多種參數，例如施做的複雜度、區域損耗、可調參數的數目、需求的濾波特性、時間要求、以及類似者。
在S440，濾波器被施做於一封裝基材。在一例子中，濾波器被以供印刷電路板製作的製程形成，例如使用電鍍程序、微影程序以及蝕刻程序。具體而言，電鍍製程施做一銅薄膜到一板表面上。在微影製程，一光阻層被施做到銅薄膜上。光阻層被曝光根據一光罩其定義出需要的銅圖案，例如第一部份141及第三部份143的螺旋形圖案，以及第二部份142的指形圖案。然後，光阻層被顯影以去除在非需求部份的光阻以暴露非需求的銅的部份。進一步，蝕刻程序蝕刻掉非需要的銅的部份且留下被光阻保護的需要的部份。最後，留下的光阻被剝除。
在S460，積體電路封裝100及其他裝置被設置到印刷電路板120上。程序隨後進行到S499且終止。
雖然前述的描述及圖式已揭示本發明之較佳實施例，必須瞭解到各種增添、許多修改和取代可能使用於本發明較佳實施例，而不會脫離如所附申請專利範圍所界定的本發明原理之精神及範圍。熟悉本發明所屬技術領域之一般技藝者將可體會，本發明可使用於許多形式、結構、佈置、比例、材料、元件和組件的修改。因此，本文於此所揭示的實施例應被視為用以說明本發明，而非用以限制本發明。本發明的範圍應由後附申請專利範圍所界定，並涵蓋其合法均等物，並不限於先前的描述。
100‧‧‧積體電路封裝
110‧‧‧積體電路晶片
111‧‧‧串行器/解串行器(serializer/deserializer,SERDES)
112‧‧‧焊接凸塊
113‧‧‧焊接凸塊
114‧‧‧焊接凸塊
120‧‧‧印刷電路板
130‧‧‧封裝基材
131‧‧‧開口
133‧‧‧開口
140‧‧‧絕緣層
141‧‧‧第一部份
142‧‧‧第二部份
143‧‧‧第三部份
144‧‧‧部份
151‧‧‧焊球
152‧‧‧焊球
153‧‧‧焊球
161‧‧‧介層窗
171‧‧‧介層窗

Claims (15)

  1. 一種電路封裝，包含：一與一串行器/解串行器(serializer/deserializer,SERDES)電耦接的第一訊號端；一與一外部電子部件電耦接的第二訊號端；以及一設置於一絕緣層上的走線(trace)，該走線被構型以在該第一訊號端及該第二訊號端間傳送電子訊號，且被圖案化以具有SERDES的波特速率(Baud rate)的約一半的一切斷頻率的一低通過濾波特性。
  2. 如請求項1所述的電路封裝，其中該走線包含被圖案化的電感(inductive)部分以具有電感的特性。
  3. 如請求項2所述的電路封裝，其中該電感部分被圖案化以形成一螺旋形電感器。
  4. 如請求項1所述的電路封裝，其中該走線包含電容部分被圖案化以具有電容特性。
  5. 如請求項4所述的電路封裝，其中該電容部分被圖案化以形成一指形電容。
  6. 如請求項1所述的電路封裝，進一步包含：一積體電路晶片安裝在電路封裝內且SERDES設置在積體電路晶片上。
  7. 一種在一系統中施行一印刷濾波器的方法，包含：接收一電子訊號供傳送在一積體電路晶片上的一串行器/解串行器(serializer/deserializer,SERDES)及一外部電子元件之間；轉移電子訊號在一第一訊號端以及一第二訊號端間在一絕緣層上的一走線上，該第一訊號端電耦接於該串行器/解串行器且該第二訊號端電耦接於該外部電子元件；以及藉由被圖像化以具有SERDES的波特速率(Baud rate)的約一半的一切斷頻率的一低通過濾波特性的走線過濾該電子訊號。
  8. 如請求項7所述的方法，其中藉由被圖像化以提供特定濾波特性以過濾該電子訊號的走線過濾該電子訊號進一步包含：藉由包含一圖案化以具有電感特性的電感部份的走線過濾該電子訊號。
  9. 如請求項8所述的方法，其中藉由包含一圖案化以具有電感特性的電感部份的走線過濾該電子訊號進一步包含：藉由電感部份被圖案化以形成螺旋形電感的走線過濾該電子訊號。
  10. 如請求項7所述的方法，其中藉由被圖像化以提供特定濾波特性以過濾該電子訊號的走線過濾該電子訊號進一步包含： 藉由包含一圖案化以具有電容特性的電容部份的走線過濾該電子訊號。
  11. 請求項10所述的方法，其中藉由包含一圖案化以具有電容特性的電容部份的走線過濾該電子訊號進一步包含藉由電容部份被圖案化以形成指形電容的走線過濾該電子訊號。
  12. 一種封裝基材，包含：一走線設置在一絕緣層上，該走線被構型以移轉一電子訊號在一與一串行器/解串行器(serializer/deserializer,SERDES)耦接之第一耦接元件以及一與另一裝置耦接的第二耦接元件之間，且被圖案化以具有SERDES的波特速率(Baud rate)的約一半的一切斷頻率的一低通過濾波特性。
  13. 如請求項12所述的封裝基材，其中該走線包含一電感部份被圖案化以具有一電感特性。
  14. 如請求項12所述的封裝基材，其中該走線包含一電容部份被圖案化以具有一電容特性。
  15. 一種製造一封裝基材的方法包含：提供一電雙層基材；以及形成一個或更多的走線在該電雙層基材上其具有一圖案被構型以提供一特定濾波特性以過濾一電子訊號傳送經過該走線，其中該走線被圖案化以具有與該走線電耦接的一串行器/解串行器(serializer/deserializer,SERDES)的波特速率(Baud rate)的約一半的一切斷頻率的一低通過濾波特性。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9277651B2 (en) * 2013-03-15 2016-03-01 Intel Corporation Differential passive equalizer

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050077984A1 (en) * 2003-10-08 2005-04-14 Lee Byoung Hwa Laminated low pass filter
US20120032752A1 (en) * 2010-08-03 2012-02-09 Finisar Corporation Vertical quasi-cpwg transmission lines
TW201212161A (en) * 2010-03-30 2012-03-16 Stats Chippac Ltd Semiconductor device and method of forming high-attenuation balanced band-pass filter

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6408340B1 (en) * 2000-08-07 2002-06-18 Motorola, Inc. Method and apparatus for transferring data between electrical components
JP4720462B2 (ja) * 2005-11-30 2011-07-13 パナソニック株式会社 フレキシブル回路基板およびその製造方法
JP4983065B2 (ja) * 2006-03-29 2012-07-25 富士通セミコンダクター株式会社 半導体装置
JP2008004853A (ja) * 2006-06-26 2008-01-10 Hitachi Ltd 積層半導体装置およびモジュール
US20110038286A1 (en) * 2009-08-17 2011-02-17 Intersil Americas Inc. Using frequency divisional multiplexing for a high speed serializer/deserializer with back channel communication
US8098602B2 (en) * 2009-08-21 2012-01-17 Maxim Integrated Products, Inc. System and method for transferring data over full-duplex differential serial link

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050077984A1 (en) * 2003-10-08 2005-04-14 Lee Byoung Hwa Laminated low pass filter
TW201212161A (en) * 2010-03-30 2012-03-16 Stats Chippac Ltd Semiconductor device and method of forming high-attenuation balanced band-pass filter
US20120032752A1 (en) * 2010-08-03 2012-02-09 Finisar Corporation Vertical quasi-cpwg transmission lines

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