JP6399761B2 - 電源装置及び画像形成装置 - Google Patents

Description

本発明は、電源装置及び画像形成装置に関し、特にＤＣ／ＤＣコンバータに関する。

従来の電源装置には、例えば、図７（Ａ）に示すようなＤＣ／ＤＣコンバータがある（例えば、特許文献１参照）。入力電圧Ｖｉｎが電界効果トランジスタ（ＦＩＥＬＤ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等のスイッチング素子（以下、単にＦＥＴという）に供給され、ＦＥＴがスイッチング動作を行うことで、インダクタＬｓにパルス電圧が供給される。インダクタＬｓに供給されたパルス電圧は、インダクタＬｓ、ダイオードＤｓ、コンデンサＣｓによって直流電圧に変換され、出力電圧Ｖｏｕｔが生成される。図７（Ｂ）は、図７（Ａ）に示すＤＣ／ＤＣコンバータの動作波形を示す図である。ＤＣ／ＤＣコンバータのＦＥＴのオン時間ｔｏｎと、オフ時間ｔｏｆｆは、次の式で表される。

ここで、ΔＶ１は、正帰還抵抗ＲｃによるコンパレータＣｍｐのＶ＋端子の電圧の増分であり、ΔＶ２は、正帰還抵抗ＲｃによるコンパレータＣｍｐのＶ−端子の電圧の減分である。以降、ΔＶ１、ΔＶ２をコンパレータＣｍｐの閾値電圧変動分という。なお、図７の詳細な説明は後述する。

特開２０１３−２１９９８３号公報

上述したＤＣ／ＤＣコンバータのＦＥＴのスイッチング周期Ｔｓ及びスイッチング周波数ｆｓは、上述したＦＥＴのオン時間ｔｏｎ、オフ時間ｔｏｆｆを用いて、次の式で表される。

一般に、ＤＣ／ＤＣコンバータで使用するインダクタＬｓや、コンデンサＣｓのサイズは、スイッチング周波数ｆｓが大きいほど、小型のものが使用可能である。このため、ＤＣ／ＤＣコンバータのスイッチング周波数ｆｓを大きくすることが、ＤＣ／ＤＣコンバータを搭載する装置のコストダウンや小型化に寄与することが知られている。ＦＥＴのスイッチング周期Ｔｓ及びスイッチング周波数ｆｓの式から、コンパレータＣｍｐの閾値電圧変動分ΔＶ１、ΔＶ２を小さく設定することで、スイッチング周波数ｆｓを大きくすることができる。

ところで、入力電圧Ｖｉｎが入力されてからの、コンパレータＣｍｐの入力信号に対する出力信号の遅延時間ｔｒ、ｔｆは、コンパレータＣｍｐのオーバドライブ電圧Ｖｏｄによって変化することが知られている。図８に一般的なコンパレータの応答特性を示す。なお、図８の詳細な説明は後述する。図８に示すように、出力遅延時間ｔｒ、ｔｆは、オーバドライブ電圧Ｖｏｄが大きいほど短く、逆にオーバドライブ電圧Ｖｏｄが小さいほど長くなる。

図７で説明した従来のＤＣ／ＤＣコンバータでは、コンパレータＣｍｐの閾値電圧変動分ΔＶ１、ΔＶ２が、オーバドライブ電圧Ｖｏｄに相当する。上述したように、コンパレータＣｍｐの閾値電圧変動分ΔＶ１、ΔＶ２を小さく設定することで、スイッチング周波数ｆｓを大きくすることができる。しかし、コンパレータＣｍｐの応答特性を考慮した場合、スイッチング周波数ｆｓを大きくするためにコンパレータＣｍｐの閾値電圧変動分ΔＶ１、ΔＶ２を小さくすることで、オーバドライブ電圧Ｖｏｄが小さくなる。そして、図８に示すように、オーバドライブ電圧Ｖｏｄが小さくなることで、出力遅延時間ｔｒ、ｔｆが長くなってしまい、スイッチング周波数ｆｓが小さくなる。このように、電源装置においてスイッチング周波数ｆｓを大きくすることには限界があった。そして、上述したように、スイッチング周波数ｆｓを大きくできない場合、インダクタＬｓやコンデンサＣｓの小型化、低コスト化の妨げとなっていた。

本発明は、このような状況のもとでなされたもので、電源装置におけるスイッチング周波数を大きくし、装置の小型化及び低コスト化を実現することを目的とする。

上述した課題を解決するために、本発明は、以下の構成を備える。

（１）入力される第一直流電圧を前記第一直流電圧より小さい第二直流電圧に変換する電源装置において、前記第一直流電圧が供給される信号線に接続されるスイッチング素子と、前記スイッチング素子に接続され、前記スイッチング素子がスイッチング動作することによって前記第二直流電圧を生成するインダクタと、前記第二直流電圧を検出する検出手段と、前記検出手段によって検出された前記第二直流電圧と基準電圧とを比較する比較手段と、前記比較手段の出力側と前記第二直流電圧の前記比較手段への入力側の間において夫々が直列に接続されたダイオードと第一の抵抗とを有し、前記検出手段により検出された前記第二直流電圧を補正する補正手段と、前記補正手段の前記第一の抵抗と並列に接続され、前記スイッチング素子がオフからオンに切り替わる際に、前記補正手段の補正量を、前記スイッチング素子のオン動作に従い増加するためのコンデンサと、を備えることを特徴とする電源装置。
（２）記録材に画像形成を行う画像形成手段を有する画像形成装置において、前記画像形成装置に電力を供給するための電源装置を備え、前記電源装置は、入力される第一直流電圧を前記第一直流電圧より小さい第二直流電圧に変換する電源装置であって、前記第一直流電圧が供給される信号線に接続されるスイッチング素子と、前記スイッチング素子に接続され、前記スイッチング素子がスイッチング動作することによって前記第二直流電圧を生成するインダクタと、前記第二直流電圧を検出する検出手段と、前記検出手段によって検出された前記第二直流電圧と基準電圧とを比較する比較手段と、前記比較手段の出力側と前記第二直流電圧の前記比較手段への入力側の間に夫々が直列に接続されたダイオードと第一の抵抗とを有し、前記検出手段により検出された前記第二直流電圧を補正する補正手段と、前記補正手段の前記第一の抵抗と並列に接続され、前記スイッチング素子がオフからオンに切り替わる際に、前記補正手段の補正量を、前記スイッチング素子のオン動作に従い増加するためのコンデンサと、を備えることを特徴とする画像形成装置。

本発明によれば、電源装置におけるスイッチング周波数を大きくし、装置の小型化及び低コスト化を実現することができる。

実施例１の電源装置を示す図 実施例１の電源装置の動作波形を示す図 実施例１の電源装置を示す図 実施例２の電源装置を示す図 実施例２の電源装置の動作波形を示す図 実施例３の画像形成装置の構成を示す図 従来例の電源装置を示す図、動作波形を示す図 従来例の電源装置のコンパレータの遅延時間を説明する図

以下、本発明を実施するための形態を、実施例により図面を参照しながら詳しく説明する。なお、後述する実施例との比較のために、従来の電源装置の構成を説明する。

［従来の電源装置］
図７（Ａ）に従来の電源装置であるＤＣ／ＤＣコンバータを示す。入力電圧Ｖｉｎが電界効果トランジスタ等のスイッチング素子（以下、単にＦＥＴという）に供給され、ＦＥＴが駆動しオン又はオフする動作（以下、スイッチング動作という）を行うと、インダクタＬｓにパルス電圧が供給される。インダクタＬｓに供給されたパルス電圧は、インダクタＬｓ、ダイオードＤｓ、コンデンサＣｓによって直流電圧に変換され、出力電圧Ｖｏｕｔとして出力される。出力電圧Ｖｏｕｔは、出力電圧Ｖｏｕｔを検出する検出抵抗Ｒａを介して、コンパレータＣｍｐの非反転入力端子であるＶ＋端子に供給される。コンパレータＣｍｐのＶ＋端子は、正帰還抵抗Ｒｃ、ダイオードＤ１を介して、コンパレータＣｍｐの出力端子に接続される。ここで、コンパレータＣｍｐは、Ｖ＋端子に入力される検出電圧と、Ｖ−端子に入力される基準電圧とを比較する比較手段である。コンパレータＣｍｐは、Ｖ＋端子と出力端子の間に正帰還抵抗Ｒｃを接続したことによって、シュミットトリガ回路を構成している。

ダイオードＤ１が接続される方向は、カソード側がコンパレータＣｍｐの出力端子と接続される方向である。また、ダイオードＤ１のアノード側は正帰還抵抗Ｒｃの一端に接続され、正帰還抵抗Ｒｃの他端はコンパレータＣｍｐのＶ＋端子に接続されている。コンパレータＣｍｐの出力端子から出力された電圧は、ＦＥＴの制御端子であるゲート端子Ｖｇに供給される。また、コンパレータＣｍｐからの出力は、抵抗Ｒｆによって入力電圧Ｖｉｎにプルアップされる。一方、コンパレータＣｍｐの反転入力端子であるＶ−端子には、基準電圧Ｖｒｅｆが供給される。基準電圧Ｖｒｅｆは、ＤＣ／ＤＣコンバータの出力電圧Ｖｏｕｔが目標とする所定電圧になるように、所定電圧と概ね同じ値に設定する。

［ＤＣ／ＤＣコンバータの動作］
図７（Ｂ）に、図７（Ａ）のＤＣ／ＤＣコンバータの動作波形を示す。図７（Ｂ）（ａ）はＦＥＴのゲート端子Ｖｇの電圧、図７（Ｂ）（ｂ）はＤＣ／ＤＣコンバータの出力電圧Ｖｏｕｔ、図７（Ｂ）（ｃ）はコンパレータＣｍｐのＶ＋端子（実線）とＶ−端子（破線）の電圧、をそれぞれ示す。図７（Ｂ）（ｄ）は、ＦＥＴのドレイン電流Ｉｄ（実線）、ダイオードＤｓの回生電流Ｉｆ（破線）、ＤＣ／ＤＣコンバータの出力電流Ｉｏｕｔ（一点鎖線）を示す。横軸はいずれも時間である。図７（Ａ）に示すＤＣ／ＤＣコンバータは、図７（Ｂ）（ｄ）に示すように、電流連続型のＤＣ／ＤＣコンバータとして構成される。

時刻ｔ９０でＦＥＴがオン（図７（Ｂ）（ａ）にはＦＥＴ ＯＮと記す）すると、ＦＥＴのドレイン電圧が概ね入力電圧Ｖｉｎとなり、ドレイン電流Ｉｄが流れる。ドレイン電流が流れると、出力電圧Ｖｏｕｔが上昇していく。出力電圧Ｖｏｕｔが上昇すると、コンパレータＣｍｐのＶ＋端子の電圧も出力電圧Ｖｏｕｔの上昇に伴って上昇する。そして、コンパレータＣｍｐのＶ＋端子の電圧が上昇して基準電圧Ｖｒｅｆに達すると、コンパレータＣｍｐの出力はハイインピーダンスとなる。上述したようにコンパレータＣｍｐの出力は、抵抗Ｒｆによってプルアップされているため、ＦＥＴがオフ（図７（Ｂ）（ａ）にはＦＥＴ ＯＦＦと記す）する（時刻ｔ９１）。

ＦＥＴがオフすると、それまで入力電圧Ｖｉｎ→ＦＥＴ→インダクタＬｓ、のルートで流れていたドレイン電流Ｉｄが流れなくなる。ドレイン電流Ｉｄが流れなくなると、インダクタＬｓはダイオードＤｓ側から回生電流Ｉｆを引き込む。回生電流Ｉｆは、グランド（以下、ＧＮＤとする）→ダイオードＤｓ→インダクタＬｓ、のルートで流れる。また、時刻ｔ９１でコンパレータＣｍｐの出力がハイインピーダンスになると、ダイオードＤ１に逆方向の電圧が印加される。よって、時刻ｔ９１まで、出力電圧Ｖｏｕｔ→検出抵抗Ｒａ→正帰還抵抗Ｒｃ→ダイオードＤ１→コンパレータＣｍｐの出力端子（ローレベル）、のルートで流れていた電流が停止する。これにより、コンパレータＣｍｐのＶ＋端子の電圧が基準電圧ＶｒｅｆからΔＶ１だけ上昇する。ΔＶ１は、正帰還抵抗ＲｃによるＶ＋端子の電圧の増分である（いわゆる、シュミットトリガ回路である）。ここで、ΔＶ１は概ね式（１）で表される。

更に、式（２）のように近似できるとすれば、ΔＶ１は概ね式（３）で表される。

コンパレータＣｍｐのＶ＋端子の電圧が、基準電圧ＶｒｅｆからΔＶ１だけ上昇すると、コンパレータＣｍｐの出力はハイインピーダンスを保つこととなり、ＦＥＴはオフ状態を維持する。ＦＥＴがオフ状態を維持すると、出力電圧Ｖｏｕｔの電圧は減少していく。そして、出力電圧Ｖｏｕｔの電圧が減少すると、コンパレータＣｍｐのＶ＋端子の電圧も出力電圧Ｖｏｕｔの減少に伴って減少する。時刻ｔ９２で、コンパレータＣｍｐのＶ＋端子の電圧が減少して基準電圧Ｖｒｅｆに達すると、コンパレータＣｍｐの出力がローレベルとなり、再びＦＥＴがオンする。ＦＥＴがオンすると、ダイオードＤ１に順方向の電圧が印加され、出力電圧Ｖｏｕｔ→検出抵抗Ｒａ→正帰還抵抗Ｒｃ→ダイオードＤ１→コンパレータＣｍｐの出力端子（ローレベル）、のルートで電流が流れる。これにより、コンパレータＣｍｐのＶ＋端子の電圧が、基準電圧ＶｒｅｆからΔＶ２だけ低下する。ΔＶ２は、正帰還抵抗ＲｃによるＶ＋端子電圧の減分である。ΔＶ２は概ね式（４）で表される。

更に、式（２）のように近似できるとすれば、ΔＶ２は概ね式（５）で表される。

すなわち、式（３）、式（５）より、式（６）が成り立つ。

このように、正帰還抵抗ＲｃにダイオードＤ１を接続したことによって、ＤＣ／ＤＣコンバータは、ΔＶ１、ΔＶ２が入力電圧Ｖｉｎによらずに、安定して電流連続動作を行うことができる。なお、ΔＶ１、ΔＶ２をコンパレータＣｍｐの閾値電圧変動分という。

コンパレータＣｍｐのＶ＋端子の電圧が基準電圧ＶｒｅｆからΔＶ２だけ低下すると、コンパレータＣｍｐの出力はローレベルを維持することとなり、ＦＥＴはオン状態を維持する。ＦＥＴがオンすると、ＦＥＴのドレイン電圧が概ね入力電圧Ｖｉｎとなり、ドレイン電流Ｉｄが流れる。ドレイン電流が流れると、出力電圧Ｖｏｕｔが上昇していく。そして、出力電圧Ｖｏｕｔが上昇すると、コンパレータＣｍｐのＶ＋端子の電圧も出力電圧Ｖｏｕｔの上昇に伴って上昇する。時刻ｔ９２以降は、上述した時刻ｔ９０〜ｔ９２の動作を繰り返すことで、ＤＣ／ＤＣコンバータはスイッチング動作を継続する。このように、正帰還抵抗Ｒｃは、検出抵抗Ｒａで検出した検出電圧を補正する機能を有しており、補正手段として機能する。以上の動作において、ＦＥＴのオン及びオフのタイミングに関与するパラメータは、シュミットトリガ回路によるコンパレータＣｍｐの閾値電圧変動分ΔＶ１、ΔＶ２である。これにより、式（６）から、ΔＶ１及びΔＶ２は、概ね基準電圧Ｖｒｅｆ、検出抵抗Ｒａ、正帰還抵抗Ｒｃの値によって決定する。

次に、時刻ｔ９０から時刻ｔ９１までの時間に相当する、ＦＥＴのオン時間ｔｏｎを求める。コンパレータＣｍｐの閾値電圧変動分ΔＶ１及びΔＶ２は、概ね出力電圧Ｖｏｕｔのリプル電圧の振幅に等しい（図７（Ｂ）（ｂ）参照）。ＦＥＴのオン時間ｔｏｎ（ｔ９０〜ｔ９１）中に、コンデンサＣｓに蓄えられる電荷量をＱｏｎとすると、電荷量ＱｏｎはΔＶ１を用いて、概ね式（７）で表される。

また、ＦＥＴのオン時間ｔｏｎ（ｔ９０〜ｔ９１）中におけるドレイン電流Ｉｄの増加分をΔＩ１とすると、コンデンサＣｓに蓄えられる電荷量Ｑｏｎは、図７（Ｂ）（ｄ）中の斜線部分（三角形）の面積と等しくなる。これにより、ドレイン電流Ｉｄの増加分ΔＩ１を用いて、概ね式（８）で表される。

更に、入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、ＦＥＴのオン時間ｔｏｎ、インダクタンスＬｓ、ドレイン電流Ｉｄの増加分ΔＩ１には、概ね式（９）の関係が成り立つ。

よって、式（２）、式（７）、式（８）、式（９）より、ＦＥＴのオン時間ｔｏｎは、概ね式（１０）で表される。

更に、時刻ｔ９１から時刻ｔ９２までの時間に相当する、ＦＥＴのオフ時間ｔｏｆｆを求める。ＦＥＴのオフ時間ｔｏｆｆ（ｔ９１〜ｔ９２）中に、コンデンサＣｓから放出される電荷量をＱｏｆｆとすると、電荷量ＱｏｆｆはΔＶ２を用いて、概ね式（１１）で表される。

また、ＦＥＴのオフ時間ｔｏｆｆ（ｔ９１〜ｔ９２）中におけるダイオードＤｓの回生電流Ｉｆの減少分をΔＩ２とすると、式（８）同様、電荷量Ｑｏｆｆは、減少分ΔＩ２を用いて概ね式（１２）で表される。

更に、出力電圧Ｖｏｕｔ、ＦＥＴのオフ時間ｔｏｆｆ、インダクタンスＬｓ、ダイオードＤｓの回生電流Ｉｆの減少分ΔＩ２には、概ね式（１３）の関係が成り立つ。

よって、式（２）、式（１１）、式（１２）、式（１３）より、ＦＥＴのオフ時間ｔｏｆｆは、概ね式（１４）で表される。

また、ＤＣ／ＤＣコンバータのＦＥＴのスイッチング周期Ｔｓ及びスイッチング周波数ｆｓは、オン時間ｔｏｎ、オフ時間ｔｏｆｆを用いて、概ね式（１５）、式（１６）で表される。

上述したように、ＤＣ／ＤＣコンバータで使用するインダクタＬｓや、コンデンサＣｓのサイズは、スイッチング周波数ｆｓが大きいほど、小型のものが使用可能である。このため、スイッチング周波数ｆｓを大きくすることによって、ＤＣ／ＤＣコンバータを搭載する装置のコストダウンや小型化に寄与することが知られている。式（１５）、式（１６）より、コンパレータＣｍｐの閾値電圧変動分ΔＶ１、ΔＶ２を小さく設定することで、スイッチング周波数ｆｓを大きくすることができる。

［コンパレータの応答特性］
入力電圧Ｖｉｎが入力されてからの、コンパレータＣｍｐの入力信号に対する出力信号の遅延時間は、コンパレータＣｍｐのオーバドライブ電圧Ｖｏｄによって変化する。ここで、オーバドライブ電圧Ｖｏｄとは、コンパレータＣｍｐの反転入力端子（Ｖ−端子）と非反転入力端子（Ｖ＋端子）の電位差をいう。図８に一般的なコンパレータの応答特性を示す。ここで、図８（ａ）にコンパレータＣｍｐと各符号の対応を示す。また、図８（ｂ）（ｉ）に入力電圧Ｖｉｎを、図８（ｂ）（ｉｉ）にコンパレータＣｍｐの出力信号の立ち下がりの遅延時間（以下、出力遅延時間という）ｔｆを示す。ここで、図８（ｂ）（ｉ）は、入力電圧Ｖｉｎが立ち上がったときのグラフを示している。また、図８（ｂ）（ｉｉ）は、横軸が出力遅延時間ｔｆ、縦軸が出力信号である出力電圧Ｖｏｕｔを示している。また、図８（ｃ）（ｉ）に入力電圧Ｖｉｎを、図８（ｃ）（ｉｉ）にコンパレータＣｍｐの出力信号の立ち上がりの遅延時間（以下、入力遅延時間という）ｔｒを示す。ここで、図８（ｃ）（ｉ）は、入力電圧Ｖｉｎが立ち下がったときのグラフを示している。また、図８（ｃ）（ｉｉ）は、横軸が出力遅延時間ｔｒ、縦軸が出力信号である出力電圧Ｖｏｕｔを示している。

また、図８（ｂ）（ｉｉ）、図８（ｃ）（ｉｉ）では、オーバドライブ電圧Ｖｏｄを、５ｍＶ（＠Ｖｏｄ＝５ｍＶ）、２０ｍＶ（＠Ｖｏｄ＝２０ｍＶ）、１００ｍＶ（＠Ｖｏｄ＝１００ｍＶ）としたときのグラフを示している。更に、図８（ｂ）（ｉｉ）、図８（ｃ）（ｉｉ）では、オーバドライブ電圧Ｖｏｄを１００ｍＶとしたときの遅延時間をｔｆ１、ｔｒ１、オーバドライブ電圧Ｖｏｄを２０ｍＶとしたときの遅延時間をｔｆ２、ｔｒ２としている。また、オーバドライブ電圧Ｖｏｄを５ｍＶとしたときの遅延時間をｔｆ３、ｔｒ３としている。図８（ｂ）、図８（ｃ）からわかるように、出力遅延時間ｔｒ、出力遅延時間ｔｆは、オーバドライブ電圧Ｖｏｄが大きいほど短く、逆にオーバドライブ電圧Ｖｏｄが小さいほど長くなる。即ち、出力遅延時間ｔｆ、ｔｒについて、それぞれ、ｔｆ１＜ｔｆ２＜ｔｆ３、ｔｒ１＜ｔｒ２＜ｔｒ３という関係が成り立っている。

図７で説明した従来のＤＣ／ＤＣコンバータでは、コンパレータＣｍｐの閾値電圧変動分ΔＶ１、ΔＶ２が、オーバドライブ電圧Ｖｏｄに相当する。上述したように、式（１５）、式（１６）において、コンパレータＣｍｐの閾値電圧変動分ΔＶ１、ΔＶ２を小さく設定することで、スイッチング周波数ｆｓを大きくすることができる。しかし、コンパレータＣｍｐの応答特性を考慮した場合、スイッチング周波数ｆｓを大きくするためにコンパレータＣｍｐの閾値電圧変動分ΔＶ１、ΔＶ２を小さくすることで、オーバドライブ電圧Ｖｏｄが小さくなる。そして、図８で説明したように、オーバドライブ電圧Ｖｏｄが小さくなることで、出力遅延時間ｔｆ、ｔｒが大きくなってしまい、スイッチング周期Ｔｓが大きくなってスイッチング周波数ｆｓが小さくなってしまう。

［電源装置の構成及び動作］
図１に実施例１の電源装置であるＤＣ／ＤＣコンバータの構成を示す。なお、図７（Ａ）で説明した構成と同じ構成には同じ符号を付し、説明を省略する。本実施例の電源装置では、従来の電源装置に比較して、正帰還抵抗Ｒｃに、コンデンサＣｓｐを並列に接続したことである。また、図２は、図１に示すＤＣ／ＤＣコンバータの動作波形を示す図であり、図７（Ｂ）（ａ）〜図７（Ｂ）（ｄ）に対応しており、図７（Ｂ）と異なる点についてのみ説明する。

時刻ｔ９０でＦＥＴがオンすると、ＦＥＴのドレイン電圧が概ね入力電圧Ｖｉｎと等しくなり、ドレイン電流Ｉｄが流れ、出力電圧Ｖｏｕｔが上昇していく。出力電圧Ｖｏｕｔが上昇すると、コンパレータＣｍｐのＶ＋端子の電圧も、出力電圧Ｖｏｕｔの上昇に伴って上昇する。ここで、本実施例では、コンパレータＣｍｐのＶ＋端子にはコンデンサＣｓｐの一端が接続されている。このため、コンパレータＣｍｐのＶ＋端子の電圧（図２（ｃ）実線）は、コンデンサＣｓｐの充電が終了するまでは（後述する３τｃｇ）、コンデンサＣｓｐの充電カーブに沿って上昇していく。なお、本実施例のコンパレータＣｍｐのＶ＋端子の電圧との比較のために、図７（Ｂ）（ｃ）に実線で示した時刻ｔ９０〜ｔ９１におけるコンパレータＣｍｐのＶ＋端子の電圧を、図２（ｃ）では破線で示している。時刻ｔ９２〜ｔ９３、時刻ｔ９４〜ｔ９５についても同様である。そして、コンパレータＣｍｐのＶ＋端子の電圧が上昇して基準電圧Ｖｒｅｆに達すると、コンパレータＣｍｐの出力はハイインピーダンスとなる。

時刻ｔ９１でコンパレータＣｍｐの出力がハイインピーダンスになると、ダイオードＤ１に逆方向の電圧が印加される。よって、それまで出力電圧Ｖｏｕｔ→検出抵抗Ｒａ→正帰還抵抗Ｒｃ→ダイオードＤ１→コンパレータＣｍｐの出力端子（ローレベル）、というルートで流れていた電流が停止する。これにより、コンパレータＣｍｐのＶ＋端子の電圧が、基準電圧ＶｒｅｆからΔＶ１だけ上昇する。上述したように、ΔＶ１は、正帰還抵抗ＲｃによるコンパレータＣｍｐのＶ＋端子の電圧の増分である。ΔＶ１は概ね式（２１）で表される。

更に、式（２２）のように近似できるとすれば、ΔＶ１は概ね式（２３）で表される。

コンパレータＣｍｐのＶ＋端子の電圧が基準電圧ＶｒｅｆからΔＶ１だけ上昇すると、コンパレータＣｍｐの出力はハイインピーダンスを保つこととなり、ＦＥＴはオフ状態を維持する。ＦＥＴがオフ状態を維持することにより、出力電圧Ｖｏｕｔの電圧は減少していく。そして、出力電圧Ｖｏｕｔの電圧が減少すると、コンパレータＣｍｐのＶ＋端子の電圧も、出力電圧Ｖｏｕｔの減少に伴って減少する。なお、図２（ｃ）には、時刻ｔ９１〜ｔ９２におけるコンデンサＣｓｐの左側の端子の電圧を破線で示しており、破線はコンデンサＣｓｐの放電カーブを示している。ここで、コンデンサＣｓｐの左側の端子とは、ダイオードＤ１と抵抗Ｒｃの接続点に接続されている側のコンデンサＣｓｐの端子をいう。

図２（ｃ）の時刻ｔ９２で、コンパレータＣｍｐのＶ＋端子の電圧が減少して基準電圧Ｖｒｅｆに達すると、コンパレータＣｍｐの出力がローレベルとなり、再びＦＥＴがオンする。再びＦＥＴがオンすると、ダイオードＤ１に順方向の電圧が印加され、出力電圧Ｖｏｕｔ→抵抗Ｒａ→コンデンサＣｓｐ→ダイオードＤ１→コンパレータＣｍｐの出力端子（ローレベル）、のルートで電流が流れる。このとき、コンデンサＣｓｐの初期の充電電圧を０とすると、図２（ｃ）に示すように、コンパレータＣｍｐのＶ＋端子の電圧が、基準電圧Ｖｒｅｆからほぼ０まで低下することとなる。したがって、本実施例では、コンパレータＣｍｐのオーバドライブ電圧Ｖｏｄ２は、ほぼ基準電圧Ｖｒｅｆとなる。このとき、コンパレータＣｍｐのＶ＋端子の電圧を基準電圧Ｖｒｅｆからほぼ０まで低下させるため、コンデンサＣｓｐの静電容量は、極力大きい方が望ましい。

従来の図７（Ａ）のＤＣ／ＤＣコンバータでは、時刻ｔ９２におけるオーバドライブ電圧Ｖｏｄは閾値電圧変動分ΔＶ２であった。一方、本実施例では、閾値電圧変動分ΔＶ２よりも大きなオーバドライブ電圧Ｖｏｄ２（基準電圧Ｖｒｅｆ）にすることができる。ここで、従来のオーバドライブ電圧Ｖｏｄである閾値電圧変動分ΔＶ２を、補正手段である正帰還抵抗Ｒｃによる補正量とする。そうすると、本実施例のコンデンサＣｓｐは、オーバドライブ電圧Ｖｏｄをオーバドライブ電圧Ｖｏｄ２（＝Ｖｒｅｆ＞ΔＶ２）に増大させる、即ち、補正量を増大させる増大手段として機能する。

図８で説明したとおり、コンパレータＣｍｐの入力信号に対する出力信号の遅延時間は、オーバドライブ電圧Ｖｏｄが大きいほど短くなる。このため、従来のオーバドライブ電圧Ｖｏｄ（所定値である閾値電圧変動分ΔＶ２）よりも大きいオーバドライブ電圧Ｖｏｄ２（基準電圧Ｖｒｅｆ）によって（Ｖｏｄ２＞Ｖｏｄ）、出力遅延時間ｔｆ、ｔｒを短くすることができる。そして、コンパレータＣｍｐの入力信号に対する出力信号の遅延時間を短くすることによって、スイッチング周期Ｔｓを短くすることができ、スイッチング周波数ｆｓを大きくすることができる。よって、ＤＣ／ＤＣコンバータのスイッチング周波数ｆｓを大きくし、インダクタＬｓやコンデンサＣｓの小型化、低コスト化を実現することができる。

［コンデンサＣｓｐの静電容量］
コンデンサＣｓｐの静電容量の設定方法の一例を説明する。コンデンサＣｓｐは、出力電圧Ｖｏｕｔ→検出抵抗Ｒａ→コンデンサＣｓｐ→ダイオードＤ１→コンパレータＣｍｐの出力端子（ローレベル）、のルートで流れる電流によって充電される。コンデンサＣｓｐの充電の時定数τｃｇは、概ね式（２４）で表される。

また、コンデンサＣｓｐが充電を開始してから終了するまでの時間は、一般に時定数の３倍程度で近似される。そこで、コンデンサＣｓｐの充電が開始してから終了するまでの時間３τｃｇは、概ね式（２５）で表される。

ここで、ＦＥＴのオン時間ｔｏｎが、コンデンサＣｓｐの充電が開始してから終了するまでの時間３τｃｇによる影響を受けないようにするため、時間３τｃｇは、ＦＥＴのオン時間ｔｏｎよりも短いことが望ましい。よって、式（２５）、式（１０）より、式（２６）が成り立つ。

式（２６）からコンデンサＣｓｐは、式（２７）を満たすことが望ましい。

時刻ｔ９２で、コンパレータＣｍｐのＶ＋端子の電圧が基準電圧Ｖｒｅｆから低下すると、コンパレータＣｍｐの出力はローレベルを保つこととなり、ＦＥＴはオン状態を維持する。ＦＥＴがオンすると、ＦＥＴのドレイン電圧が概ね入力電圧Ｖｉｎとなり、ドレイン電流Ｉｄが流れる。すると、出力電圧Ｖｏｕｔが上昇していく。出力電圧Ｖｏｕｔが上昇すると、コンパレータＣｍｐのＶ＋端子の電圧も出力電圧Ｖｏｕｔの上昇に伴って上昇する。

時刻ｔ９３で、コンパレータＣｍｐのＶ＋端子の電圧が上昇して基準電圧Ｖｒｅｆに達すると、コンパレータＣｍｐの出力はハイインピーダンスとなる。コンパレータＣｍｐの出力は、抵抗Ｒｆによってプルアップされているため、ＦＥＴがオフする。また、コンパレータＣｍｐの出力がハイインピーダンスになると、それまで出力電圧Ｖｏｕｔ→抵抗Ｒａ→正帰還抵抗Ｒｃ→ダイオードＤ１→コンパレータＣｍｐの出力（ローレベル）のルートで流れていた電流が停止する。なお、この電流が流れるルートは、上述した式（２６）、式（２７）を満たしているため、コンデンサＣｓｐへの充電が終了した後のルートである。これにより、コンデンサＣｓｐに充電されていた電荷は、抵抗Ｒｃを介して放電されることとなる。コンデンサＣｓｐの放電の時定数τｄｃは、概ね式（２８）で表される。

また、コンデンサＣｓｐが放電を開始してから完了するまでの時間は、一般に時定数の３倍程度で近似される。コンデンサＣｓｐが放電を開始してから終了するまでの時間３τｄｃは、概ね式（２９）で表される。

ここで、コンデンサＣｓｐの放電が開始してから終了するまでの時間３τｄｃは、ＦＥＴのオフ時間ｔｏｆｆよりも短いことが望ましい。よって、式（２９）、式（１４）より、式（３０）が成り立つ。

よって、コンデンサＣｓｐは、式（３１）を満たすことが望ましい。

以上が、コンデンサＣｓｐの静電容量の設定方法の一例である。なお、コンデンサＣｓｐの静電容量の設定方法は、上述した方法に限定されるものではない。

［電源装置の変形例］
図１の電源装置について、図３に示すような電源装置としてもよい。例えば、ＦＥＴのゲート端子Ｖｇにゲート抵抗Ｒｇを接続してもよい。また、コンパレータＣｍｐのＶ−端子に入力される基準電圧を、抵抗Ｒｄ、ツェナーダイオードＶｒｅｆによって生成してもよい。この場合、抵抗Ｒｄの一端は入力電圧Ｖｉｎに接続され、抵抗Ｒｄの他端はツェナーダイオードのカソード側に接続される。また、ツェナーダイオードのアノード側は接地されている。更に、コンパレータＣｍｐのＶ＋端子に入力される電圧は、出力電圧Ｖｏｕｔを検出抵抗Ｒａ、分圧抵抗Ｒｂによって分圧した電圧であってもよい。その他、図１の電源装置と同じ構成には同じ符号を付し、説明を省略する。なお、図３に示す電源装置の動作波形は、図２に示すものと同様であるため、説明を省略する。

以上、本実施例によれば、電源装置におけるスイッチング周波数を大きくし、装置の小型化及び低コスト化を実現することができる。

［電源装置の構成及び動作］
図４（ａ）に実施例２の電源装置であるＤＣ／ＤＣコンバータを示す。本実施例の特徴は、図１で説明した実施例１のＤＣ／ＤＣコンバータに、抵抗Ｒｘ、抵抗Ｒｙ、トランジスタＴｒ、ダイオードＤ２で構成される、コンデンサＣｓｐの強制放電回路を設けたことである。詳細には、抵抗Ｒｙの一端がトランジスタＴｒのコレクタ端子に接続され、トランジスタＴｒのエミッタ端子がダイオードＤ２のアノード側に接続されている。抵抗Ｒｙ、トランジスタＴｒ、ダイオードＤ２は、コンデンサＣｓｐに並列に接続されている。即ち、抵抗Ｒｙの他端がコンデンサＣｓｐの一方の端子に接続され、ダイオードＤ２のカソード側がコンデンサＣｓｐの他方の端子に接続されている。更に、抵抗Ｒｘの一端がトランジスタＴｒのベース端子に接続され、抵抗Ｒｘの他端が抵抗Ｒｙの他端に接続されている。なお、図１で説明した構成と同じ構成には同じ符号を付し、説明を省略する。

上述したように、閾値電圧変動分ΔＶ１、ΔＶ２を小さく設定することで、スイッチング周波数ｆｓを大きくすることができる（式（１５）、式（１６））。式（６）より、閾値電圧変動分ΔＶ１、ΔＶ２を小さく設定するためには、検出抵抗Ｒａと正帰還抵抗Ｒｃの関係を式（４１）のように設定することが望ましい。

一方、正帰還抵抗Ｒｃを大きい抵抗値に設定すると、式（３１）の右辺が小さくなる。そして、式（３１）の関係が成り立っているため、式（３１）の右辺が小さくなることで、コンデンサＣｓｐの静電容量を所望の値に設定することができなくなる。コンデンサＣｓｐの静電容量を所望の値に設定することができなくなると、図２の時刻ｔ９２において、コンパレータＣｍｐのＶ＋端子の電圧を、ほぼ０まで下降させることができなくなる。結果として、コンパレータＣｍｐのオーバドライブ電圧Ｖｏｄ２を大きくすることができなくなるため、ＤＣ／ＤＣコンバータのスイッチング周波数ｆｓを充分に大きくすることができない。本実施例は、この課題を解決するものである。

［強制放電回路の動作］
図５を用いて、抵抗Ｒｘ、抵抗Ｒｙ、トランジスタＴｒ、ダイオードＤ２で構成されるコンデンサＣｓｐの強制放電回路の動作を説明する。なお、図５は、図４（ａ）に示すＤＣ／ＤＣコンバータの動作波形を示す図であり、図２（ａ）〜図２（ｄ）に対応しており、図２と異なる点についてのみ説明する。時刻ｔ９０〜ｔ９１において、コンパレータＣｍｐの出力はローレベルであるから、ダイオードＤ２には逆方向に電圧が印加される。よって、トランジスタＴｒにベース電流は流れず、強制放電回路は動作しない。このため、時刻ｔ９０〜ｔ９１では、実施例１と同様の動作となる。一方、時刻ｔ９１でコンパレータＣｍｐの出力がハイインピーダンスになると、ダイオードＤ１には逆方向に電圧が印加される。すると、コンデンサＣｓｐに充電されていた電荷が、コンデンサＣｓｐ→抵抗Ｒｘ→トランジスタＴｒのベース端子→トランジスタＴｒのエミッタ端子→ダイオードＤ２→コンデンサＣｓｐ、のルートで放電される。この放電電流は、トランジスタＴｒのベース電流として働くため、抵抗Ｒｙを介してトランジスタＴｒのコレクタ電流が流れる。このとき、トランジスタＴｒの電流増幅率をｈｆｅとし、式（４２）、式（４３）となるように、抵抗Ｒｘ、Ｒｙを設定することが望ましい。

抵抗Ｒｘ、Ｒｙが式（４２）、式（４３）となるように設定された強制放電回路を設けることにより、コンデンサＣｓｐに充電された電荷を、瞬時に放電することが可能となる。図５（ｃ）の時刻ｔ９１〜ｔ９２、時刻ｔ９３〜ｔ９４、時刻ｔ９５〜ｔ９６に示すように、本実施例の時間３τｄｃは、実施例１の図２（ｃ）に示す時間３τｄｃよりも短くなっている。

強制放電回路によるコンデンサＣｓｐの放電の時定数τｄｃは、概ね式（４４）で表される。

また、コンデンサＣｓｐが放電を開始してから完了するまでの時間は、一般に時定数の３倍程度で近似される。コンデンサＣｓｐが放電を開始してから終了するまでの時間３τｄｃは、概ね式（４５）で表される。

式（４５）が成り立つことで、コンデンサＣｓｐの放電時間（時間３τｄｃ）は、正帰還抵抗Ｒｃの大きさとは無関係となる。したがって、式（３１）の制約（コンデンサＣｓｐの静電容量が正帰還抵抗Ｒｃの抵抗値に依存する式）によらず、コンデンサＣｓｐの静電容量を大きな静電容量に設定することが可能となる。そして、コンデンサＣｓｐの静電容量を大きくすることによって、コンパレータＣｍｐのオーバドライブ電圧Ｖｏｄ２を大きな電圧とすることが可能となる。そして、コンパレータＣｍｐのオーバドライブ電圧Ｖｏｄ２を大きな電圧とすることにより、実施例１で説明したように、ＤＣ／ＤＣコンバータのスイッチング周波数ｆｓを充分に大きくすることができる。これにより、インダクタＬｓやコンデンサＣｓの小型化、低コスト化を実現することができる。

なお、本実施例においても、実施例１の図３で説明した構成と同様に、図４（ｂ）に示すような電源装置とすることもできる。なお、図３、図４（ａ）と同じ構成には同じ符号を付し、説明を省略する。

以上、本実施例によれば、電源装置におけるスイッチング周波数を大きくし、装置の小型化及び低コスト化を実現することができる。

実施例１、２で説明した電源装置は、例えば画像形成装置の低圧電源、即ちコントローラ（制御部）やモータ等の駆動部へ電力を供給する電源として適用可能である。以下に、実施例１、２の電源装置が適用される画像形成装置の構成を説明する。

［画像形成装置の構成］
画像形成装置の一例として、レーザビームプリンタを例にあげて説明する。図６に電子写真方式のプリンタの一例であるレーザビームプリンタの概略構成を示す。レーザビームプリンタ３００は、静電潜像が形成される像担持体としての感光ドラム３１１、感光ドラム３１１を一様に帯電する帯電部３１７（帯電手段）、感光ドラム３１１に形成された静電潜像をトナーで現像する現像部３１２（現像手段）を備えている。そして、感光ドラム３１１に現像されたトナー像をカセット３１６から供給された記録材としてのシート（不図示）に転写部３１８（転写手段）によって転写して、シートに転写したトナー像を定着器３１４で定着してトレイ３１５に排出する。この感光ドラム３１１、帯電部３１７、現像部３１２、転写部３１８が画像形成部である。また、レーザビームプリンタ３００は、実施例１、２で説明した電源装置４００を備えている。なお、実施例１、２の電源装置４００を適用可能な画像形成装置は、図６に例示したものに限定されず、例えば複数の画像形成部を備える画像形成装置であってもよい。更に、感光ドラム３１１上のトナー像を中間転写ベルトに転写する一次転写部と、中間転写ベルト上のトナー像をシートに転写する二次転写部を備える画像形成装置であってもよい。

レーザビームプリンタ３００は、画像形成部による画像形成動作や、シートの搬送動作を制御する不図示のコントローラを備えており、実施例１、２に記載の電源装置４００は、例えばコントローラに電力を供給する。また、実施例１、２に記載の電源装置４００は、感光ドラム３１１を回転するため又はシートを搬送する各種ローラ等を駆動するためのモータ等の駆動部に電力を供給する。本実施例の画像形成装置は、実施例１、２に記載の電源装置４００を備えているため、ＦＥＴのスイッチング周波数ｆｓを大きくすることができる。

以上、本実施例によれば、画像形成装置に搭載された電源装置におけるスイッチング周波数を大きくし、装置の小型化及び低コスト化を実現することができる。

Ｄｓ ダイオード
Ｌｓ インダクタ
Ｃｓ コンデンサ
Ｃｍｐ コンパレータ
Ｒａ、Ｒｃ 抵抗

Claims (10)

1. 入力される第一直流電圧を前記第一直流電圧より小さい第二直流電圧に変換する電源装置において、
   前記第一直流電圧が供給される信号線に接続されるスイッチング素子と、
   前記スイッチング素子に接続され、前記スイッチング素子がスイッチング動作することによって前記第二直流電圧を生成するインダクタと、
   前記第二直流電圧を検出する検出手段と、
   前記検出手段によって検出された前記第二直流電圧と基準電圧とを比較する比較手段と、
   前記比較手段の出力側と前記第二直流電圧の前記比較手段への入力側の間において夫々が直列に接続されたダイオードと第一の抵抗とを有し、前記検出手段により検出された前記第二直流電圧を補正する補正手段と、
   前記補正手段の前記第一の抵抗と並列に接続され、前記スイッチング素子がオフからオンに切り替わる際に、前記補正手段の補正量を、前記スイッチング素子のオン動作に従い増加するためのコンデンサと、
   を備えることを特徴とする電源装置。
2. 前記コンデンサの放電が開始されてから終了するまでの時間は、前記第一の抵抗の抵抗値によって決定されることを特徴とする請求項１に記載の電源装置。
3. 前記コンデンサに充電された電荷を放電させる放電手段を備えることを特徴とする請求項１又は２に記載の電源装置。
4. 前記放電手段は、
   カソード側が前記コンデンサの一端に接続された第二のダイオードと、
   エミッタ端子が前記第二のダイオードのアノード側に接続されたトランジスタと、
   一端が前記トランジスタのコレクタ端子に接続され、他端が前記コンデンサの他端に接続された第二の抵抗と、
   一端が前記トランジスタのベース端子に接続され、他端が前記第二の抵抗の他端に接続された第三の抵抗と、
   を有することを特徴とする請求項３に記載の電源装置。
5. 前記コンデンサの放電が開始されてから終了するまでの時間は、前記第二の抵抗の抵抗値によって決定されることを特徴とする請求項４に記載の電源装置。
6. 前記コンデンサの充電が開始されてから終了するまでの時間は、前記スイッチング素子のオン時間より短いことを特徴とする請求項１乃至５のいずれか１項に記載の電源装置。
7. 前記コンデンサの放電が開始されてから終了するまでの時間は、前記スイッチング素子のオフ時間より短いことを特徴とする請求項１乃至６のいずれか１項に記載の電源装置。
8. 前記補正量は、前記比較手段のオーバドライブ電圧であり、
   前記コンデンサは、前記スイッチング素子がオフからオンに切り替わる際に、前記オーバドライブ電圧を前記スイッチング素子の動作に従い増加させることを特徴とする請求項１乃至７のいずれか１項に記載の電源装置。
9. 記録材に画像形成を行う画像形成手段を有する画像形成装置において、
   前記画像形成装置に電力を供給するための電源装置を備え、
   前記電源装置は、入力される第一直流電圧を前記第一直流電圧より小さい第二直流電圧に変換する電源装置であって、
   前記第一直流電圧が供給される信号線に接続されるスイッチング素子と、
   前記スイッチング素子に接続され、前記スイッチング素子がスイッチング動作することによって前記第二直流電圧を生成するインダクタと、
   前記第二直流電圧を検出する検出手段と、
   前記検出手段によって検出された前記第二直流電圧と基準電圧とを比較する比較手段と、
   前記比較手段の出力側と前記第二直流電圧の前記比較手段への入力側の間に夫々が直列に接続されたダイオードと第一の抵抗とを有し、前記検出手段により検出された前記第二直流電圧を補正する補正手段と、
   前記補正手段の前記第一の抵抗と並列に接続され、前記スイッチング素子がオフからオンに切り替わる際に、前記補正手段の補正量を、前記スイッチング素子のオン動作に従い増加するためのコンデンサと、
   を備えることを特徴とする画像形成装置。
10. 前記画像形成手段を駆動するための駆動部と、
    前記画像形成手段を制御するためのコントローラと、を備え、
    前記電源装置は、前記駆動部又は前記コントローラに電力を供給することを特徴とする請求項９に記載の画像形成装置。

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