JPH05291899A - ヒステリシスコンパレータ回路 - Google Patents
ヒステリシスコンパレータ回路Info
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- JPH05291899A JPH05291899A JP5017163A JP1716393A JPH05291899A JP H05291899 A JPH05291899 A JP H05291899A JP 5017163 A JP5017163 A JP 5017163A JP 1716393 A JP1716393 A JP 1716393A JP H05291899 A JPH05291899 A JP H05291899A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0233—Bistable circuits
- H03K3/02337—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Manipulation Of Pulses (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】
【目的】 ヒステリシスによるパルス幅の延長分をなく
すことができるとともにチャタリングが起こりにくくす
ることができ、しかも特別な回路を別途必要とせず基板
スペース，コストの面で有利なヒステリシスコンパレー
タ回路を提供する。 【構成】 コンパレータＣＰの非反転入力端子Ｔ12に入
力用インピーダンス要素Ｚ1 を接続し、コンパレータＣ
Ｐの出力端子Ｔ13と非反転入力端子Ｔ12との間に帰還用
インピーダンス要素Ｚ2 を接続している。帰還用インピ
ーダンス要素Ｚ2および入力用インピーダンス要素Ｚ1
は、コンパレータＣＰの出力端子Ｔ13側から見たときに
微分回路ＤＦを構成する。
すことができるとともにチャタリングが起こりにくくす
ることができ、しかも特別な回路を別途必要とせず基板
スペース，コストの面で有利なヒステリシスコンパレー
タ回路を提供する。 【構成】 コンパレータＣＰの非反転入力端子Ｔ12に入
力用インピーダンス要素Ｚ1 を接続し、コンパレータＣ
Ｐの出力端子Ｔ13と非反転入力端子Ｔ12との間に帰還用
インピーダンス要素Ｚ2 を接続している。帰還用インピ
ーダンス要素Ｚ2および入力用インピーダンス要素Ｚ1
は、コンパレータＣＰの出力端子Ｔ13側から見たときに
微分回路ＤＦを構成する。
Description
【０００１】
【産業上の利用分野】この発明は、例えば粒子計数装置
から得られるパルス状のアナログ信号のパルス幅等をノ
イズ等の影響を受けることなく検出するヒステリシスコ
ンパレータ回路に関するものである。
から得られるパルス状のアナログ信号のパルス幅等をノ
イズ等の影響を受けることなく検出するヒステリシスコ
ンパレータ回路に関するものである。
【０００２】
【従来の技術】アナログのパルス信号のパルス幅等を検
出するには、一般的には入出力特性にヒステリシス特性
を有するヒステリシスコンパレータ回路が用いられる。
従来のこの種のヒステリシスコンパレータ回路は、図１
１に示すように、入力端子ＴＭ1 からコンパレータＣＰ
の反転入力端子Ｔ11へ被検信号ＶS を電圧Ｖ-として供
給している。
出するには、一般的には入出力特性にヒステリシス特性
を有するヒステリシスコンパレータ回路が用いられる。
従来のこの種のヒステリシスコンパレータ回路は、図１
１に示すように、入力端子ＴＭ1 からコンパレータＣＰ
の反転入力端子Ｔ11へ被検信号ＶS を電圧Ｖ-として供
給している。
【０００３】また、入力端子ＴＭ2 から入力用抵抗ＲI1
を介して非反転入力端子Ｔ12へ被検信号ＶS と比較すべ
き基準信号ＶR を電圧Ｖ+ として供給している。さら
に、コンパレータＣＰの出力端子Ｔ13を帰還用抵抗ＲF1
を介して非反転入力端子Ｔ12に接続している。そして、
コンパレータＣＰの出力端子Ｔ13に現れる出力電圧ＶO
を出力端子ＴＭ3 から取り出すようになっている。
を介して非反転入力端子Ｔ12へ被検信号ＶS と比較すべ
き基準信号ＶR を電圧Ｖ+ として供給している。さら
に、コンパレータＣＰの出力端子Ｔ13を帰還用抵抗ＲF1
を介して非反転入力端子Ｔ12に接続している。そして、
コンパレータＣＰの出力端子Ｔ13に現れる出力電圧ＶO
を出力端子ＴＭ3 から取り出すようになっている。
【０００４】このように、コンパレータＣＰの非反転入
力端子Ｔ12に入力用抵抗ＲI1を接続するとともにコンパ
レータＣＰの出力端子Ｔ13および非反転入力端子Ｔ12間
に帰還用抵抗ＲF1を接続することにより、コンパレータ
ＣＰに正帰還をかけて入出力特性にヒステリシス特性を
もたせ、ノイズ等によるチャタリングを防止している。
力端子Ｔ12に入力用抵抗ＲI1を接続するとともにコンパ
レータＣＰの出力端子Ｔ13および非反転入力端子Ｔ12間
に帰還用抵抗ＲF1を接続することにより、コンパレータ
ＣＰに正帰還をかけて入出力特性にヒステリシス特性を
もたせ、ノイズ等によるチャタリングを防止している。
【０００５】図１２は図１１のヒステリシスコンパレー
タ回路の動作を示す波形図である。同図（ａ）には、被
検信号ＶS と、コンパレータＣＰの反転入力端子Ｔ11に
加わる電圧Ｖ- （＝ＶS ）と、コンパレータＣＰの非反
転入力端子Ｔ12に加わる電圧Ｖ+ とを示している。同図
（ｂ）には、コンパレータＣＰの出力端子Ｔ13に現れる
出力電圧ＶO を示している。
タ回路の動作を示す波形図である。同図（ａ）には、被
検信号ＶS と、コンパレータＣＰの反転入力端子Ｔ11に
加わる電圧Ｖ- （＝ＶS ）と、コンパレータＣＰの非反
転入力端子Ｔ12に加わる電圧Ｖ+ とを示している。同図
（ｂ）には、コンパレータＣＰの出力端子Ｔ13に現れる
出力電圧ＶO を示している。
【０００６】図１１のヒステリシスコンパレータ回路
は、チャタリング防止のため、入力用抵抗ＲI1および帰
還用抵抗ＲF1により正帰還をかけてヒステリシス特性を
もたせているので、被検信号ＶS の立ち上がり時と立ち
下がり時とで、電圧Ｖ+ に電圧ΔＶの差が生じる。つま
り、電圧ΔＶのヒステリシス幅が現れる。この結果、コ
ンパレータＣＰの出力端子Ｔ13に現れる出力電圧ＶO の
パルス幅ＴB は、コンパレータＣＰがヒステリシス特性
をもたない場合の出力電圧のパルス幅ＴA に比べて、Δ
Ｔだけ長くなる。すなわち、正しいパルス幅が得られな
い。また、このことは、パルス信号の終了判定がΔＴだ
け遅れることをも意味する。
は、チャタリング防止のため、入力用抵抗ＲI1および帰
還用抵抗ＲF1により正帰還をかけてヒステリシス特性を
もたせているので、被検信号ＶS の立ち上がり時と立ち
下がり時とで、電圧Ｖ+ に電圧ΔＶの差が生じる。つま
り、電圧ΔＶのヒステリシス幅が現れる。この結果、コ
ンパレータＣＰの出力端子Ｔ13に現れる出力電圧ＶO の
パルス幅ＴB は、コンパレータＣＰがヒステリシス特性
をもたない場合の出力電圧のパルス幅ＴA に比べて、Δ
Ｔだけ長くなる。すなわち、正しいパルス幅が得られな
い。また、このことは、パルス信号の終了判定がΔＴだ
け遅れることをも意味する。
【０００７】上記の延長分ΔＴを小さくするためには、
ヒステリシス幅ΔＶを小さくすればよいが、ノイズの影
響を受けてチャタリングが起こりやすくなる。両者を満
たすためには、被検信号ＶS の立ち上がりから立ち下が
りの途中で電圧Ｖ+ のヒステリシス分（電圧ΔＶ）を解
除して基準信号ＶR のレベルに戻すようにすればよい。
このように電圧Ｖ+ のヒステリシス分を解除する先行技
術として、特開昭６３−２９８０２９号公報には、アナ
ログスイッチを用いてコンパレータの基準電圧を変える
ものが開示されている。
ヒステリシス幅ΔＶを小さくすればよいが、ノイズの影
響を受けてチャタリングが起こりやすくなる。両者を満
たすためには、被検信号ＶS の立ち上がりから立ち下が
りの途中で電圧Ｖ+ のヒステリシス分（電圧ΔＶ）を解
除して基準信号ＶR のレベルに戻すようにすればよい。
このように電圧Ｖ+ のヒステリシス分を解除する先行技
術として、特開昭６３−２９８０２９号公報には、アナ
ログスイッチを用いてコンパレータの基準電圧を変える
ものが開示されている。
【０００８】
【発明が解決しようとする課題】しかし、上記のよう
に、コンパレータの基準電圧を変える構成では、従来か
らあるヒステリシスコンパレータ回路に基準電圧を変え
るための特別な回路を別途付加しなければならず、基板
スペース，コストの面で不利であった。したがって、こ
の発明の目的は、ヒステリシスによるパルス幅の延長分
をなくすことができるとともにチャタリングが起こりに
くくすることができ、しかも特別な回路を別途必要とせ
ず基板スペース，コストの面で有利なヒステリシスコン
パレータ回路を提供することである。
に、コンパレータの基準電圧を変える構成では、従来か
らあるヒステリシスコンパレータ回路に基準電圧を変え
るための特別な回路を別途付加しなければならず、基板
スペース，コストの面で不利であった。したがって、こ
の発明の目的は、ヒステリシスによるパルス幅の延長分
をなくすことができるとともにチャタリングが起こりに
くくすることができ、しかも特別な回路を別途必要とせ
ず基板スペース，コストの面で有利なヒステリシスコン
パレータ回路を提供することである。
【０００９】
【課題を解決するための手段】請求項１記載のヒステリ
シスコンパレータ回路は、コンパレータの非反転入力端
子に入力用インピーダンス要素を接続し、コンパレータ
の出力端子と非反転入力端子との間に帰還用インピーダ
ンス要素を接続している。帰還用インピーダンス要素お
よび入力用インピーダンス要素は、コンパレータの出力
端子側から見たときに微分回路を構成するように設定さ
れている。
シスコンパレータ回路は、コンパレータの非反転入力端
子に入力用インピーダンス要素を接続し、コンパレータ
の出力端子と非反転入力端子との間に帰還用インピーダ
ンス要素を接続している。帰還用インピーダンス要素お
よび入力用インピーダンス要素は、コンパレータの出力
端子側から見たときに微分回路を構成するように設定さ
れている。
【００１０】請求項２記載の帰還用インピーダンス要素
および入力用インピーダンス要素の少なくとも一方を、
一方向にのみ電流を流す第１の単方向通電素子および第
１のインピーダンス要素の直列回路と他方向にのみ電流
を流す第２の単方向通電素子および第２のインピーダン
ス要素の直列回路との並列回路を含んで構成している。
および入力用インピーダンス要素の少なくとも一方を、
一方向にのみ電流を流す第１の単方向通電素子および第
１のインピーダンス要素の直列回路と他方向にのみ電流
を流す第２の単方向通電素子および第２のインピーダン
ス要素の直列回路との並列回路を含んで構成している。
【００１１】そして、帰還用インピーダンス要素および
入力用インピーダンス要素の少なくとも一方における第
１の単方向通電素子および第１のインピーダンス要素の
直列回路を通る一方向の電流経路のインピーダンス値と
第２の単方向通電素子および第２のインピーダンス要素
の直列回路を通る他方向の電流経路のインピーダンス値
とを異ならせている。
入力用インピーダンス要素の少なくとも一方における第
１の単方向通電素子および第１のインピーダンス要素の
直列回路を通る一方向の電流経路のインピーダンス値と
第２の単方向通電素子および第２のインピーダンス要素
の直列回路を通る他方向の電流経路のインピーダンス値
とを異ならせている。
【００１２】
【作用】請求項１記載の構成によれば、コンパレータの
反転入力端子に被検信号を入力し、同非反転入力端子に
入力用インピーダンス要素を介して基準信号を入力した
場合、被検信号つまりコンパレータの反転入力端子の電
圧の立ち上がりの際に、被検信号が基準信号つまりコン
パレータの非反転入力端子の電圧を超えた時にコンパレ
ータの出力電圧がハイレベルからローレベルへ変化し、
このローレベルの電圧が帰還用インピーダンス要素Ｚ2
を介してコンパレータの非反転入力端子に加わることに
なる。
反転入力端子に被検信号を入力し、同非反転入力端子に
入力用インピーダンス要素を介して基準信号を入力した
場合、被検信号つまりコンパレータの反転入力端子の電
圧の立ち上がりの際に、被検信号が基準信号つまりコン
パレータの非反転入力端子の電圧を超えた時にコンパレ
ータの出力電圧がハイレベルからローレベルへ変化し、
このローレベルの電圧が帰還用インピーダンス要素Ｚ2
を介してコンパレータの非反転入力端子に加わることに
なる。
【００１３】このとき、帰還用インピーダンス要素およ
び入力用インピーダンス要素がコンパレータの出力端子
側から見たときに微分回路を構成しているので、コンパ
レータの非反転入力端子の電圧は、基準信号の電圧レベ
ルから瞬時に降下してヒステリシスが生じ、ノイズによ
るチャタリングは発生しない。その後、微分回路の特
性、つまり帰還用インピーダンス要素および入力用イン
ピーダンス要素の時定数で決まる勾配でコンパレータの
非反転入力端子の電圧が上昇していき、最終的には、基
準信号の電圧レベルに戻ってヒステリシスがなくなる。
び入力用インピーダンス要素がコンパレータの出力端子
側から見たときに微分回路を構成しているので、コンパ
レータの非反転入力端子の電圧は、基準信号の電圧レベ
ルから瞬時に降下してヒステリシスが生じ、ノイズによ
るチャタリングは発生しない。その後、微分回路の特
性、つまり帰還用インピーダンス要素および入力用イン
ピーダンス要素の時定数で決まる勾配でコンパレータの
非反転入力端子の電圧が上昇していき、最終的には、基
準信号の電圧レベルに戻ってヒステリシスがなくなる。
【００１４】また、被検信号の電圧の立ち下がりの際
に、被検信号が基準信号の電圧より小さくなった時にコ
ンパレータの出力電圧がローレベルからハイレベルへ変
化し、このハイレベルの電圧が帰還用インピーダンス要
素を介してコンパレータの非反転入力端子に加わること
になる。このとき、コンパレータの非反転入力端子の電
圧は、基準信号の電圧レベルから瞬時に上昇してヒステ
リシスが生じ、ノイズによるチャタリングは発生しな
い。その後、微分回路の特性、つまり帰還用インピーダ
ンス要素および入力用インピーダンス要素の時定数で決
まる勾配でコンパレータの非反転入力端子の電圧が下降
していき、最終的には、基準信号の電圧レベルに戻って
ヒステリシスがなくなる。
に、被検信号が基準信号の電圧より小さくなった時にコ
ンパレータの出力電圧がローレベルからハイレベルへ変
化し、このハイレベルの電圧が帰還用インピーダンス要
素を介してコンパレータの非反転入力端子に加わること
になる。このとき、コンパレータの非反転入力端子の電
圧は、基準信号の電圧レベルから瞬時に上昇してヒステ
リシスが生じ、ノイズによるチャタリングは発生しな
い。その後、微分回路の特性、つまり帰還用インピーダ
ンス要素および入力用インピーダンス要素の時定数で決
まる勾配でコンパレータの非反転入力端子の電圧が下降
していき、最終的には、基準信号の電圧レベルに戻って
ヒステリシスがなくなる。
【００１５】以上のように、請求項１記載のヒステリシ
スコンパレータ回路では、コンパレータの出力電圧がハ
イレベルからローレベルへ変化した直後、ならびにロー
レベルからハイレベルへ変化した直後に、コンパレータ
の非反転入力端子の電圧を大きく変化させて、ヒステリ
シス特性を持たせることができ、チャタリングが起こり
にくくすることができる。
スコンパレータ回路では、コンパレータの出力電圧がハ
イレベルからローレベルへ変化した直後、ならびにロー
レベルからハイレベルへ変化した直後に、コンパレータ
の非反転入力端子の電圧を大きく変化させて、ヒステリ
シス特性を持たせることができ、チャタリングが起こり
にくくすることができる。
【００１６】また、コンパレータの出力電圧がハイレベ
ルからローレベルへ変化する前の電圧レベルと、コンパ
レータの出力電圧がローレベルからハイレベルへ変化す
る前の電圧レベルとを同一にすることができるので、ヒ
ステリシスによるパルス幅の延長分をなくすことができ
る。しかも、帰還用インピーダンス要素および入力用イ
ンピーダンス要素をコンパレータの出力端子側から見た
ときに微分回路を構成するように設定するだけでよく、
特別な回路を別途必要としないので、基板スペース，コ
ストの面で有利である。
ルからローレベルへ変化する前の電圧レベルと、コンパ
レータの出力電圧がローレベルからハイレベルへ変化す
る前の電圧レベルとを同一にすることができるので、ヒ
ステリシスによるパルス幅の延長分をなくすことができ
る。しかも、帰還用インピーダンス要素および入力用イ
ンピーダンス要素をコンパレータの出力端子側から見た
ときに微分回路を構成するように設定するだけでよく、
特別な回路を別途必要としないので、基板スペース，コ
ストの面で有利である。
【００１７】請求項２記載の構成によれば、帰還用イン
ピーダンス要素および入力用インピーダンス要素の少な
くとも一方における第１の単方向通電素子および第１の
インピーダンス要素の直列回路を通る一方向の電流経路
のインピーダンス値と第２の単方向通電素子および第２
のインピーダンス要素の直列回路を通る他方向の電流経
路のインピーダンス値とを異ならせると、被検信号の立
ち上がり時においてコンパレータの出力電圧がハイレベ
ルからローレベルへ変化したときと、被検信号の立ち下
がり時においてコンパレータの出力電圧がローレベルか
らハイレベルへ変化したときとで、ヒステリシスの幅，
ヒステリシスの減少特性を意図的に異ならせることがで
き、より広範な使用が可能となる。
ピーダンス要素および入力用インピーダンス要素の少な
くとも一方における第１の単方向通電素子および第１の
インピーダンス要素の直列回路を通る一方向の電流経路
のインピーダンス値と第２の単方向通電素子および第２
のインピーダンス要素の直列回路を通る他方向の電流経
路のインピーダンス値とを異ならせると、被検信号の立
ち上がり時においてコンパレータの出力電圧がハイレベ
ルからローレベルへ変化したときと、被検信号の立ち下
がり時においてコンパレータの出力電圧がローレベルか
らハイレベルへ変化したときとで、ヒステリシスの幅，
ヒステリシスの減少特性を意図的に異ならせることがで
き、より広範な使用が可能となる。
【００１８】例えば被検信号が２個以上連続して入力さ
れるときの２個目以降の被検信号を無視すること（マス
キング）が可能となる。
れるときの２個目以降の被検信号を無視すること（マス
キング）が可能となる。
【００１９】
【実施例】この発明の第１の実施例を図１ないし図４に
基づいて説明する。このヒステリシスコンパレータ回路
は、図１に示すように、コンパレータＣＰの非反転入力
端子Ｔ12に入力用インピーダンス要素Ｚ1 を接続し、コ
ンパレータＣＰの出力端子Ｔ13と非反転入力端子Ｔ12と
の間に帰還用インピーダンス要素Ｚ 2 を接続している。
基づいて説明する。このヒステリシスコンパレータ回路
は、図１に示すように、コンパレータＣＰの非反転入力
端子Ｔ12に入力用インピーダンス要素Ｚ1 を接続し、コ
ンパレータＣＰの出力端子Ｔ13と非反転入力端子Ｔ12と
の間に帰還用インピーダンス要素Ｚ 2 を接続している。
【００２０】帰還用インピーダンス要素Ｚ2 および入力
用インピーダンス要素Ｚ1 は、コンパレータＣＰの出力
端子Ｔ13側から見たときに微分回路ＤＦを構成するよう
に設定されている。このヒステリシスコンパレータ回路
においては、入力端子ＴＭ1 からコンパレータＣＰの反
転入力端子Ｔ11へ被検信号ＶS を電圧Ｖ- として供給す
る。被検信号ＶS としては、例えばフローサイトメータ
等の粒子検出装置から得られる粒子検出信号等がある。
用インピーダンス要素Ｚ1 は、コンパレータＣＰの出力
端子Ｔ13側から見たときに微分回路ＤＦを構成するよう
に設定されている。このヒステリシスコンパレータ回路
においては、入力端子ＴＭ1 からコンパレータＣＰの反
転入力端子Ｔ11へ被検信号ＶS を電圧Ｖ- として供給す
る。被検信号ＶS としては、例えばフローサイトメータ
等の粒子検出装置から得られる粒子検出信号等がある。
【００２１】また、入力端子ＴＭ2 から入力用インピー
ダンス要素Ｚ1 を介して非反転入力端子Ｔ12へ被検信号
ＶS と比較すべき基準信号ＶR を電圧Ｖ+ として供給す
る。さらに、コンパレータＣＰの出力端子Ｔ13の出力電
圧ＶO を帰還用インピーダンス要素Ｚ2 を介して非反転
入力端子Ｔ12に帰還する。そして、コンパレータＣＰの
出力端子Ｔ13に現れる出力電圧ＶO を出力端子ＴＭ3 か
ら取り出す。
ダンス要素Ｚ1 を介して非反転入力端子Ｔ12へ被検信号
ＶS と比較すべき基準信号ＶR を電圧Ｖ+ として供給す
る。さらに、コンパレータＣＰの出力端子Ｔ13の出力電
圧ＶO を帰還用インピーダンス要素Ｚ2 を介して非反転
入力端子Ｔ12に帰還する。そして、コンパレータＣＰの
出力端子Ｔ13に現れる出力電圧ＶO を出力端子ＴＭ3 か
ら取り出す。
【００２２】このヒステリシスコンパレータ回路では、
コンパレータＣＰの反転入力端子Ｔ 11に被検信号ＶS を
入力し、同非反転入力端子Ｔ12に入力用インピーダンス
要素Ｚ1 を介して基準信号ＶR を入力した場合、被検信
号ＶS つまりコンパレータＣＰの反転入力端子Ｔ11の電
圧Ｖ- の立ち上がりの際に、被検信号ＶS が基準信号Ｖ
R つまりコンパレータＣＰの非反転入力端子Ｔ12の電圧
Ｖ+ を超えた時にコンパレータＣＰの出力電圧ＶO がハ
イレベルからローレベルへ変化し、このローレベルの電
圧が帰還用インピーダンス要素Ｚ2 を介してコンパレー
タＣＰの非反転入力端子Ｔ12に加わることになる。
コンパレータＣＰの反転入力端子Ｔ 11に被検信号ＶS を
入力し、同非反転入力端子Ｔ12に入力用インピーダンス
要素Ｚ1 を介して基準信号ＶR を入力した場合、被検信
号ＶS つまりコンパレータＣＰの反転入力端子Ｔ11の電
圧Ｖ- の立ち上がりの際に、被検信号ＶS が基準信号Ｖ
R つまりコンパレータＣＰの非反転入力端子Ｔ12の電圧
Ｖ+ を超えた時にコンパレータＣＰの出力電圧ＶO がハ
イレベルからローレベルへ変化し、このローレベルの電
圧が帰還用インピーダンス要素Ｚ2 を介してコンパレー
タＣＰの非反転入力端子Ｔ12に加わることになる。
【００２３】このとき、帰還用インピーダンス要素Ｚ2
および入力用インピーダンス要素Ｚ 1 がコンパレータＣ
Ｐの出力端子Ｔ13側から見たときに微分回路ＤＦを構成
しているので、コンパレータＣＰの非反転入力端子Ｔ12
の電圧Ｖ+ は、基準信号ＶRの電圧レベルから瞬時に降
下してヒステリシスが生じ、ノイズによるチャタリング
は発生しない。その後、微分回路ＤＦの特性、つまり帰
還用インピーダンス要素Ｚ2 および入力用インピーダン
ス要素Ｚ1 の時定数で決まる勾配でコンパレータＣＰの
非反転入力端子Ｔ12の電圧Ｖ+ が上昇していき、最終的
には、基準信号ＶR の電圧レベルに戻ってヒステリシス
がなくなる。
および入力用インピーダンス要素Ｚ 1 がコンパレータＣ
Ｐの出力端子Ｔ13側から見たときに微分回路ＤＦを構成
しているので、コンパレータＣＰの非反転入力端子Ｔ12
の電圧Ｖ+ は、基準信号ＶRの電圧レベルから瞬時に降
下してヒステリシスが生じ、ノイズによるチャタリング
は発生しない。その後、微分回路ＤＦの特性、つまり帰
還用インピーダンス要素Ｚ2 および入力用インピーダン
ス要素Ｚ1 の時定数で決まる勾配でコンパレータＣＰの
非反転入力端子Ｔ12の電圧Ｖ+ が上昇していき、最終的
には、基準信号ＶR の電圧レベルに戻ってヒステリシス
がなくなる。
【００２４】また、被検信号ＶS の立ち下がりの際に、
被検信号ＶS が基準信号ＶR の電圧より小さくなった時
にコンパレータＣＰの出力電圧ＶO がローレベルからハ
イレベルへ変化し、このハイレベルの電圧が帰還用イン
ピーダンス要素Ｚ2 を介してコンパレータＣＰの非反転
入力端子Ｔ12に加わることになる。このとき、コンパレ
ータＣＰの非反転入力端子Ｔ12の電圧Ｖ+ は、基準信号
Ｖ R の電圧レベルから瞬時に上昇してヒステリシスが生
じ、ノイズによるチャタリングは発生しない。その後、
微分回路ＤＦの特性、つまり帰還用インピーダンス要素
Ｚ2 および入力用インピーダンス要素Ｚ1 の時定数で決
まる勾配でコンパレータＣＰの非反転入力端子Ｔ12の電
圧Ｖ+ が下降していき、最終的には、基準信号ＶR の電
圧レベルに戻ってヒステリシスがなくなる。
被検信号ＶS が基準信号ＶR の電圧より小さくなった時
にコンパレータＣＰの出力電圧ＶO がローレベルからハ
イレベルへ変化し、このハイレベルの電圧が帰還用イン
ピーダンス要素Ｚ2 を介してコンパレータＣＰの非反転
入力端子Ｔ12に加わることになる。このとき、コンパレ
ータＣＰの非反転入力端子Ｔ12の電圧Ｖ+ は、基準信号
Ｖ R の電圧レベルから瞬時に上昇してヒステリシスが生
じ、ノイズによるチャタリングは発生しない。その後、
微分回路ＤＦの特性、つまり帰還用インピーダンス要素
Ｚ2 および入力用インピーダンス要素Ｚ1 の時定数で決
まる勾配でコンパレータＣＰの非反転入力端子Ｔ12の電
圧Ｖ+ が下降していき、最終的には、基準信号ＶR の電
圧レベルに戻ってヒステリシスがなくなる。
【００２５】以上のように、このヒステリシスコンパレ
ータ回路では、コンパレータＣＰの出力電圧ＶO がハイ
レベルからローレベルへ変化した直後、ならびにローレ
ベルからハイレベルへ変化した直後に、コンパレータＣ
Ｐの非反転入力端子Ｔ12の電圧Ｖ+ を大きく変化させ
て、ヒステリシス特性を持たせることができ、チャタリ
ングが起こりにくくすることができる。
ータ回路では、コンパレータＣＰの出力電圧ＶO がハイ
レベルからローレベルへ変化した直後、ならびにローレ
ベルからハイレベルへ変化した直後に、コンパレータＣ
Ｐの非反転入力端子Ｔ12の電圧Ｖ+ を大きく変化させ
て、ヒステリシス特性を持たせることができ、チャタリ
ングが起こりにくくすることができる。
【００２６】また、コンパレータＣＰの出力電圧ＶO が
ハイレベルからローレベルへ変化する前の基準信号ＶR
の電圧レベルとコンパレータＣＰの出力電圧ＶO がロー
レベルからハイレベルへ変化する前の基準信号ＶR の電
圧レベルとを同一にすることができるので、ヒステリシ
スによるパルス幅の延長分をなくすことができる。しか
も、帰還用インピーダンス要素Ｚ2 および入力用インピ
ーダンス要素Ｚ1をコンパレータＣＰの出力端子Ｔ13側
から見たときに微分回路ＤＦを構成するように設定する
だけでよく、特別な回路を別途必要としないので、基板
スペース，コストの面で有利である。
ハイレベルからローレベルへ変化する前の基準信号ＶR
の電圧レベルとコンパレータＣＰの出力電圧ＶO がロー
レベルからハイレベルへ変化する前の基準信号ＶR の電
圧レベルとを同一にすることができるので、ヒステリシ
スによるパルス幅の延長分をなくすことができる。しか
も、帰還用インピーダンス要素Ｚ2 および入力用インピ
ーダンス要素Ｚ1をコンパレータＣＰの出力端子Ｔ13側
から見たときに微分回路ＤＦを構成するように設定する
だけでよく、特別な回路を別途必要としないので、基板
スペース，コストの面で有利である。
【００２７】つぎに、図１における入力用インピーダン
ス要素Ｚ1 として抵抗を用い、帰還用インピーダンス要
素Ｚ2 としてコンデンサを用いた具体的な回路例を図２
に示す。図２において、ＲI1は入力用インピーダンス要
素Ｚ1 として使用される入力用抵抗であり、ＣF1は帰還
用インピーダンス要素Ｚ2 として使用される帰還用コン
デンサであり、帰還用コンデンサＣF1と入力用抵抗ＲI1
とが、コンパレータＣＰの出力端子Ｔ13から見て微分回
路を構成している。その他の構成は図１と同様である。
ス要素Ｚ1 として抵抗を用い、帰還用インピーダンス要
素Ｚ2 としてコンデンサを用いた具体的な回路例を図２
に示す。図２において、ＲI1は入力用インピーダンス要
素Ｚ1 として使用される入力用抵抗であり、ＣF1は帰還
用インピーダンス要素Ｚ2 として使用される帰還用コン
デンサであり、帰還用コンデンサＣF1と入力用抵抗ＲI1
とが、コンパレータＣＰの出力端子Ｔ13から見て微分回
路を構成している。その他の構成は図１と同様である。
【００２８】図３は図２のヒステリシスコンパレータ回
路の動作を示す波形図である。同図（ａ）には、被検信
号ＶS と、コンパレータＣＰの反転入力端子Ｔ11に加わ
る電圧Ｖ- （＝ＶS ）と、基準信号ＶR と、コンパレー
タＣＰの非反転入力端子Ｔ12に加わる電圧Ｖ+ （初期状
態では基準信号ＶR と等しい）とを示している。同図
（ｂ）には、コンパレータＣＰの出力端子Ｔ13に現れる
出力電圧ＶO を示している。
路の動作を示す波形図である。同図（ａ）には、被検信
号ＶS と、コンパレータＣＰの反転入力端子Ｔ11に加わ
る電圧Ｖ- （＝ＶS ）と、基準信号ＶR と、コンパレー
タＣＰの非反転入力端子Ｔ12に加わる電圧Ｖ+ （初期状
態では基準信号ＶR と等しい）とを示している。同図
（ｂ）には、コンパレータＣＰの出力端子Ｔ13に現れる
出力電圧ＶO を示している。
【００２９】その動作については、図１で説明した通り
であるが、ここで図３を参照しながら再度説明する。図
２のヒステリシスコンパレータ回路は、被検信号ＶS が
基準信号ＶR より小さいときは、コンパレータＣＰの出
力電圧ＶO がハイレベルである。被検信号Ｖ S の立ち上
がり時において、被検信号ＶS が基準信号ＶR を超えた
時にコンパレータＣＰの出力電圧ＶO がハイレベルから
ローレベルへ変化する。
であるが、ここで図３を参照しながら再度説明する。図
２のヒステリシスコンパレータ回路は、被検信号ＶS が
基準信号ＶR より小さいときは、コンパレータＣＰの出
力電圧ＶO がハイレベルである。被検信号Ｖ S の立ち上
がり時において、被検信号ＶS が基準信号ＶR を超えた
時にコンパレータＣＰの出力電圧ＶO がハイレベルから
ローレベルへ変化する。
【００３０】それにより、コンパレータＣＰの非反転入
力端子Ｔ12の電圧Ｖ+ も直ちに出力電圧ＶO の変化分だ
け変化する（下降する）。すなわち、ハイレベル時とロ
ーレベル時の出力電圧ＶO の差に相当する電圧だけ非反
転入力端子Ｔ12の電圧Ｖ+ が変化することになる。しか
し、いったん下降した電圧Ｖ+ は、ＣF1・ＲI1なる時定
数で上昇していき、ついには基準信号ＶR の電圧レベル
に復帰する。
力端子Ｔ12の電圧Ｖ+ も直ちに出力電圧ＶO の変化分だ
け変化する（下降する）。すなわち、ハイレベル時とロ
ーレベル時の出力電圧ＶO の差に相当する電圧だけ非反
転入力端子Ｔ12の電圧Ｖ+ が変化することになる。しか
し、いったん下降した電圧Ｖ+ は、ＣF1・ＲI1なる時定
数で上昇していき、ついには基準信号ＶR の電圧レベル
に復帰する。
【００３１】また、被検信号ＶS の立ち下がり時におい
て、被検信号ＶS が基準信号ＶR より小さくなった時に
コンパレータＣＰの出力電圧ＶO がローレベルからハイ
レベルへ変化する。それにより、コンパレータＣＰの非
反転入力端子Ｔ12の電圧Ｖ+ も直ちに出力電圧ＶO の変
化分だけ変化する（上昇する）。すなわち、ハイレベル
時とローレベル時の出力電圧ＶO の差に相当する電圧だ
け非反転入力端子Ｔ12の電圧Ｖ+ が変化することにな
る。しかし、いったん上昇した電圧Ｖ+ は、ＣF1・ＲI1
なる時定数で下降していき、ついには基準信号ＶR の電
圧レベルに復帰する。
て、被検信号ＶS が基準信号ＶR より小さくなった時に
コンパレータＣＰの出力電圧ＶO がローレベルからハイ
レベルへ変化する。それにより、コンパレータＣＰの非
反転入力端子Ｔ12の電圧Ｖ+ も直ちに出力電圧ＶO の変
化分だけ変化する（上昇する）。すなわち、ハイレベル
時とローレベル時の出力電圧ＶO の差に相当する電圧だ
け非反転入力端子Ｔ12の電圧Ｖ+ が変化することにな
る。しかし、いったん上昇した電圧Ｖ+ は、ＣF1・ＲI1
なる時定数で下降していき、ついには基準信号ＶR の電
圧レベルに復帰する。
【００３２】したがって、コンパレータＣＰは、被検信
号ＶS の立ち上がり時と立ち下がり時とで、同じ基準信
号ＶR で被検信号ＶS を比較することができる。言い換
えれば、コンパレータＣＰの出力電圧ＶO の反転直後の
チャタリング防止に必要な期間のみヒステリシスをもた
せることができる。この結果、従来例のように、ヒステ
リシスをもたせたことによるパルス幅の増加はなく、正
しいパルス幅を検出することができる。もちろん、ノイ
ズによるチャタリングの発生もない。
号ＶS の立ち上がり時と立ち下がり時とで、同じ基準信
号ＶR で被検信号ＶS を比較することができる。言い換
えれば、コンパレータＣＰの出力電圧ＶO の反転直後の
チャタリング防止に必要な期間のみヒステリシスをもた
せることができる。この結果、従来例のように、ヒステ
リシスをもたせたことによるパルス幅の増加はなく、正
しいパルス幅を検出することができる。もちろん、ノイ
ズによるチャタリングの発生もない。
【００３３】さらに、単に従来の帰還用インピーダンス
要素として抵抗に代えてコンデンサを使用するだけでよ
く、特別な回路を別途設ける必要はなく、基板スペース
が増大したり、コストが増大することはない。なお、時
定数を変えることにより、コンパレータＣＰの非反転入
力端子Ｔ12の電圧Ｖ+ の復帰に要する時間を変化させる
ことができる。
要素として抵抗に代えてコンデンサを使用するだけでよ
く、特別な回路を別途設ける必要はなく、基板スペース
が増大したり、コストが増大することはない。なお、時
定数を変えることにより、コンパレータＣＰの非反転入
力端子Ｔ12の電圧Ｖ+ の復帰に要する時間を変化させる
ことができる。
【００３４】つぎに、図１における入力用インピーダン
ス要素Ｚ1 として抵抗を用い、帰還用インピーダンス要
素Ｚ2 としてコンデンサおよび抵抗の並列回路を用いた
具体的な回路例を図４に示す。図４において、ＲI1は入
力用インピーダンス要素Ｚ1として使用される入力用抵
抗であり、帰還用コンデンサＣF1と帰還用抵抗ＲF1の直
列回路は帰還用インピーダンス要素Ｚ2 として使用さ
れ、帰還用コンデンサＣ F1および帰還用抵抗ＲF1と入力
用抵抗ＲI1とが、コンパレータＣＰの出力端子Ｔ 13から
見て微分回路を構成している。その他の構成は図２と同
様である。
ス要素Ｚ1 として抵抗を用い、帰還用インピーダンス要
素Ｚ2 としてコンデンサおよび抵抗の並列回路を用いた
具体的な回路例を図４に示す。図４において、ＲI1は入
力用インピーダンス要素Ｚ1として使用される入力用抵
抗であり、帰還用コンデンサＣF1と帰還用抵抗ＲF1の直
列回路は帰還用インピーダンス要素Ｚ2 として使用さ
れ、帰還用コンデンサＣ F1および帰還用抵抗ＲF1と入力
用抵抗ＲI1とが、コンパレータＣＰの出力端子Ｔ 13から
見て微分回路を構成している。その他の構成は図２と同
様である。
【００３５】このように、帰還用インピーダンスＺ2 と
して帰還用コンデンサＣF1および帰還用抵抗ＲF2の直列
回路を使用すると、コンパレータＣＰの出力電圧ＶO の
反転直後のヒステリシスの幅を変えることができる。ヒ
ステリシスの幅は、取り扱う信号の種類に応じて適宜決
定する。なお、コンパレータＣＰの非反転入力端子Ｔ12
を抵抗を介して接地した場合にも、上記と同様にヒステ
リシスの幅を変えることができる。
して帰還用コンデンサＣF1および帰還用抵抗ＲF2の直列
回路を使用すると、コンパレータＣＰの出力電圧ＶO の
反転直後のヒステリシスの幅を変えることができる。ヒ
ステリシスの幅は、取り扱う信号の種類に応じて適宜決
定する。なお、コンパレータＣＰの非反転入力端子Ｔ12
を抵抗を介して接地した場合にも、上記と同様にヒステ
リシスの幅を変えることができる。
【００３６】その他の点については、図２のヒステリシ
スコンパレータ回路と同様である。つぎに、図１におけ
る入力用インピーダンス要素Ｚ1 として抵抗を用い、帰
還用インピーダンス要素Ｚ2 としてコンデンサおよび抵
抗の並列回路を用いた具体的な回路例を図５に示す。図
５において、ＲI1は入力用インピーダンス要素Ｚ1とし
て使用される入力用抵抗であり、帰還用コンデンサＣF1
と帰還用抵抗ＲF1の並列回路が帰還用インピーダンス要
素Ｚ2 として使用され、帰還用コンデンサＣ F1および帰
還用抵抗ＲF1と入力用抵抗ＲI1とが、コンパレータＣＰ
の出力端子Ｔ 13から見て微分回路を構成している。その
他の構成は図２と同様である。
スコンパレータ回路と同様である。つぎに、図１におけ
る入力用インピーダンス要素Ｚ1 として抵抗を用い、帰
還用インピーダンス要素Ｚ2 としてコンデンサおよび抵
抗の並列回路を用いた具体的な回路例を図５に示す。図
５において、ＲI1は入力用インピーダンス要素Ｚ1とし
て使用される入力用抵抗であり、帰還用コンデンサＣF1
と帰還用抵抗ＲF1の並列回路が帰還用インピーダンス要
素Ｚ2 として使用され、帰還用コンデンサＣ F1および帰
還用抵抗ＲF1と入力用抵抗ＲI1とが、コンパレータＣＰ
の出力端子Ｔ 13から見て微分回路を構成している。その
他の構成は図２と同様である。
【００３７】図６は図５のヒステリシスコンパレータ回
路の動作を示す波形図である。同図（ａ）には、被検信
号ＶS と、コンパレータＣＰの反転入力端子Ｔ11に加わ
る電圧Ｖ- （＝ＶS ）と、コンパレータＣＰの非反転入
力端子Ｔ12に加わる電圧Ｖ+とを示している。同図
（ｂ）には、コンパレータＣＰの出力端子Ｔ13に現れる
出力電圧ＶO を示している。
路の動作を示す波形図である。同図（ａ）には、被検信
号ＶS と、コンパレータＣＰの反転入力端子Ｔ11に加わ
る電圧Ｖ- （＝ＶS ）と、コンパレータＣＰの非反転入
力端子Ｔ12に加わる電圧Ｖ+とを示している。同図
（ｂ）には、コンパレータＣＰの出力端子Ｔ13に現れる
出力電圧ＶO を示している。
【００３８】以下、図５のヒステリシスコンパレータ回
路の動作を図６を参照しながら説明する。図５のヒステ
リシスコンパレータ回路は、被検信号ＶS が基準電圧レ
ベルＶ+1より小さいときは、コンパレータＣＰの出力電
圧ＶO はハイレベルである。図６に示すように、被検信
号ＶS の立ち上がり時において、被検信号ＶS が基準電
圧レベルＶ+1を超えた時にコンパレータＣＰの出力電圧
ＶO がハイレベルからローレベルへ変化する。
路の動作を図６を参照しながら説明する。図５のヒステ
リシスコンパレータ回路は、被検信号ＶS が基準電圧レ
ベルＶ+1より小さいときは、コンパレータＣＰの出力電
圧ＶO はハイレベルである。図６に示すように、被検信
号ＶS の立ち上がり時において、被検信号ＶS が基準電
圧レベルＶ+1を超えた時にコンパレータＣＰの出力電圧
ＶO がハイレベルからローレベルへ変化する。
【００３９】それにより、コンパレータＣＰの非反転入
力端子Ｔ12の電圧Ｖ+ も直ちに電圧レベルＶ+1から出力
電圧ＶO の変化分だけ変化する（降下する）。すなわ
ち、ハイレベル時とローレベル時の出力電圧ＶO の差に
相当する電圧だけ非反転入力端子Ｔ12の電圧Ｖ+ が変化
することになる。しかし、いったん降下した電圧Ｖ
+ は、ＣF1・（ＲI1//ＲF1）なる時定数で上昇してい
き、ついには基準電圧レベルＶ +2に到達する。なお、上
記の（ＲI1//ＲF1）は、抵抗ＲI1，ＲF1の並列合成抵抗
を示す。
力端子Ｔ12の電圧Ｖ+ も直ちに電圧レベルＶ+1から出力
電圧ＶO の変化分だけ変化する（降下する）。すなわ
ち、ハイレベル時とローレベル時の出力電圧ＶO の差に
相当する電圧だけ非反転入力端子Ｔ12の電圧Ｖ+ が変化
することになる。しかし、いったん降下した電圧Ｖ
+ は、ＣF1・（ＲI1//ＲF1）なる時定数で上昇してい
き、ついには基準電圧レベルＶ +2に到達する。なお、上
記の（ＲI1//ＲF1）は、抵抗ＲI1，ＲF1の並列合成抵抗
を示す。
【００４０】一方、被検信号ＶS の立ち下がり時におい
ては、被検信号ＶS が基準電圧レベルＶ+2より小さくな
った時にコンパレータＣＰの出力電圧ＶO がローレベル
からハイレベルへ変化する。それにより、コンパレータ
ＣＰの非反転入力端子Ｔ12の電圧Ｖ+ も直ちに電圧レベ
ルＶ+2から出力電圧ＶO の変化分だけ変化する（上昇す
る）。すなわち、ハイレベル時とローレベル時の出力電
圧ＶO の差に相当する電圧だけ非反転入力端子Ｔ12の電
圧Ｖ+ が変化することになる。しかし、いったん上昇し
た電圧Ｖ+ は、ＣF1・（ＲI1//ＲF1）なる時定数で降下
していき、ついには基準電圧レベルＶ +1に到達する。
ては、被検信号ＶS が基準電圧レベルＶ+2より小さくな
った時にコンパレータＣＰの出力電圧ＶO がローレベル
からハイレベルへ変化する。それにより、コンパレータ
ＣＰの非反転入力端子Ｔ12の電圧Ｖ+ も直ちに電圧レベ
ルＶ+2から出力電圧ＶO の変化分だけ変化する（上昇す
る）。すなわち、ハイレベル時とローレベル時の出力電
圧ＶO の差に相当する電圧だけ非反転入力端子Ｔ12の電
圧Ｖ+ が変化することになる。しかし、いったん上昇し
た電圧Ｖ+ は、ＣF1・（ＲI1//ＲF1）なる時定数で降下
していき、ついには基準電圧レベルＶ +1に到達する。
【００４１】したがって、コンパレータＣＰの出力電圧
ＶO の反転直後のチャタリング防止に必要な期間のみヒ
ステリシスを大きくもたせることができる。この結果、
ノイズによるチャタリングの発生をより抑えることがで
きる。しかも、単に従来の帰還用インピーダンス要素と
して、帰還用抵抗ＲF1に加えて帰還用コンデンサＣF1を
並列に接続するだけでよく、特別な回路を別途設ける必
要はなく、基板スペースが増大したり、コストが増大す
ることはない。
ＶO の反転直後のチャタリング防止に必要な期間のみヒ
ステリシスを大きくもたせることができる。この結果、
ノイズによるチャタリングの発生をより抑えることがで
きる。しかも、単に従来の帰還用インピーダンス要素と
して、帰還用抵抗ＲF1に加えて帰還用コンデンサＣF1を
並列に接続するだけでよく、特別な回路を別途設ける必
要はなく、基板スペースが増大したり、コストが増大す
ることはない。
【００４２】さらに、時定数を変えることにより、コン
パレータＣＰの非反転入力端子Ｔ12の基準電圧レベルＶ
+1，Ｖ+2への到達に要する時間を変化させることができ
る。この発明の第２の実施例を図７ないし図９に基づい
て説明する。このヒステリシスコンパレータ回路は、図
７に示すように、図１における入力用インピーダンス要
素Ｚ1 を入力用抵抗ＲI1で構成し、帰還用インピーダン
ス要素Ｚ2 を帰還用コンデンサＣF1と帰還用抵抗ＲF3，
ＲF4とダイオードＤ1 ，Ｄ2とで構成したもので、その
他の構成は図１と同様である。
パレータＣＰの非反転入力端子Ｔ12の基準電圧レベルＶ
+1，Ｖ+2への到達に要する時間を変化させることができ
る。この発明の第２の実施例を図７ないし図９に基づい
て説明する。このヒステリシスコンパレータ回路は、図
７に示すように、図１における入力用インピーダンス要
素Ｚ1 を入力用抵抗ＲI1で構成し、帰還用インピーダン
ス要素Ｚ2 を帰還用コンデンサＣF1と帰還用抵抗ＲF3，
ＲF4とダイオードＤ1 ，Ｄ2とで構成したもので、その
他の構成は図１と同様である。
【００４３】つまり、帰還用インピーダンス要素は、帰
還用抵抗（第１のインピーダンス要素）ＲF3とダイオー
ド（一方向にのみ電流を流す第１の単方向通電素子）Ｄ
1 の直列回路と、帰還用抵抗（第２のインピーダンス要
素）ＲF4とダイオード（他方向にのみ電流を流す第２の
単方向通電素子）Ｄ2 の直列回路とを並列接続し、これ
らの並列回路に帰還用コンデンサＣF1を直列接続してい
る。この場合、帰還用抵抗ＲF3，ＲF4の抵抗値は異なる
値に設定している。
還用抵抗（第１のインピーダンス要素）ＲF3とダイオー
ド（一方向にのみ電流を流す第１の単方向通電素子）Ｄ
1 の直列回路と、帰還用抵抗（第２のインピーダンス要
素）ＲF4とダイオード（他方向にのみ電流を流す第２の
単方向通電素子）Ｄ2 の直列回路とを並列接続し、これ
らの並列回路に帰還用コンデンサＣF1を直列接続してい
る。この場合、帰還用抵抗ＲF3，ＲF4の抵抗値は異なる
値に設定している。
【００４４】上記において、被検信号ＶS の立ち上がり
時において、コンパレータＣＰの出力電圧ＶO がハイレ
ベルからローレベルへ変化したときは、ダイオードＤ1
がオンで、ダイオードＤ2 がオフであるので、ヒステリ
シスの幅はＲI1／（ＲI1＋Ｒ F3）・ＶO となり、ヒステ
リシスの減少の時定数はＣF1・（ＲI1＋ＲF3）となる。
時において、コンパレータＣＰの出力電圧ＶO がハイレ
ベルからローレベルへ変化したときは、ダイオードＤ1
がオンで、ダイオードＤ2 がオフであるので、ヒステリ
シスの幅はＲI1／（ＲI1＋Ｒ F3）・ＶO となり、ヒステ
リシスの減少の時定数はＣF1・（ＲI1＋ＲF3）となる。
【００４５】また、被検信号ＶS の立ち下がり時におい
て、コンパレータＣＰの出力電圧Ｖ O がローレベルから
ハイレベルへ変化したときは、ダイオードＤ1 がオフ
で、ダイオードＤ2 がオンであるので、ヒステリシスの
幅は、ＲI1／（ＲI1＋ＲF4）・ＶO となり、ヒステリシ
スの減少の時定数はＣF1・（ＲI1＋ＲF4）となる。この
ように構成すると、被検信号ＶS の立ち上がり時におい
てコンパレータＣＰの出力電圧ＶO がハイレベルからロ
ーレベルへ変化したときと、被検信号ＶSの立ち下がり
時においてコンパレータＣＰの出力電圧ＶO がローレベ
ルからハイレベルへ変化したときとで、ヒステリシスの
幅，ヒステリシスの減少特性を意図的に異ならせること
ができ、より広範な使用が可能となる。例えば、時定数
の設定を意図的に大きくすることによって、被検信号Ｖ
S が２個以上連続して入力されるときの２個目以降の被
検信号ＶS を無視すること（マスキング）が可能とな
る。
て、コンパレータＣＰの出力電圧Ｖ O がローレベルから
ハイレベルへ変化したときは、ダイオードＤ1 がオフ
で、ダイオードＤ2 がオンであるので、ヒステリシスの
幅は、ＲI1／（ＲI1＋ＲF4）・ＶO となり、ヒステリシ
スの減少の時定数はＣF1・（ＲI1＋ＲF4）となる。この
ように構成すると、被検信号ＶS の立ち上がり時におい
てコンパレータＣＰの出力電圧ＶO がハイレベルからロ
ーレベルへ変化したときと、被検信号ＶSの立ち下がり
時においてコンパレータＣＰの出力電圧ＶO がローレベ
ルからハイレベルへ変化したときとで、ヒステリシスの
幅，ヒステリシスの減少特性を意図的に異ならせること
ができ、より広範な使用が可能となる。例えば、時定数
の設定を意図的に大きくすることによって、被検信号Ｖ
S が２個以上連続して入力されるときの２個目以降の被
検信号ＶS を無視すること（マスキング）が可能とな
る。
【００４６】図８および図９は図７のヒステリシスコン
パレータ回路の動作を示す波形図であり、同図（ａ），
（ｂ）はそれぞれ図３（ａ），（ｂ）と同一部分の波形
を示している。図８は、被検信号ＶS の立ち上がり時に
おけるヒステリシスの発生から消滅までの時間を被検信
号ＶS であるアナログのパルス信号のパルス幅に比べて
十分に短く、被検信号ＶS の立ち下がり時におけるヒス
テリシスの発生から消滅までの時間を立ち上がり時の時
間よりも長くした場合の波形を示している。
パレータ回路の動作を示す波形図であり、同図（ａ），
（ｂ）はそれぞれ図３（ａ），（ｂ）と同一部分の波形
を示している。図８は、被検信号ＶS の立ち上がり時に
おけるヒステリシスの発生から消滅までの時間を被検信
号ＶS であるアナログのパルス信号のパルス幅に比べて
十分に短く、被検信号ＶS の立ち下がり時におけるヒス
テリシスの発生から消滅までの時間を立ち上がり時の時
間よりも長くした場合の波形を示している。
【００４７】このような特性にすると、被検信号ＶS と
して入力されるアナログのパルス信号において、後縁部
に凹凸があるようなパルス信号においても、２個目の以
降の山を無視して最初の山の幅のみ正確に検出すること
ができる。図９は、被検信号ＶS の立ち上がり時におけ
るヒステリシスの発生から消滅までの時間が被検信号Ｖ
S であるアナログのパルス信号のパルス幅に比べて十分
に長く、被検信号ＶS の立ち下がり時におけるヒステリ
シスの発生から消滅までの時間が立ち上がり時の時間よ
りも短い場合の場合の波形を示している。
して入力されるアナログのパルス信号において、後縁部
に凹凸があるようなパルス信号においても、２個目の以
降の山を無視して最初の山の幅のみ正確に検出すること
ができる。図９は、被検信号ＶS の立ち上がり時におけ
るヒステリシスの発生から消滅までの時間が被検信号Ｖ
S であるアナログのパルス信号のパルス幅に比べて十分
に長く、被検信号ＶS の立ち下がり時におけるヒステリ
シスの発生から消滅までの時間が立ち上がり時の時間よ
りも短い場合の場合の波形を示している。
【００４８】このような特性にすると、被検信号ＶS と
して入力されるアナログのパルス信号が連続した場合
に、２個目以降のパルス信号について無視することがで
きる。パルス数をカウントする場合等において、カウン
トしないようにできる。上記以外の点については図２の
ヒステリシスコンパレータ回路と同様である。なお、図
７において、入力用抵抗ＲI1と、帰還用抵抗ＲF3，ＲF4
およびダイオードＤ1 ，Ｄ2 よりなる回路とを入れ替え
た回路構成においても、上記の同様の動作をさせること
が可能である。
して入力されるアナログのパルス信号が連続した場合
に、２個目以降のパルス信号について無視することがで
きる。パルス数をカウントする場合等において、カウン
トしないようにできる。上記以外の点については図２の
ヒステリシスコンパレータ回路と同様である。なお、図
７において、入力用抵抗ＲI1と、帰還用抵抗ＲF3，ＲF4
およびダイオードＤ1 ，Ｄ2 よりなる回路とを入れ替え
た回路構成においても、上記の同様の動作をさせること
が可能である。
【００４９】この発明の第３の実施例を図１０に基づい
て説明する。このヒステリシスコンパレータ回路は、図
１０に示すように、図７における単体の入力用抵抗ＲI1
に代えて、入力用抵抗ＲI2およびダイオードＤ3 の直列
回路と入力用抵抗ＲI3およびダイオードＤ4 の直列回路
との並列回路を用いたもので、その他の構成は図７と同
様である。
て説明する。このヒステリシスコンパレータ回路は、図
１０に示すように、図７における単体の入力用抵抗ＲI1
に代えて、入力用抵抗ＲI2およびダイオードＤ3 の直列
回路と入力用抵抗ＲI3およびダイオードＤ4 の直列回路
との並列回路を用いたもので、その他の構成は図７と同
様である。
【００５０】この場合、入力用抵抗ＲI2，ＲI3および帰
還用抵抗ＲF3，ＲF4の抵抗値を、例えばＲI2：ＲF3＝Ｒ
I3：ＲF4を満たすように設定している。図７の回路構成
では、ヒステリシス幅および時定数の両方が変化する
が、図１０の実施例においては、入力用抵抗ＲI2，ＲI3
および帰還用抵抗ＲF3，ＲF4の抵抗値の比を上記のよう
に設定すると、ヒステリシス幅を同じにして、時定数の
みを変えることができる。
還用抵抗ＲF3，ＲF4の抵抗値を、例えばＲI2：ＲF3＝Ｒ
I3：ＲF4を満たすように設定している。図７の回路構成
では、ヒステリシス幅および時定数の両方が変化する
が、図１０の実施例においては、入力用抵抗ＲI2，ＲI3
および帰還用抵抗ＲF3，ＲF4の抵抗値の比を上記のよう
に設定すると、ヒステリシス幅を同じにして、時定数の
みを変えることができる。
【００５１】なお、入力用抵抗ＲI2，ＲI3および帰還用
抵抗ＲF3，ＲF4の抵抗値の比を、例えば、ＲI2＋ＲF3＝
ＲI3＋ＲF4を満たすように設定することもできる。この
場合、時定数を同じにしてヒステリシス幅のみを変える
ことができる。
抵抗ＲF3，ＲF4の抵抗値の比を、例えば、ＲI2＋ＲF3＝
ＲI3＋ＲF4を満たすように設定することもできる。この
場合、時定数を同じにしてヒステリシス幅のみを変える
ことができる。
【００５２】
【発明の効果】請求項１記載のヒステリシスコンパレー
タ回路によれば、コンパレータの出力電圧がハイレベル
からローレベルへ変化した直後、ならびにローレベルか
らハイレベルへ変化した直後に、コンパレータの非反転
入力端子の電圧を大きく変化させてヒステリシス特性を
持たせることができ、チャタリングが起こりにくくする
ことができる。
タ回路によれば、コンパレータの出力電圧がハイレベル
からローレベルへ変化した直後、ならびにローレベルか
らハイレベルへ変化した直後に、コンパレータの非反転
入力端子の電圧を大きく変化させてヒステリシス特性を
持たせることができ、チャタリングが起こりにくくする
ことができる。
【００５３】また、コンパレータの出力電圧がハイレベ
ルからローレベルへ変化する前の電圧レベルとコンパレ
ータの出力電圧がローレベルからハイレベルへ変化する
前の電圧レベルとを同一にすることができるので、ヒス
テリシスによるパルス幅の延長分をなくすことができ
る。しかも、帰還用インピーダンス要素および入力用イ
ンピーダンス要素をコンパレータの出力端子側から見た
ときに微分回路を構成するように設定するだけでよく、
特別な回路を別途必要としないので、基板スペース，コ
ストの面で有利である。
ルからローレベルへ変化する前の電圧レベルとコンパレ
ータの出力電圧がローレベルからハイレベルへ変化する
前の電圧レベルとを同一にすることができるので、ヒス
テリシスによるパルス幅の延長分をなくすことができ
る。しかも、帰還用インピーダンス要素および入力用イ
ンピーダンス要素をコンパレータの出力端子側から見た
ときに微分回路を構成するように設定するだけでよく、
特別な回路を別途必要としないので、基板スペース，コ
ストの面で有利である。
【００５４】請求項２記載のヒステリシスコンパレータ
回路によれば、被検信号の立ち上がり時においてコンパ
レータの出力電圧がハイレベルからローレベルへ変化し
たときと、被検信号の立ち下がり時においてコンパレー
タの出力電圧がローレベルからハイレベルへ変化したと
きとのヒステリシスの幅，ヒステリシスの減少特性を意
図的に異ならせることができ、より広範な使用が可能と
なる。
回路によれば、被検信号の立ち上がり時においてコンパ
レータの出力電圧がハイレベルからローレベルへ変化し
たときと、被検信号の立ち下がり時においてコンパレー
タの出力電圧がローレベルからハイレベルへ変化したと
きとのヒステリシスの幅，ヒステリシスの減少特性を意
図的に異ならせることができ、より広範な使用が可能と
なる。
【図１】この発明の第１の実施例のヒステリシスコンパ
レータ回路の構成を示す回路図である。
レータ回路の構成を示す回路図である。
【図２】図１のヒステリシスコンパレータ回路の具体的
な回路構成の一例を示す回路図である。
な回路構成の一例を示す回路図である。
【図３】図２のヒステリシスコンパレータ回路の動作を
示す波形図である。
示す波形図である。
【図４】図１のヒステリシスコンパレータ回路の具体的
な回路構成の他の例を示す回路図である。
な回路構成の他の例を示す回路図である。
【図５】図１のヒステリシスコンパレータ回路の具体的
な回路構成のさらに他の例を示す回路図である。
な回路構成のさらに他の例を示す回路図である。
【図６】図５のヒステリシスコンパレータ回路の動作を
示す波形図である。
示す波形図である。
【図７】この発明の第２の実施例のヒステリシスコンパ
レータ回路の構成を示す回路図である。
レータ回路の構成を示す回路図である。
【図８】図７のヒステリシスコンパレータ回路の動作を
示す波形図である。
示す波形図である。
【図９】同じく図７のヒステリシスコンパレータ回路の
動作を示す波形図である。
動作を示す波形図である。
【図１０】この発明の第３の実施例のヒステリシスコン
パレータの構成を示す回路図である。
パレータの構成を示す回路図である。
【図１１】ヒステリシスコンパレータ回路の従来例を示
す回路図である。
す回路図である。
【図１２】図１１のヒステリシスコンパレータ回路の動
作を示す波形図である。
作を示す波形図である。
ＣＰ コンパレータ Ｚ1 入力用インピーダンス要素 Ｚ2 帰還用インピーダンス要素 ＤＦ 微分回路 Ｔ11 反転入力端子 Ｔ12 非反転入力端子 Ｔ13 出力端子 ＲI1〜ＲI3 入力用抵抗 ＣF1 帰還用コンデンサ ＲF1〜ＲF4 帰還用抵抗 Ｄ1 〜Ｄ4 ダイオード
Claims (2)
- 【請求項１】 コンパレータと、このコンパレータの非
反転入力端子に接続した入力用インピーダンス要素と、
前記コンパレータの出力端子と非反転入力端子との間に
接続した帰還用インピーダンス要素とを備え、前記コン
パレータの出力端子側から前記帰還用インピーダンス要
素および入力用インピーダンス要素を見たときに前記帰
還用インピーダンス要素および入力用インピーダンス要
素が微分回路を構成するように前記帰還用インピーダン
ス要素および入力用インピーダンス要素の構成を設定し
たことを特徴とするヒステリシスコンパレータ回路。 - 【請求項２】 前記帰還用インピーダンス要素および入
力用インピーダンス要素の少なくとも一方を一方向にの
み電流を流す第１の単方向通電素子および第１のインピ
ーダンス要素の直列回路と他方向にのみ電流を流す第２
の単方向通電素子および第２のインピーダンス要素の直
列回路との並列回路を含んで構成し、前記帰還用インピ
ーダンス要素および入力用インピーダンス要素の少なく
とも一方における前記第１の単方向通電素子および第１
のインピーダンス要素の直列回路を通る一方向の電流経
路のインピーダンス値と前記第２の単方向通電素子およ
び第２のインピーダンス要素の直列回路を通る他方向の
電流経路のインピーダンス値とを異ならせたことを特徴
とする請求項１記載のヒステリシスコンパレータ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-26399 | 1992-02-13 | ||
| JP2639992 | 1992-02-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291899A true JPH05291899A (ja) | 1993-11-05 |
Family
ID=12192484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5017163A Pending JPH05291899A (ja) | 1992-02-13 | 1993-02-04 | ヒステリシスコンパレータ回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0558971A1 (ja) |
| JP (1) | JPH05291899A (ja) |
| AU (1) | AU3303493A (ja) |
| CA (1) | CA2089014A1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013034188A (ja) * | 2011-06-28 | 2013-02-14 | General Electric Co <Ge> | ２重比較器を利用して、信号フィードバックなしで精密な信号整流およびタイミングシステムを容易にするための方法 |
| JP2015149864A (ja) * | 2014-02-07 | 2015-08-20 | キヤノン株式会社 | 電源装置及び画像形成装置 |
| JP2019054345A (ja) * | 2017-09-13 | 2019-04-04 | ニッタン株式会社 | 信号検出回路 |
| JP2021040257A (ja) * | 2019-09-04 | 2021-03-11 | ローム株式会社 | 電圧比較回路 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2339982A (en) * | 1998-07-17 | 2000-02-09 | Ford Motor Co | Crankshaft angle signal thresholder with asymmetric hysteresis |
| CN108736862A (zh) * | 2018-07-02 | 2018-11-02 | 华北电力大学 | 一种用于正负极性雷电冲击下过零时刻的快速触发电路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58188923A (ja) * | 1982-04-28 | 1983-11-04 | Nippon Denso Co Ltd | 周期信号検出回路 |
-
1993
- 1993-02-04 JP JP5017163A patent/JPH05291899A/ja active Pending
- 1993-02-08 CA CA 2089014 patent/CA2089014A1/en not_active Abandoned
- 1993-02-11 EP EP93102134A patent/EP0558971A1/en not_active Withdrawn
- 1993-02-12 AU AU33034/93A patent/AU3303493A/en not_active Abandoned
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013034188A (ja) * | 2011-06-28 | 2013-02-14 | General Electric Co <Ge> | ２重比較器を利用して、信号フィードバックなしで精密な信号整流およびタイミングシステムを容易にするための方法 |
| JP2015149864A (ja) * | 2014-02-07 | 2015-08-20 | キヤノン株式会社 | 電源装置及び画像形成装置 |
| JP2019054345A (ja) * | 2017-09-13 | 2019-04-04 | ニッタン株式会社 | 信号検出回路 |
| JP2021182779A (ja) * | 2017-09-13 | 2021-11-25 | ニッタン株式会社 | 信号検出回路 |
| JP2021040257A (ja) * | 2019-09-04 | 2021-03-11 | ローム株式会社 | 電圧比較回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0558971A1 (en) | 1993-09-08 |
| AU3303493A (en) | 1993-08-19 |
| CA2089014A1 (en) | 1993-08-14 |
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