JP6066651B2 - 電源装置及び画像形成装置 - Google Patents

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本発明は、電圧を変換するDC/DCコンバータである電源装置及びその電源装置を備える画像形成装置に関する。
従来の降圧型のDC/DCコンバータは、例えば図7(a)に示すような回路構成である。尚、図7(a)に示すDC/DCコンバータの回路構成や動作の詳細については、後述する実施の形態において説明する。図7(a)に示す従来のDC/DCコンバータでは、基準電圧Vref1の電圧値を、DC/DCコンバータの所望の出力電圧と概ね同じに設定することで、出力電圧Voutを所望の電圧に制御することができる(例えば、特許文献1参照)。尚、基準電圧Vref1は、入力電圧をVinとすると、Vin>Vref1を満たすように設定されている。
図7(a)に示すDC/DCコンバータは、図7(b)に示すように回生電流Ifが減少し0となった時刻t82以降の時刻t83にスイッチング素子FET1がオンされ、ドレイン電流Idが0から流れ始める。従って、インダクタLsに流れる電流が0となる時間即ち電流波形が不連続となる時間(時刻t82〜時刻t83)が存在するため、『電流不連続型』と呼ばれている。ここで、図7(b)に示すように、図7(a)のDC/DCコンバータの出力電流Ioutは、インダクタLsに流れる電流の平均値である。図7(b)に示すように、ドレイン電流Idの時刻t80から時刻t81までの波形は、ハッチングで示すように三角形型となり、回生電流Ifの時刻t81から時刻t82までの波形も同様に三角形型となっている。ドレイン電流Id及び回生電流Ifのピーク値をIpkとすると、三角形型の頂点に相当するピーク値Ipkが出力電流Ioutに対して大きな値になってしまう。従って、電流不連続型のDC/DCコンバータの場合、スイッチング素子FET1やダイオードDsに電流定格の大きい素子を必要とし、コストアップを招くという課題がある。
このような課題を解決するために、図8(a)に示すような『電流連続型』と呼ばれるDC/DCコンバータが考案されている。図8(a)に電流連続型のDC/DCコンバータの構成を示す。尚、図8(a)に示す電流連続型のDC/DCコンバータの回路構成や動作の詳細については、後述する実施の形態において説明する。図8(b)に示すように、図8(a)のDC/DCコンバータでは、ドレイン電流Id及び回生電流Ifの波形は、台形型となり、インダクタLsに流れる電流が0となる時間が存在しない。従って、インダクタLsには常時連続して電流が流れる。電流連続型のDC/DCコンバータは、電流不連続型のDC/DCコンバータと比べて、インダクタLsに流れる電流が0となる時間がない分、ドレイン電流Id及び回生電流Ifのピーク値Ipkを出力電流Ioutに近づけることができる。従って、スイッチング素子FET1やダイオードDsに電流定格の小さい素子を使用することができ、コストダウンにつながる。
特開2003−284327号公報
しかしながら、電流連続型のDC/DCコンバータは、図8(a)に示すように、電流不連続型のDC/DCコンバータと比べて、オペアンプOP1や三角波発生装置OSCが必要となり、これらによるコストアップの課題は残る。一方、電流不連続型のDC/DCコンバータは、部品数は少ないが、上述したようにピーク電流Ipkが出力電流Ioutに比較して大きいため、電流定格の大きい素子が必要となる。
本発明は、このような状況のもとでなされたもので、安価な構成で電流連続型のDC/DCコンバータを構成することを目的とする。
前述の課題を解決するために、本発明は以下の構成を備える。
(1)入力電圧を降圧し前記入力電圧よりも低い出力電圧を出力する電源装置において、パルス電圧が供給されることにより電圧を出力するインダクタと、前記インダクタに前記パルス電圧を出力するためにオンオフされるスイッチング素子と、前記インダクタから出力される電圧と基準電圧との誤差に応じた電圧を出力する誤差検出手段と、前記誤差検出手段により出力された電圧に基づき前記スイッチング素子のオンオフを制御する制御手段と、第一抵抗と第一コンデンサとを有し、前記スイッチング素子のオン時間又はオフ時間を決定する決定手段と、を備え、前記第一抵抗は、前記誤差検出手段の出力を前記制御手段に供給するためのラインと前記スイッチング素子の電圧入力側のラインとの間に接続され、前記第一コンデンサは、前記誤差検出手段の出力を前記制御手段に供給するためのラインと基準電位との間に接続されていることを特徴とする電源装置。
(2)記録材に画像形成を行う画像形成装置であって、前記(1)に記載の電源装置を備えることを特徴とする画像形成装置。
本発明によれば、安価な構成で電流連続型のDC/DCコンバータを構成することができる。
実施例1のDC/DCコンバータの回路図 実施例1のDC/DCコンバータの動作を説明する波形図、DC/DCコンバータの回路図 実施例2のDC/DCコンバータの回路図 実施例2のDC/DCコンバータの動作を説明する波形図、DC/DCコンバータの回路図 実施例3のDC/DCコンバータの回路図、DC/DCコンバータの動作を説明する波形図 実施例4の画像形成装置の構成図 従来例のDC/DCコンバータの回路図、DC/DCコンバータの動作を説明する波形図 従来例のDC/DCコンバータの回路図、DC/DCコンバータの動作を説明する波形図
以下本発明を実施するための形態を、実施例により詳しく説明する。
[実施例との比較のための従来のDC/DCコンバータの構成及び動作]
後述する実施例との比較のために、背景技術で示した図7(a)及び図8(a)の従来のDC/DCコンバータの構成及び動作について説明する。
(従来の電流不連続型のDC/DCコンバータの構成及び動作)
図7(a)は、従来の降圧型のDC/DCコンバータを示す図である。電界効果トランジスタ等のスイッチング素子FET1は、入力電圧Vinを供給され、後述するコンパレータCmp0によりオンオフを制御されてスイッチング動作を行う。スイッチング素子FET1がスイッチング動作を行うと、インダクタLsにパルス電圧が供給される。インダクタLsに供給されたパルス電圧は、インダクタLs、ダイオードDs、コンデンサCsよって直流電圧に変換され、出力電圧Voutとして出力される。出力電圧Voutは、コンパレータCmp0の非反転入力端子(以下、V+端子という)にも供給される。
一方、コンパレータCmp0の反転入力端子(以下、V−端子という)には、抵抗R10を介して、基準電圧Vref1が供給される。基準電圧Vref1は、Vin>Vref1を満たすように設定される。更に、コンパレータCmp0のV−端子は、ダイオードD1を介して、スイッチング素子FET1のドレインに接続される。コンパレータCmp0の出力は、スイッチング素子FET1の制御端子であるゲートVgに供給される。また、コンパレータCmp0の出力は、抵抗R1によって入力電圧Vinにプルアップされる。
図7(b)に、図7(a)に示す電流不連続型のDC/DCコンバータの動作を表す。図7(b)は、上から、スイッチング素子FET1のゲートVgの電圧波形、コンパレータCmp0のV+端子及びV−端子の電圧波形である。尚、実線がコンパレータCmp0のV+端子の電圧波形、破線がコンパレータCmp0のV−端子の電圧波形をそれぞれ示す。更に、スイッチング素子FET1のドレイン電流Id、ダイオードDsに流れる順方向の電流である回生電流If及び出力電流Ioutのそれぞれを示す。時刻t80でスイッチング素子FET1がオンすると、スイッチング素子FET1のドレイン電圧が概ね入力電圧Vinと等しくなり、ドレイン電流Idが流れ始める。このとき、基準電圧Vref1はVin>Vref1を満たすように設定されているため、ダイオードD1には逆方向に電圧が印加される。従って、コンパレータCmp0のV−端子の電圧は基準電圧Vref1となる。一方、スイッチング素子FET1がオンすることで出力電圧Vout(=V+端子)の電圧も上昇していく。コンパレータCmp0のV+端子の電圧が上昇して基準電圧Vref1に達すると、コンパレータCmp0の出力はハイインピーダンスとなる。コンパレータCmp0の出力は、抵抗R1によってプルアップされているため、スイッチング素子FET1がオフする。
時刻t81でスイッチング素子FET1がオフすると、それまで入力電圧Vin→スイッチング素子FET1→インダクタLsのルートで流れていたドレイン電流Idが流れなくなる。そうすると、インダクタLsは、ダイオードDs側から回生電流Ifを引き込む。回生電流Ifは、GND(グランド)→ダイオードDs→インダクタLsのルートで流れる。このとき、ダイオードDsは順方向に電圧が印加されるため、ダイオードDsのカソード電圧は概ね0になり、ダイオードD1のカソード電圧も概ね0となる。そうすると、基準電圧Vref1→抵抗R10→ダイオードD1のルートで電流が流れ、コンパレータCmp0のV−端子の電圧は概ね0となる。これにより、コンパレータCmp0の出力は、ハイインピーダンスを保つこととなり、スイッチング素子FET1はオフ状態を維持する。これにより、出力電圧Vout(=V+端子)は減少していく。また、回生電流Ifも減少していく。
時刻t82で、回生電流Ifが0になると、スイッチング素子FET1のドレイン端子電圧は、緩やかに上昇していく。これによりコンパレータCmp0のV−端子の電圧も緩やかに上昇し、時刻t83でV+端子の電圧に達し、コンパレータCmp0の出力がローレベルとなり、再びスイッチング素子FET1がオンする。これにより、ダイオードD1は逆方向に電圧が印加され、コンパレータCmp0のV−端子の電圧は基準電圧Vref1となる。よって、コンパレータCmp0の出力がローレベルを保つこととなり、スイッチング素子FET1はオン状態を維持する。これ以降、上述した時刻t80〜時刻t83の動作を繰り返すことで、DC/DCコンバータはスイッチング動作を継続する。
(従来の電流連続型のDC/DCコンバータの構成及び動作)
図8(a)に電流連続型のDC/DCコンバータの構成を示す。図7(a)で説明した構成と同じものには同じ符号を付し、説明は省略する。電流連続型のDC/DCコンバータは、出力電圧Voutと基準電圧Vref1をオペアンプOP1で比較する。オペアンプOP1は誤差増幅器であり、オペアンプOP1の出力は誤差増幅信号としてコンパレータCmp0のV−端子に供給される。一方、コンパレータCmp0のV+端子には、三角波発生装置OSCから三角波が入力される。コンパレータCmp0は、V−端子に入力された誤差増幅信号とV+端子に入力された三角波を比較してスイッチング素子FET1のスイッチング動作を制御する。よって、スイッチング素子FET1のスイッチング周波数は、三角波発生装置OSCが生成する三角波の周波数と同じとなり、スイッチング素子FET1のオンデューティを増減させることで出力電圧Voutを安定化させる。
[DC/DCコンバータの構成]
図1に実施例1のDC/DCコンバータの回路図を示す。本実施例の特徴は、誤差検出を行う誤差検出手段としてのコンパレータCmp1と、スイッチング素子FET1を駆動する制御手段としてのコンパレータCmp2の間に、抵抗Rc、コンデンサCaからなる決定手段としてのタイマ回路を設けたことである。これにより、スイッチング素子FET1のオフ時間toffを概ね一定とし、電流連続型のDC/DCコンバータを構成する。
入力電圧Vinは、電界効果トランジスタであるスイッチング素子FET1に供給される。スイッチング素子FET1が後述するコンパレータCmp2によりオンオフされるスイッチング動作を行うと、インダクタLsにパルス電圧が供給される。インダクタLsに供給されたパルス電圧は、インダクタLs、ダイオードDs、コンデンサCsよって直流電圧に変換され、出力電圧Voutとして出力される。出力電圧Voutは、コンパレータCmp1の反転入力端子(以下、V1−端子という)に供給される。一方、コンパレータCmp1の非反転入力端子(以下、V1+端子という)には、基準電圧Vref1が供給される。基準電圧Vref1は、DC/DCコンバータの所望の出力電圧と概ね同じ値に設定する。
第一コンパレータでもあるコンパレータCmp1の出力は、タイマ回路の第一抵抗である抵抗Rcの一端及び第一コンデンサであるコンデンサCaの一端に接続される。抵抗Rcの他端は入力電圧Vinに接続される。コンデンサCaの他端はグランドに接続される。抵抗Rcの一端及びコンデンサCaの一端は、第二コンパレータでもあるコンパレータCmp2の反転入力端子(以下、V2−端子という)にも接続される。一方、コンパレータCmp2の非反転入力端子(以下、V2+端子という)には、所定電圧である基準電圧Vref2が供給される。尚、基準電圧Vref2は入力電圧Vinより低い電圧値が設定される。コンパレータCmp2の出力は、スイッチング素子FET1の制御端子であるゲートVgに供給される。また、コンパレータCmp2の出力は、抵抗R1によって入力電圧Vinにプルアップされる。
[DC/DCコンバータの動作]
図2(a)に、図1で説明したDC/DCコンバータの動作を説明する波形図を示す。図2(a)には、上から、スイッチング素子FET1のゲートVgの電圧波形、コンパレータCmp1のV1+端子及びV1−端子の電圧波形、コンパレータCmp2のV2+端子及びV2−端子の電圧波形を示す。尚、V1+端子及びV2+端子の波形を実線で示し、V1−端子及びV2−端子の波形を破線で示す。更に、図2(a)には、スイッチング素子FET1のドレイン電流Idの波形、ダイオードDsの順方向に流れる電流である回生電流If、出力電流Ioutの波形をそれぞれ示す。
時刻t10でスイッチング素子FET1がオンすると、スイッチング素子FET1のドレイン電圧が概ね入力電圧Vinと等しくなり、ドレイン電流Idが流れ、ドレイン電流Idの増加とともに出力電圧Voutが上昇していく。従って出力電圧Voutが供給されているコンパレータCmp1のV1−端子の電圧も上昇していく。時刻t11で、コンパレータCmp1のV1−端子の電圧が、V1+端子に入力されている基準電圧Vref1に達すると、コンパレータCmp1はローレベルを出力する。コンパレータCmp1の出力がローレベルになると、それまでコンデンサCaに充電されていた電圧はコンパレータCmp1に引き抜かれて放電され、コンデンサCaの端子電圧は瞬時に0となる。これは、コンパレータCmp1が、コンデンサCaに充電された電荷を放電することによりタイマ回路をリセットしたともいえる。タイマ回路がリセットされたことにより、コンパレータCmp2のV2−端子の電圧も瞬時に0となり、コンパレータCmp2の出力がハイインピーダンスとなる。コンパレータCmp2の出力は、抵抗R1によって入力電圧Vinにプルアップされているため、スイッチング素子FET1がオフする。
時刻t11でスイッチング素子FET1がオフすると、それまで入力電圧Vin→スイッチング素子FET1→インダクタLsのルートで流れていたドレイン電流Idが流れなくなる。このため、インダクタLsはダイオードDs側から回生電流Ifを引き込む。回生電流Ifは、グランド(以下、GNDとする)→ダイオードDs→インダクタLsのルートで流れ、時間とともに減少していく。また、出力電圧Voutの電圧も減少していき、出力電圧Voutが入力されるコンパレータCmp1のV1−端子の電圧も減少していく。コンパレータCmp1のV1+端子に入力される基準電圧Vref1は、所望の出力電圧と概ね同じ値に設定されている。このため、V1+端子に入力される基準電圧Vref1よりもV1−端子に入力される出力電圧Voutの値が小さくなり、コンパレータCmp1の出力はハイインピーダンスとなる。
コンパレータCmp1の出力がハイインピーダンスになると、コンデンサCaが入力電圧Vin→抵抗Rc→コンデンサCaの経路で充電され、コンデンサCaの端子電圧が0から徐々に上昇していく。従って、コンデンサCaの一端が接続されているコンパレータCmp2のV2−端子の電圧も、0から徐々に上昇していく。
時刻t12で、コンデンサCaの端子電圧が上昇し、コンパレータCmp1のV2−端子の電圧が上昇して、V2+端子に入力されている基準電圧Vref2に達すると、コンパレータCmp2はローレベルを出力する。コンパレータCmp2の出力がローレベルになるとスイッチング素子FET1がオンする。すなわち、スイッチング素子FET1のオフ時間toffは、コンデンサCaの端子電圧が0から基準電圧Vref2と等しくなるまで充電されるのに必要な時間で決定される。尚、タイマ回路の抵抗RcとコンデンサCaにより決定される時定数が一定である場合、コンパレータCmp2のV2+端子に入力される基準電圧Vref2が高い電圧値に設定されると、スイッチング素子FET1のオフ時間toffが長くなる。一方、基準電圧Vref2が低い電圧値に設定されると、スイッチング素子FET1のオフ時間toffは短くなる。
時刻t12でスイッチング素子FET1がオンすると、再びコンパレータCmp1のV1−端子の電圧が上昇していく。これ以降は、上述した時刻t10〜時刻t12の動作を繰り返すことで、DC/DCコンバータはスイッチング動作を継続する。尚、コンデンサCaは、コンパレータCmp1の出力がローレベルとなる時刻t13まで充電される。図2(a)に示すように、コンパレータCmp2のV2−端子の、時刻t11〜時刻t13における波形は、RC積分回路であるタイマ回路の抵抗Rc及びコンデンサCaによるコンデンサCaの充電曲線となっている。尚、基準電圧Vref2が一定である場合、タイマ回路の時定数が長い時定数に設定されると、スイッチング素子FET1のオフ時間toffが長くなる。一方、タイマ回路の時定数が短い時定数に設定されると、スイッチング素子FET1のオフ時間toffが短くなる。
このように、スイッチング素子FET1のオフ時間toffは、コンデンサCaの端子電圧が0から基準電圧Vref2と等しくなるまで充電されるのに必要な時間により決定される。コンデンサCaの端子電圧が0から基準電圧Vref2と等しい電圧となるまで充電されるのに必要な時間は、ドレイン電流Id及び回生電流Ifの値によらず概ね一定である。尚、タイマ回路は、コンデンサCaが充電されるまでの間、時間を計時しているものとみなすこともできる。スイッチング素子FET1は、計時手段としてのタイマ回路の計時結果が、0Vに相当する初期値から基準電圧Vref2に相当する予め規定の計時時刻になるまでの間オフ(尚、後述する実施例2ではオン)されると考えることもできる。このように本実施例では、スイッチング素子FET1やダイオードDsに流れる電流(IdやIf)が0となったタイミングを基にスイッチング素子FET1のオフ及びオンを決定する電流不連続型の動作をせず、電流連続型の動作をすることとなる。
[他の実施例]
図2(b)に示すように、スイッチング素子FET1の制御端子とコンパレータCmp2の出力の間に、スイッチング素子FET1のノイズ防止のためのゲート抵抗Rgを接続してもよい。また、高い出力電圧Voutを得たい場合等コンパレータCmp1の入力耐圧を超えないようにするために、出力電圧Voutを分圧抵抗Ra、Rbで分圧し、コンパレータCmp1のV1−端子に入力してもよい。更に、コンデンサCaの一端に、コンパレータCmp1に流れる電流を制限するために放電抵抗Rdを接続したり、コンパレータCmp1にシュミットトリガ特性を付加しノイズを防止するための正帰還抵抗Reを付加したりしてもよい。また、基準電圧Vref1と基準電圧Vref2を、共通の定電圧源から得てもよい。例えば、ツェナーダイオードZD1のカソード側を、電圧降下のための抵抗R5を介して入力電圧Vinに接続し、更にツェナーダイオードZD1のカソード側をコンパレータCmp1のV1+端子及びコンパレータCmp2のV2+端子に接続する。このとき、ツェナーダイオードZD1のツェナー電圧を、コンパレータCmp1のV1+端子及びコンパレータCmp2のV2+端子に入力する共通の基準電圧として、基準電圧Vref3とすればよい。尚、コンパレータCmp1のV1+端子に接続されるツェナーダイオードZD1は、例えばシャントレギュレータでもよく、一定の電圧を発生する定電圧源であればよい。
以上、本実施例によれば、安価な構成で電流連続型のDC/DCコンバータを構成することができる。
[DC/DCコンバータの構成]
図3に実施例2のDC/DCコンバータの回路図を示す。本実施例では、実施例1の図1で説明したコンパレータCmp1及びCmp2について、入力端子の論理が共に逆になっている。これにより、本実施例では、スイッチング素子FET1のオン時間tonを概ね一定とし、電流連続型のDC/DCコンバータを構成する。尚、実施例1の図1で説明した構成と同じものには同じ符号を付し、説明は省略する。
出力電圧Voutは、コンパレータCmp3の非反転入力端子(以下、V3+端子という)に供給される。一方、コンパレータCmp3の反転入力端子(以下、V3−端子という)には、基準電圧Vref1が供給される。基準電圧Vref1の設定については実施例1と同様である。
コンパレータCmp3の出力は、タイマ回路である抵抗Rcの一端及びコンデンサCaの一端に接続される。抵抗Rcの一端及びコンデンサCaの一端は、コンパレータCmp4の非反転入力端子(以下、V4+端子という)にも供給される。一方、コンパレータCmp4の反転入力端子(以下、V4−端子という)には、基準電圧Vref2が供給される。コンパレータCmp4の出力は、スイッチング素子FET1の制御端子であるゲートVgに供給される。また、コンパレータCmp4の出力は、抵抗R1によって入力端子Vinにプルアップされる。
[DC/DCコンバータの動作]
図4(a)に、図3で説明したDC/DCコンバータの動作を説明する波形図を示す。尚、図4(a)は、実施例1の図2(a)のコンパレータCmp1に対してコンパレータCmp3についての電圧波形、コンパレータCmp2に対してコンパレータCmp4についての電圧波形を示している他は、実施例1の図2(a)と同様の波形図を示している。
時刻t21でスイッチング素子FET1がオフすると、それまで入力電圧Vin→スイッチング素子FET1→インダクタLsのルートで流れていたドレイン電流Idが流れなくなる。このため、インダクタLsはダイオードDs側から回生電流Ifを引き込む。回生電流Ifは、GND→ダイオードDs→インダクタLsのルートで流れ、時間とともに減少していく。また、出力電圧Voutの電圧も減少していき、出力電圧Voutが入力されるコンパレータCmp3のV3+端子の電圧も減少していく。
時刻t22で、コンパレータCmp3のV3+端子の電圧が減少し、基準電圧Vref1に達すると、コンパレータCmp3はローレベルを出力する。コンパレータCmp3の出力がローレベルになると、それまでコンデンサCaに充電されていた電圧が放電され、コンデンサCaの端子電圧は瞬時に0となる。これにより、コンパレータCmp4のV4+端子の電圧も瞬時に0となり、コンパレータCmp4の出力がローレベルとなって、スイッチング素子FET1がオンする。
時刻t22でスイッチング素子FET1がオンすると、スイッチング素子FET1のドレイン電圧が概ね入力電圧Vinとなり、ドレイン電流Idが流れる。ドレイン電流Idの増加とともに出力電圧Voutの電圧が上昇していく。従って出力電圧Voutが供給されているコンパレータCmp3のV3+端子の電圧も上昇していく。これにより、コンパレータCmp3の出力はハイインピーダンスとなる。コンパレータCmp3の出力がハイインピーダンスになると、コンデンサCaが入力電圧Vin→抵抗Rc→コンデンサCaの経路で充電され、コンデンサCaの端子電圧が0から徐々に上昇していく。従って、コンデンサCaの一端が接続されているコンパレータCmp4のV4+端子の電圧も、0から徐々に上昇していく。
時刻t23で、コンパレータCmp4のV4+端子の電圧が上昇し、V4−端子に入力されている基準電圧Vref2に達すると、コンパレータCmp4の出力はハイインピーダンスとなる。コンパレータCmp4の出力は、抵抗R1によって入力電圧Vinにプルアップされているため、スイッチング素子FET1がオフする。すなわち、スイッチング素子FET1のオン時間tonは、コンデンサCaの端子電圧が0から基準電圧Vref2と等しい電圧となるまで充電されるのに必要な時間で決定される。
時刻t23でスイッチング素子FET1がオフすると、再びコンパレータCmp3のV3+端子の電圧が減少していく。これ以降は、上述した時刻t21〜時刻t23の動作を繰り返すことで、DC/DCコンバータはスイッチング動作を継続する。尚、コンデンサCaは、コンパレータCmp3の出力がローレベルとなる時刻t24まで充電される。図4(a)に示すように、コンパレータCmp4のV4+端子の、時刻t22〜時刻t24における波形は、RC積分回路であるタイマ回路の抵抗Rc及びコンデンサCaによるコンデンサCaの充電曲線となっている。また、基準電圧Vref2及びタイマ回路の時定数と、スイッチング素子FET1のオン時間tonとの関係は、実施例1と同様である。
このように、スイッチング素子FET1のオン時間tonは、コンデンサCaの端子電圧が0から基準電圧Vref2と等しい電圧になるまで充電されるのに必要な時間により決定される。この時間は、ドレイン電流Id及び回生電流Ifの値によらず概ね一定である。従って、本実施例のDC/DCコンバータは、電流連続型の動作をすることとなる。
[他の実施例]
実施例1の図2(b)に示した回路図と同様、図4(b)に示すように、ゲート抵抗Rgや、分圧抵抗Ra、Rb、コンデンサCaの放電抵抗Rd、コンパレータCmp3にシュミットトリガ特性を付加するための正帰還抵抗Reを付加してもよい。また、基準電圧Vref1と基準電圧Vref2を、ツェナーダイオードZD1を用いた共通の定電圧源から得て基準電圧Vref3としてもよい。
以上、本実施例によれば、安価な構成で電流連続型のDC/DCコンバータを構成することができる。
[DC/DCコンバータの構成]
図5(a)に実施例3のDC/DCコンバータの回路図を示す。本実施例は、図3に示した実施例2のDC/DCコンバータに、スイッチング素子FET1に流れるドレイン電流Idを制限する制限手段であるドレイン電流リミット回路(以下、単にリミット回路とする)を設けたことが特徴である。更に、リミット回路によってドレイン電流Idにリミットがかかった際、そのリミット動作を規定時間継続させる制限時間決定手段である新たなタイマ回路を設けたことが特徴である。尚、本実施例の新たなタイマ回路を実施例1、2のタイマ回路と区別するため、以降、リミット動作用タイマ回路と記載する。本実施例では、リミット回路とリミット動作用タイマ回路を設けることにより、DC/DCコンバータの出力電流Ioutが過大になった場合に、出力電圧Voutを低下させることができる。
[DC/DCコンバータの構成及び動作]
図5(a)のDC/DCコンバータにおいて、出力電流Ioutが過大となった場合の動作を図5(b)に示す。尚、図5(b)は、実施例2の図4(a)と同様の波形図を示している。本実施例のリミット回路は、第二抵抗である電流検出抵抗Ris、第三抵抗である抵抗R2、トランジスタTr1から構成される。電流検出抵抗Risは、入力電圧Vinとスイッチング素子FET1の間に接続され、一端がトランジスタTr1のエミッタに、他端が抵抗R2を介してトランジスタTr1のベースに接続されている。トランジスタTr1のコレクタには、後述するリミット動作用タイマ回路が接続されている。
また、本実施例のリミット動作用タイマ回路は、抵抗R3、第二コンデンサであるコンデンサC1、第四抵抗である抵抗R4、ダイオードD4から構成される。抵抗R3の一端はリミット回路のトランジスタTr1のコレクタに接続され、他端はダイオードD4のアノードに接続されている。ダイオードD4のカソードはコンパレータCmp3のV3+端子に入力されている。尚、ダイオードD4のカソードは、コンパレータCmp4のV4+端子に入力する構成としてもよく、以下に説明するものと同様の動作をする。また、コンパレータCmp3のV3+端子には抵抗Raを介して出力電圧Voutが入力されている。ダイオードD4のアノードは、並列に接続されたコンデンサC1及び抵抗R4の一方の接続点に接続されている。並列に接続されたコンデンサC1及び抵抗R4の他方の接続点はグランドに接続されている。尚、コンデンサC1に充電された電荷は、抵抗Ra及び抵抗R4によって放電される。
時刻t50でスイッチング素子FET1がオンすると、スイッチング素子FET1のドレイン電圧が概ね入力電圧Vinとなり、ドレイン電流Idが流れる。ドレイン電流Idが上昇すると、出力電圧Voutの電圧が上昇していく。従ってコンパレータCmp3のV3+端子の電圧が上昇し、コンパレータCmp3の出力はハイインピーダンスとなる。コンパレータCmp3の出力がハイインピーダンスになると、コンデンサCaが入力電圧Vin→抵抗Rc→コンデンサCaの経路で充電され、コンデンサCaの端子電圧が0から徐々に上昇していく。これにより、コンパレータCmp4のV4+端子の電圧も0から徐々に上昇していく。
時刻t51で、ドレイン電流Idが上昇し、電流検出抵抗Risの両端電圧がトランジスタTr1のエミッタ−ベース間のオン電圧Vbe(一般に0.6V程度)に達すると、トランジスタTr1がオンする。このときのドレイン電流Idの値をIthとすると、Ithは概ね下式(1)で表される。
Figure 0006066651
トランジスタTr1がオンすると、入力電圧Vin→トランジスタTr1→抵抗R3→ダイオードD4→コンパレータCmp3のV3+端子のルートで電圧が供給され、コンパレータCmp3のV3+端子の電圧が概ね入力電圧Vinまで跳ね上がる。また、このとき、トランジスタTr1のコレクタ電圧は、R3を介してコンデンサC1にも供給されており、コンデンサC1の電圧も瞬時に概ね入力電圧Vinまで充電される。コンデンサC1の充電電圧は、抵抗R4及びダイオードD4を介して抵抗Raにより放電され低下する。従って、コンデンサC1の端子電圧が入力電圧Vinから基準電圧Vref1に低下するまでの時間ΔTrcの間、コンパレータCmp3のV3+端子の電圧は基準電圧Vref1より高い電圧を維持することとなる。これにより、コンパレータCmp3の出力はハイインピーダンスを維持する。
時刻t52で、コンパレータCmp4のV4+端子の電圧が上昇して基準電圧Vref2に達すると、コンパレータCmp4の出力はハイインピーダンスとなる。コンパレータCmp4の出力は、抵抗R1によって入力電圧Vinにプルアップされているため、スイッチング素子FET1がオフする。すなわち、スイッチング素子FET1のオン時間tonは、コンデンサCaの端子電圧が0から基準電圧Vref2になるまで充電されるのに必要な時間である。
スイッチング素子FET1が次にオンするタイミングである時刻t53は、コンパレータCmp3のV3+端子の電圧が減少して基準電圧Vref1に達し、コンパレータCmp3の出力がハイインピーダンスからローレベルに変化したときである。先に説明したとおり、コンデンサC1の端子電圧が入力電圧Vinから基準電圧Vref1に低下するまでの時間ΔTrcの間、コンパレータCmp3の出力はハイインピーダンスを維持することとなる。よって、このΔTrcを十分長い時間に設定することで、出力電圧Voutを低下させることができる。尚、コンデンサC1は、コンパレータCmp3の出力がV3+端子が基準電圧Vref1と等しい電圧になる時刻t53まで放電される。図5(b)に示すように、コンパレータCmp3のV3+端子の、時刻t51〜時刻t53における波形は、リミット動作用タイマ回路のコンデンサC1の放電曲線となっている。尚、リミット動作用タイマ回路の時定数が長い時定数に設定されると、ΔTrcは長くなる。
本実施例のリミット回路及びリミット動作用タイマ回路は、実施例2のスイッチング素子FET1のオン時間tonを一定とする回路に適用して説明した。実施例2のDC/DCコンバータでは、スイッチング素子FET1のオン時間tonを一定とし、スイッチング素子FET1のオフ時間については規定していない。このような場合に、本実施例のリミット回路及びリミット動作用タイマ回路によって、オフ時間をΔTrcにより決定し、出力電圧Voutを低下させることができる。また、本実施例は、実施例1のスイッチング素子FET1のオフ時間toffを一定とする回路に適用してもよい。実施例1において、出力電流Ioutが過大となった場合に、一定の値であるスイッチング素子FET1のオフ時間toffでは出力電圧Voutを低下させるに十分な時間とならないおそれもある。この場合、本実施例のリミット回路及びリミット動作用タイマ回路を適用することにより次のような効果がある。即ち、リミット回路によりドレイン電流Idに制限がかかり、リミット動作用タイマ回路によりスイッチング素子FET1のオフ時間toffよりも長いΔTrcを設定しておくことで、スイッチング素子FET1をΔTrcでオフすることができる。そして、出力電圧Voutを低下させるに十分な時間を確保することができる。
更に、本実施例のリミット回路及びリミット動作用タイマ回路は、図3や図6にも適用可能である。また、本実施例では、スイッチング素子FET1のオフ時間をΔTrcにより決定するリミット回路及びリミット動作用タイマ回路について説明したが、スイッチング素子FET1のオン時間をΔTrcにより決定するような回路構成としてもよい。
以上、本実施例によれば、安価な構成で電流連続型のDC/DCコンバータを構成することができる。また、DC/DCコンバータの出力電流Ioutが過大になった場合に、出力電圧Voutを低下させることができる。
実施例1〜3で説明した電流連続型のDC/DCコンバータは、例えば画像形成装置の低圧電源、即ちコントローラ(制御部)やモータ等の駆動部へ電力を供給する電源として適用可能である。以下に、実施例1〜3の電流連続型のDC/DCコンバータが適用される画像形成装置の構成を説明する。
[画像形成装置の構成]
画像形成装置の一例として、レーザビームプリンタを例にあげて説明する。図6に電子写真方式のプリンタの一例であるレーザビームプリンタの概略構成を示す。レーザビームプリンタ300は、静電潜像が形成される像担持体としての感光ドラム311、感光ドラム311を一様に帯電する帯電部317(帯電手段)、感光ドラム311に形成された静電潜像をトナーで現像する現像部312(現像手段)を備えている。そして、感光ドラム311に現像されたトナー像をカセット316から供給された記録材としてのシート(不図示)に転写部318(転写手段)によって転写して、シートに転写したトナー像を定着器314で定着してトレイ315に排出する。この感光ドラム311、帯電部317、現像部312、転写部318が画像形成部である。また、レーザビームプリンタ300は、実施例1〜3で説明した電流連続型のDC/DCコンバータを電源装置400として備えている。尚、実施例1〜3の電流連続型のDC/DCコンバータを電源装置400として搭載可能な画像形成装置は、図6に例示したものに限定されず、例えば複数の画像形成部を備える画像形成装置であってもよい。更に、感光ドラム311上のトナー像を中間転写ベルトに転写する一次転写部と、中間転写ベルト上のトナー像をシートに転写する二次転写部を備える画像形成装置であってもよい。
レーザビームプリンタ300は、画像形成部による画像形成動作や、シートの搬送動作を制御する不図示のコントローラを備えており、電源装置400は、例えばコントローラに電力を供給する。また、電源装置400は、感光ドラム311を回転するため又はシートを搬送する各種ローラ等を駆動するためのモータ等の駆動部に電力を供給する。
本実施例の画像形成装置は、電流連続型のDC/DCコンバータを電源装置400として搭載している。このため、電流不連続型のDC/DCコンバータに比較してスイッチング素子FET1のピーク電流Ipkが大きくならず、電流定格の大きい素子を使用する必要がない。また、従来の電流連続型のDC/DCコンバータに比較して安価な構成とすることができる。更に、実施例3の電流連続型のDC/DCコンバータを電源装置400として搭載した画像形成装置では、出力電流Ioutが過大となった場合に、出力電圧Voutを低下させることができる。
以上、本実施例によれば、安価な構成で画像形成装置の電源装置である電流連続型のDC/DCコンバータを構成することができる。
Cmp1 コンパレータ
Cmp2 コンパレータ
Ca コンデンサ
FET1 スイッチングFET
Ls インダクタ
Rc 抵抗

Claims (15)

  1. 入力電圧を降圧し前記入力電圧よりも低い出力電圧を出力する電源装置において、
    パルス電圧が供給されることにより電圧を出力するインダクタと、
    前記インダクタに前記パルス電圧を出力するためにオンオフされるスイッチング素子と、
    前記インダクタから出力される電圧と基準電圧との誤差に応じた電圧を出力する誤差検出手段と、
    前記誤差検出手段により出力された電圧に基づき前記スイッチング素子のオンオフを制御する制御手段と、
    第一抵抗と第一コンデンサとを有し、前記スイッチング素子のオン時間又はオフ時間を決定する決定手段と、を備え、
    前記第一抵抗は、前記誤差検出手段の出力を前記制御手段に供給するためのラインと前記スイッチング素子の電圧入力側のラインとの間に接続され、前記第一コンデンサは、前記誤差検出手段の出力を前記制御手段に供給するためのラインと基準電位との間に接続されていることを特徴とする電源装置。
  2. 前記誤差検出手段は、前記第一コンデンサに充電された電荷を放電することにより前記決定手段をリセットし、
    前記決定手段は、前記スイッチング素子のオン時間又はオフ時間を、前記誤差検出手段によりリセットされてから前記第一コンデンサが所定電圧に充電されるまでの時間により決定することを特徴とする請求項に記載の電源装置。
  3. 前記所定電圧は、前記入力電圧より低いことを特徴とする請求項に記載の電源装置。
  4. 前記誤差検出手段は、第一コンパレータであり、
    前記制御手段は、第二コンパレータであることを特徴とする請求項1乃至のいずれか1項に記載の電源装置。
  5. 前記第一コンパレータは、反転入力端子に前記出力電圧が入力され、
    前記第二コンパレータは、反転入力端子に前記決定手段を介して前記誤差検出手段が接続され、
    前記決定手段は、前記スイッチング素子のオフ時間を決定することを特徴とする請求項に記載の電源装置。
  6. 前記第一コンパレータは、非反転入力端子に前記出力電圧が入力され、
    前記第二コンパレータは、非反転入力端子に前記決定手段を介して前記誤差検出手段が接続され、
    前記決定手段は、前記スイッチング素子のオン時間を決定することを特徴とする請求項に記載の電源装置。
  7. 前記スイッチング素子に流れる電流を制限する制限手段と、
    前記制限手段により制限される時間を決定する制限時間決定手段と、
    を備えることを特徴とする請求項1乃至のいずれか1項に記載の電源装置。
  8. 前記制限手段は、
    前記入力電圧と前記スイッチング素子の間に接続された第二抵抗と、
    前記第二抵抗の一端がエミッタに接続されたトランジスタと、
    前記第二抵抗の他端と前記トランジスタのベースとの間に接続された第三抵抗と、
    を有することを特徴とする請求項に記載の電源装置。
  9. 前記制限時間決定手段は、
    並列に接続された第二コンデンサと第四抵抗を有し、
    前記第二コンデンサと前記第四抵抗の接続点の一方は、前記トランジスタのコレクタに接続され、
    前記第二コンデンサと前記第四抵抗の他方の接続点はグランドに接続され、
    前記第二コンデンサと前記第四抵抗の一方の接続点は、ダイオードを介して前記誤差検出手段又は前記制御手段に接続されることを特徴とする請求項に記載の電源装置。
  10. 前記制限手段は、前記トランジスタがオンになることにより前記第二コンデンサを前記入力電圧に充電し、
    前記制限時間決定手段は、前記制限手段により制限される時間を、前記第二コンデンサが前記入力電圧に充電されてから前記基準電圧に放電されるまでの時間により決定することを特徴とする請求項に記載の電源装置。
  11. 前記基準電圧を生成する定電圧源を備えることを特徴とする請求項1乃至10のいずれか1項に記載の電源装置。
  12. 前記定電圧源は、ツェナーダイオードを有することを特徴とする請求項11に記載の電源装置。
  13. 前記定電圧源は、シャントレギュレータを有することを特徴とする請求項11に記載の電源装置。
  14. 前記誤差検出手段は、前記出力電圧を分圧した電圧が入力されることを特徴とする請求項1乃至13のいずれか1項に記載の電源装置。
  15. 記録材に画像形成を行う画像形成装置であって、
    請求項1乃至14のいずれか1項に記載の電源装置を備えることを特徴とする画像形成装置。
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