JP6066651B2 - 電源装置及び画像形成装置 - Google Patents

Description

本発明は、電圧を変換するＤＣ／ＤＣコンバータである電源装置及びその電源装置を備える画像形成装置に関する。

従来の降圧型のＤＣ／ＤＣコンバータは、例えば図７（ａ）に示すような回路構成である。尚、図７（ａ）に示すＤＣ／ＤＣコンバータの回路構成や動作の詳細については、後述する実施の形態において説明する。図７（ａ）に示す従来のＤＣ／ＤＣコンバータでは、基準電圧Ｖｒｅｆ１の電圧値を、ＤＣ／ＤＣコンバータの所望の出力電圧と概ね同じに設定することで、出力電圧Ｖｏｕｔを所望の電圧に制御することができる（例えば、特許文献１参照）。尚、基準電圧Ｖｒｅｆ１は、入力電圧をＶｉｎとすると、Ｖｉｎ＞Ｖｒｅｆ１を満たすように設定されている。

図７（ａ）に示すＤＣ／ＤＣコンバータは、図７（ｂ）に示すように回生電流Ｉｆが減少し０となった時刻ｔ８２以降の時刻ｔ８３にスイッチング素子ＦＥＴ１がオンされ、ドレイン電流Ｉｄが０から流れ始める。従って、インダクタＬｓに流れる電流が０となる時間即ち電流波形が不連続となる時間（時刻ｔ８２〜時刻ｔ８３）が存在するため、『電流不連続型』と呼ばれている。ここで、図７（ｂ）に示すように、図７（ａ）のＤＣ／ＤＣコンバータの出力電流Ｉｏｕｔは、インダクタＬｓに流れる電流の平均値である。図７（ｂ）に示すように、ドレイン電流Ｉｄの時刻ｔ８０から時刻ｔ８１までの波形は、ハッチングで示すように三角形型となり、回生電流Ｉｆの時刻ｔ８１から時刻ｔ８２までの波形も同様に三角形型となっている。ドレイン電流Ｉｄ及び回生電流Ｉｆのピーク値をＩｐｋとすると、三角形型の頂点に相当するピーク値Ｉｐｋが出力電流Ｉｏｕｔに対して大きな値になってしまう。従って、電流不連続型のＤＣ／ＤＣコンバータの場合、スイッチング素子ＦＥＴ１やダイオードＤｓに電流定格の大きい素子を必要とし、コストアップを招くという課題がある。

このような課題を解決するために、図８（ａ）に示すような『電流連続型』と呼ばれるＤＣ／ＤＣコンバータが考案されている。図８（ａ）に電流連続型のＤＣ／ＤＣコンバータの構成を示す。尚、図８（ａ）に示す電流連続型のＤＣ／ＤＣコンバータの回路構成や動作の詳細については、後述する実施の形態において説明する。図８（ｂ）に示すように、図８（ａ）のＤＣ／ＤＣコンバータでは、ドレイン電流Ｉｄ及び回生電流Ｉｆの波形は、台形型となり、インダクタＬｓに流れる電流が０となる時間が存在しない。従って、インダクタＬｓには常時連続して電流が流れる。電流連続型のＤＣ／ＤＣコンバータは、電流不連続型のＤＣ／ＤＣコンバータと比べて、インダクタＬｓに流れる電流が０となる時間がない分、ドレイン電流Ｉｄ及び回生電流Ｉｆのピーク値Ｉｐｋを出力電流Ｉｏｕｔに近づけることができる。従って、スイッチング素子ＦＥＴ１やダイオードＤｓに電流定格の小さい素子を使用することができ、コストダウンにつながる。

特開２００３−２８４３２７号公報

しかしながら、電流連続型のＤＣ／ＤＣコンバータは、図８（ａ）に示すように、電流不連続型のＤＣ／ＤＣコンバータと比べて、オペアンプＯＰ１や三角波発生装置ＯＳＣが必要となり、これらによるコストアップの課題は残る。一方、電流不連続型のＤＣ／ＤＣコンバータは、部品数は少ないが、上述したようにピーク電流Ｉｐｋが出力電流Ｉｏｕｔに比較して大きいため、電流定格の大きい素子が必要となる。

本発明は、このような状況のもとでなされたもので、安価な構成で電流連続型のＤＣ／ＤＣコンバータを構成することを目的とする。

前述の課題を解決するために、本発明は以下の構成を備える。

（１）入力電圧を降圧し前記入力電圧よりも低い出力電圧を出力する電源装置において、パルス電圧が供給されることにより電圧を出力するインダクタと、前記インダクタに前記パルス電圧を出力するためにオンオフされるスイッチング素子と、前記インダクタから出力される電圧と基準電圧との誤差に応じた電圧を出力する誤差検出手段と、前記誤差検出手段により出力された電圧に基づき前記スイッチング素子のオンオフを制御する制御手段と、第一抵抗と第一コンデンサとを有し、前記スイッチング素子のオン時間又はオフ時間を決定する決定手段と、を備え、前記第一抵抗は、前記誤差検出手段の出力を前記制御手段に供給するためのラインと前記スイッチング素子の電圧入力側のラインとの間に接続され、前記第一コンデンサは、前記誤差検出手段の出力を前記制御手段に供給するためのラインと基準電位との間に接続されていることを特徴とする電源装置。

（２）記録材に画像形成を行う画像形成装置であって、前記（１）に記載の電源装置を備えることを特徴とする画像形成装置。

本発明によれば、安価な構成で電流連続型のＤＣ／ＤＣコンバータを構成することができる。

実施例１のＤＣ／ＤＣコンバータの回路図 実施例１のＤＣ／ＤＣコンバータの動作を説明する波形図、ＤＣ／ＤＣコンバータの回路図 実施例２のＤＣ／ＤＣコンバータの回路図 実施例２のＤＣ／ＤＣコンバータの動作を説明する波形図、ＤＣ／ＤＣコンバータの回路図 実施例３のＤＣ／ＤＣコンバータの回路図、ＤＣ／ＤＣコンバータの動作を説明する波形図 実施例４の画像形成装置の構成図 従来例のＤＣ／ＤＣコンバータの回路図、ＤＣ／ＤＣコンバータの動作を説明する波形図 従来例のＤＣ／ＤＣコンバータの回路図、ＤＣ／ＤＣコンバータの動作を説明する波形図

以下本発明を実施するための形態を、実施例により詳しく説明する。

［実施例との比較のための従来のＤＣ／ＤＣコンバータの構成及び動作］
後述する実施例との比較のために、背景技術で示した図７（ａ）及び図８（ａ）の従来のＤＣ／ＤＣコンバータの構成及び動作について説明する。

（従来の電流不連続型のＤＣ／ＤＣコンバータの構成及び動作）
図７（ａ）は、従来の降圧型のＤＣ／ＤＣコンバータを示す図である。電界効果トランジスタ等のスイッチング素子ＦＥＴ１は、入力電圧Ｖｉｎを供給され、後述するコンパレータＣｍｐ０によりオンオフを制御されてスイッチング動作を行う。スイッチング素子ＦＥＴ１がスイッチング動作を行うと、インダクタＬｓにパルス電圧が供給される。インダクタＬｓに供給されたパルス電圧は、インダクタＬｓ、ダイオードＤｓ、コンデンサＣｓよって直流電圧に変換され、出力電圧Ｖｏｕｔとして出力される。出力電圧Ｖｏｕｔは、コンパレータＣｍｐ０の非反転入力端子（以下、Ｖ＋端子という）にも供給される。

一方、コンパレータＣｍｐ０の反転入力端子（以下、Ｖ−端子という）には、抵抗Ｒ１０を介して、基準電圧Ｖｒｅｆ１が供給される。基準電圧Ｖｒｅｆ１は、Ｖｉｎ＞Ｖｒｅｆ１を満たすように設定される。更に、コンパレータＣｍｐ０のＶ−端子は、ダイオードＤ１を介して、スイッチング素子ＦＥＴ１のドレインに接続される。コンパレータＣｍｐ０の出力は、スイッチング素子ＦＥＴ１の制御端子であるゲートＶｇに供給される。また、コンパレータＣｍｐ０の出力は、抵抗Ｒ１によって入力電圧Ｖｉｎにプルアップされる。

図７（ｂ）に、図７（ａ）に示す電流不連続型のＤＣ／ＤＣコンバータの動作を表す。図７（ｂ）は、上から、スイッチング素子ＦＥＴ１のゲートＶｇの電圧波形、コンパレータＣｍｐ０のＶ＋端子及びＶ−端子の電圧波形である。尚、実線がコンパレータＣｍｐ０のＶ＋端子の電圧波形、破線がコンパレータＣｍｐ０のＶ−端子の電圧波形をそれぞれ示す。更に、スイッチング素子ＦＥＴ１のドレイン電流Ｉｄ、ダイオードＤｓに流れる順方向の電流である回生電流Ｉｆ及び出力電流Ｉｏｕｔのそれぞれを示す。時刻ｔ８０でスイッチング素子ＦＥＴ１がオンすると、スイッチング素子ＦＥＴ１のドレイン電圧が概ね入力電圧Ｖｉｎと等しくなり、ドレイン電流Ｉｄが流れ始める。このとき、基準電圧Ｖｒｅｆ１はＶｉｎ＞Ｖｒｅｆ１を満たすように設定されているため、ダイオードＤ１には逆方向に電圧が印加される。従って、コンパレータＣｍｐ０のＶ−端子の電圧は基準電圧Ｖｒｅｆ１となる。一方、スイッチング素子ＦＥＴ１がオンすることで出力電圧Ｖｏｕｔ（＝Ｖ＋端子）の電圧も上昇していく。コンパレータＣｍｐ０のＶ＋端子の電圧が上昇して基準電圧Ｖｒｅｆ１に達すると、コンパレータＣｍｐ０の出力はハイインピーダンスとなる。コンパレータＣｍｐ０の出力は、抵抗Ｒ１によってプルアップされているため、スイッチング素子ＦＥＴ１がオフする。

時刻ｔ８１でスイッチング素子ＦＥＴ１がオフすると、それまで入力電圧Ｖｉｎ→スイッチング素子ＦＥＴ１→インダクタＬｓのルートで流れていたドレイン電流Ｉｄが流れなくなる。そうすると、インダクタＬｓは、ダイオードＤｓ側から回生電流Ｉｆを引き込む。回生電流Ｉｆは、ＧＮＤ（グランド）→ダイオードＤｓ→インダクタＬｓのルートで流れる。このとき、ダイオードＤｓは順方向に電圧が印加されるため、ダイオードＤｓのカソード電圧は概ね０になり、ダイオードＤ１のカソード電圧も概ね０となる。そうすると、基準電圧Ｖｒｅｆ１→抵抗Ｒ１０→ダイオードＤ１のルートで電流が流れ、コンパレータＣｍｐ０のＶ−端子の電圧は概ね０となる。これにより、コンパレータＣｍｐ０の出力は、ハイインピーダンスを保つこととなり、スイッチング素子ＦＥＴ１はオフ状態を維持する。これにより、出力電圧Ｖｏｕｔ（＝Ｖ＋端子）は減少していく。また、回生電流Ｉｆも減少していく。

時刻ｔ８２で、回生電流Ｉｆが０になると、スイッチング素子ＦＥＴ１のドレイン端子電圧は、緩やかに上昇していく。これによりコンパレータＣｍｐ０のＶ−端子の電圧も緩やかに上昇し、時刻ｔ８３でＶ＋端子の電圧に達し、コンパレータＣｍｐ０の出力がローレベルとなり、再びスイッチング素子ＦＥＴ１がオンする。これにより、ダイオードＤ１は逆方向に電圧が印加され、コンパレータＣｍｐ０のＶ−端子の電圧は基準電圧Ｖｒｅｆ１となる。よって、コンパレータＣｍｐ０の出力がローレベルを保つこととなり、スイッチング素子ＦＥＴ１はオン状態を維持する。これ以降、上述した時刻ｔ８０〜時刻ｔ８３の動作を繰り返すことで、ＤＣ／ＤＣコンバータはスイッチング動作を継続する。

（従来の電流連続型のＤＣ／ＤＣコンバータの構成及び動作）
図８（ａ）に電流連続型のＤＣ／ＤＣコンバータの構成を示す。図７（ａ）で説明した構成と同じものには同じ符号を付し、説明は省略する。電流連続型のＤＣ／ＤＣコンバータは、出力電圧Ｖｏｕｔと基準電圧Ｖｒｅｆ１をオペアンプＯＰ１で比較する。オペアンプＯＰ１は誤差増幅器であり、オペアンプＯＰ１の出力は誤差増幅信号としてコンパレータＣｍｐ０のＶ−端子に供給される。一方、コンパレータＣｍｐ０のＶ＋端子には、三角波発生装置ＯＳＣから三角波が入力される。コンパレータＣｍｐ０は、Ｖ−端子に入力された誤差増幅信号とＶ＋端子に入力された三角波を比較してスイッチング素子ＦＥＴ１のスイッチング動作を制御する。よって、スイッチング素子ＦＥＴ１のスイッチング周波数は、三角波発生装置ＯＳＣが生成する三角波の周波数と同じとなり、スイッチング素子ＦＥＴ１のオンデューティを増減させることで出力電圧Ｖｏｕｔを安定化させる。

［ＤＣ／ＤＣコンバータの構成］
図１に実施例１のＤＣ／ＤＣコンバータの回路図を示す。本実施例の特徴は、誤差検出を行う誤差検出手段としてのコンパレータＣｍｐ１と、スイッチング素子ＦＥＴ１を駆動する制御手段としてのコンパレータＣｍｐ２の間に、抵抗Ｒｃ、コンデンサＣａからなる決定手段としてのタイマ回路を設けたことである。これにより、スイッチング素子ＦＥＴ１のオフ時間ｔｏｆｆを概ね一定とし、電流連続型のＤＣ／ＤＣコンバータを構成する。

入力電圧Ｖｉｎは、電界効果トランジスタであるスイッチング素子ＦＥＴ１に供給される。スイッチング素子ＦＥＴ１が後述するコンパレータＣｍｐ２によりオンオフされるスイッチング動作を行うと、インダクタＬｓにパルス電圧が供給される。インダクタＬｓに供給されたパルス電圧は、インダクタＬｓ、ダイオードＤｓ、コンデンサＣｓよって直流電圧に変換され、出力電圧Ｖｏｕｔとして出力される。出力電圧Ｖｏｕｔは、コンパレータＣｍｐ１の反転入力端子（以下、Ｖ１−端子という）に供給される。一方、コンパレータＣｍｐ１の非反転入力端子（以下、Ｖ１＋端子という）には、基準電圧Ｖｒｅｆ１が供給される。基準電圧Ｖｒｅｆ１は、ＤＣ／ＤＣコンバータの所望の出力電圧と概ね同じ値に設定する。

第一コンパレータでもあるコンパレータＣｍｐ１の出力は、タイマ回路の第一抵抗である抵抗Ｒｃの一端及び第一コンデンサであるコンデンサＣａの一端に接続される。抵抗Ｒｃの他端は入力電圧Ｖｉｎに接続される。コンデンサＣａの他端はグランドに接続される。抵抗Ｒｃの一端及びコンデンサＣａの一端は、第二コンパレータでもあるコンパレータＣｍｐ２の反転入力端子（以下、Ｖ２−端子という）にも接続される。一方、コンパレータＣｍｐ２の非反転入力端子（以下、Ｖ２＋端子という）には、所定電圧である基準電圧Ｖｒｅｆ２が供給される。尚、基準電圧Ｖｒｅｆ２は入力電圧Ｖｉｎより低い電圧値が設定される。コンパレータＣｍｐ２の出力は、スイッチング素子ＦＥＴ１の制御端子であるゲートＶｇに供給される。また、コンパレータＣｍｐ２の出力は、抵抗Ｒ１によって入力電圧Ｖｉｎにプルアップされる。

［ＤＣ／ＤＣコンバータの動作］
図２（ａ）に、図１で説明したＤＣ／ＤＣコンバータの動作を説明する波形図を示す。図２（ａ）には、上から、スイッチング素子ＦＥＴ１のゲートＶｇの電圧波形、コンパレータＣｍｐ１のＶ１＋端子及びＶ１−端子の電圧波形、コンパレータＣｍｐ２のＶ２＋端子及びＶ２−端子の電圧波形を示す。尚、Ｖ１＋端子及びＶ２＋端子の波形を実線で示し、Ｖ１−端子及びＶ２−端子の波形を破線で示す。更に、図２（ａ）には、スイッチング素子ＦＥＴ１のドレイン電流Ｉｄの波形、ダイオードＤｓの順方向に流れる電流である回生電流Ｉｆ、出力電流Ｉｏｕｔの波形をそれぞれ示す。

時刻ｔ１０でスイッチング素子ＦＥＴ１がオンすると、スイッチング素子ＦＥＴ１のドレイン電圧が概ね入力電圧Ｖｉｎと等しくなり、ドレイン電流Ｉｄが流れ、ドレイン電流Ｉｄの増加とともに出力電圧Ｖｏｕｔが上昇していく。従って出力電圧Ｖｏｕｔが供給されているコンパレータＣｍｐ１のＶ１−端子の電圧も上昇していく。時刻ｔ１１で、コンパレータＣｍｐ１のＶ１−端子の電圧が、Ｖ１＋端子に入力されている基準電圧Ｖｒｅｆ１に達すると、コンパレータＣｍｐ１はローレベルを出力する。コンパレータＣｍｐ１の出力がローレベルになると、それまでコンデンサＣａに充電されていた電圧はコンパレータＣｍｐ１に引き抜かれて放電され、コンデンサＣａの端子電圧は瞬時に０となる。これは、コンパレータＣｍｐ１が、コンデンサＣａに充電された電荷を放電することによりタイマ回路をリセットしたともいえる。タイマ回路がリセットされたことにより、コンパレータＣｍｐ２のＶ２−端子の電圧も瞬時に０となり、コンパレータＣｍｐ２の出力がハイインピーダンスとなる。コンパレータＣｍｐ２の出力は、抵抗Ｒ１によって入力電圧Ｖｉｎにプルアップされているため、スイッチング素子ＦＥＴ１がオフする。

時刻ｔ１１でスイッチング素子ＦＥＴ１がオフすると、それまで入力電圧Ｖｉｎ→スイッチング素子ＦＥＴ１→インダクタＬｓのルートで流れていたドレイン電流Ｉｄが流れなくなる。このため、インダクタＬｓはダイオードＤｓ側から回生電流Ｉｆを引き込む。回生電流Ｉｆは、グランド（以下、ＧＮＤとする）→ダイオードＤｓ→インダクタＬｓのルートで流れ、時間とともに減少していく。また、出力電圧Ｖｏｕｔの電圧も減少していき、出力電圧Ｖｏｕｔが入力されるコンパレータＣｍｐ１のＶ１−端子の電圧も減少していく。コンパレータＣｍｐ１のＶ１＋端子に入力される基準電圧Ｖｒｅｆ１は、所望の出力電圧と概ね同じ値に設定されている。このため、Ｖ１＋端子に入力される基準電圧Ｖｒｅｆ１よりもＶ１−端子に入力される出力電圧Ｖｏｕｔの値が小さくなり、コンパレータＣｍｐ１の出力はハイインピーダンスとなる。

コンパレータＣｍｐ１の出力がハイインピーダンスになると、コンデンサＣａが入力電圧Ｖｉｎ→抵抗Ｒｃ→コンデンサＣａの経路で充電され、コンデンサＣａの端子電圧が０から徐々に上昇していく。従って、コンデンサＣａの一端が接続されているコンパレータＣｍｐ２のＶ２−端子の電圧も、０から徐々に上昇していく。

時刻ｔ１２で、コンデンサＣａの端子電圧が上昇し、コンパレータＣｍｐ１のＶ２−端子の電圧が上昇して、Ｖ２＋端子に入力されている基準電圧Ｖｒｅｆ２に達すると、コンパレータＣｍｐ２はローレベルを出力する。コンパレータＣｍｐ２の出力がローレベルになるとスイッチング素子ＦＥＴ１がオンする。すなわち、スイッチング素子ＦＥＴ１のオフ時間ｔｏｆｆは、コンデンサＣａの端子電圧が０から基準電圧Ｖｒｅｆ２と等しくなるまで充電されるのに必要な時間で決定される。尚、タイマ回路の抵抗ＲｃとコンデンサＣａにより決定される時定数が一定である場合、コンパレータＣｍｐ２のＶ２＋端子に入力される基準電圧Ｖｒｅｆ２が高い電圧値に設定されると、スイッチング素子ＦＥＴ１のオフ時間ｔｏｆｆが長くなる。一方、基準電圧Ｖｒｅｆ２が低い電圧値に設定されると、スイッチング素子ＦＥＴ１のオフ時間ｔｏｆｆは短くなる。

時刻ｔ１２でスイッチング素子ＦＥＴ１がオンすると、再びコンパレータＣｍｐ１のＶ１−端子の電圧が上昇していく。これ以降は、上述した時刻ｔ１０〜時刻ｔ１２の動作を繰り返すことで、ＤＣ／ＤＣコンバータはスイッチング動作を継続する。尚、コンデンサＣａは、コンパレータＣｍｐ１の出力がローレベルとなる時刻ｔ１３まで充電される。図２（ａ）に示すように、コンパレータＣｍｐ２のＶ２−端子の、時刻ｔ１１〜時刻ｔ１３における波形は、ＲＣ積分回路であるタイマ回路の抵抗Ｒｃ及びコンデンサＣａによるコンデンサＣａの充電曲線となっている。尚、基準電圧Ｖｒｅｆ２が一定である場合、タイマ回路の時定数が長い時定数に設定されると、スイッチング素子ＦＥＴ１のオフ時間ｔｏｆｆが長くなる。一方、タイマ回路の時定数が短い時定数に設定されると、スイッチング素子ＦＥＴ１のオフ時間ｔｏｆｆが短くなる。

このように、スイッチング素子ＦＥＴ１のオフ時間ｔｏｆｆは、コンデンサＣａの端子電圧が０から基準電圧Ｖｒｅｆ２と等しくなるまで充電されるのに必要な時間により決定される。コンデンサＣａの端子電圧が０から基準電圧Ｖｒｅｆ２と等しい電圧となるまで充電されるのに必要な時間は、ドレイン電流Ｉｄ及び回生電流Ｉｆの値によらず概ね一定である。尚、タイマ回路は、コンデンサＣａが充電されるまでの間、時間を計時しているものとみなすこともできる。スイッチング素子ＦＥＴ１は、計時手段としてのタイマ回路の計時結果が、０Ｖに相当する初期値から基準電圧Ｖｒｅｆ２に相当する予め規定の計時時刻になるまでの間オフ（尚、後述する実施例２ではオン）されると考えることもできる。このように本実施例では、スイッチング素子ＦＥＴ１やダイオードＤｓに流れる電流（ＩｄやＩｆ）が０となったタイミングを基にスイッチング素子ＦＥＴ１のオフ及びオンを決定する電流不連続型の動作をせず、電流連続型の動作をすることとなる。

［他の実施例］
図２（ｂ）に示すように、スイッチング素子ＦＥＴ１の制御端子とコンパレータＣｍｐ２の出力の間に、スイッチング素子ＦＥＴ１のノイズ防止のためのゲート抵抗Ｒｇを接続してもよい。また、高い出力電圧Ｖｏｕｔを得たい場合等コンパレータＣｍｐ１の入力耐圧を超えないようにするために、出力電圧Ｖｏｕｔを分圧抵抗Ｒａ、Ｒｂで分圧し、コンパレータＣｍｐ１のＶ１−端子に入力してもよい。更に、コンデンサＣａの一端に、コンパレータＣｍｐ１に流れる電流を制限するために放電抵抗Ｒｄを接続したり、コンパレータＣｍｐ１にシュミットトリガ特性を付加しノイズを防止するための正帰還抵抗Ｒｅを付加したりしてもよい。また、基準電圧Ｖｒｅｆ１と基準電圧Ｖｒｅｆ２を、共通の定電圧源から得てもよい。例えば、ツェナーダイオードＺＤ１のカソード側を、電圧降下のための抵抗Ｒ５を介して入力電圧Ｖｉｎに接続し、更にツェナーダイオードＺＤ１のカソード側をコンパレータＣｍｐ１のＶ１＋端子及びコンパレータＣｍｐ２のＶ２＋端子に接続する。このとき、ツェナーダイオードＺＤ１のツェナー電圧を、コンパレータＣｍｐ１のＶ１＋端子及びコンパレータＣｍｐ２のＶ２＋端子に入力する共通の基準電圧として、基準電圧Ｖｒｅｆ３とすればよい。尚、コンパレータＣｍｐ１のＶ１＋端子に接続されるツェナーダイオードＺＤ１は、例えばシャントレギュレータでもよく、一定の電圧を発生する定電圧源であればよい。

以上、本実施例によれば、安価な構成で電流連続型のＤＣ／ＤＣコンバータを構成することができる。

［ＤＣ／ＤＣコンバータの構成］
図３に実施例２のＤＣ／ＤＣコンバータの回路図を示す。本実施例では、実施例１の図１で説明したコンパレータＣｍｐ１及びＣｍｐ２について、入力端子の論理が共に逆になっている。これにより、本実施例では、スイッチング素子ＦＥＴ１のオン時間ｔｏｎを概ね一定とし、電流連続型のＤＣ／ＤＣコンバータを構成する。尚、実施例１の図１で説明した構成と同じものには同じ符号を付し、説明は省略する。

出力電圧Ｖｏｕｔは、コンパレータＣｍｐ３の非反転入力端子（以下、Ｖ３＋端子という）に供給される。一方、コンパレータＣｍｐ３の反転入力端子（以下、Ｖ３−端子という）には、基準電圧Ｖｒｅｆ１が供給される。基準電圧Ｖｒｅｆ１の設定については実施例１と同様である。

コンパレータＣｍｐ３の出力は、タイマ回路である抵抗Ｒｃの一端及びコンデンサＣａの一端に接続される。抵抗Ｒｃの一端及びコンデンサＣａの一端は、コンパレータＣｍｐ４の非反転入力端子（以下、Ｖ４＋端子という）にも供給される。一方、コンパレータＣｍｐ４の反転入力端子（以下、Ｖ４−端子という）には、基準電圧Ｖｒｅｆ２が供給される。コンパレータＣｍｐ４の出力は、スイッチング素子ＦＥＴ１の制御端子であるゲートＶｇに供給される。また、コンパレータＣｍｐ４の出力は、抵抗Ｒ１によって入力端子Ｖｉｎにプルアップされる。

［ＤＣ／ＤＣコンバータの動作］
図４（ａ）に、図３で説明したＤＣ／ＤＣコンバータの動作を説明する波形図を示す。尚、図４（ａ）は、実施例１の図２（ａ）のコンパレータＣｍｐ１に対してコンパレータＣｍｐ３についての電圧波形、コンパレータＣｍｐ２に対してコンパレータＣｍｐ４についての電圧波形を示している他は、実施例１の図２（ａ）と同様の波形図を示している。

時刻ｔ２１でスイッチング素子ＦＥＴ１がオフすると、それまで入力電圧Ｖｉｎ→スイッチング素子ＦＥＴ１→インダクタＬｓのルートで流れていたドレイン電流Ｉｄが流れなくなる。このため、インダクタＬｓはダイオードＤｓ側から回生電流Ｉｆを引き込む。回生電流Ｉｆは、ＧＮＤ→ダイオードＤｓ→インダクタＬｓのルートで流れ、時間とともに減少していく。また、出力電圧Ｖｏｕｔの電圧も減少していき、出力電圧Ｖｏｕｔが入力されるコンパレータＣｍｐ３のＶ３＋端子の電圧も減少していく。

時刻ｔ２２で、コンパレータＣｍｐ３のＶ３＋端子の電圧が減少し、基準電圧Ｖｒｅｆ１に達すると、コンパレータＣｍｐ３はローレベルを出力する。コンパレータＣｍｐ３の出力がローレベルになると、それまでコンデンサＣａに充電されていた電圧が放電され、コンデンサＣａの端子電圧は瞬時に０となる。これにより、コンパレータＣｍｐ４のＶ４＋端子の電圧も瞬時に０となり、コンパレータＣｍｐ４の出力がローレベルとなって、スイッチング素子ＦＥＴ１がオンする。

時刻ｔ２２でスイッチング素子ＦＥＴ１がオンすると、スイッチング素子ＦＥＴ１のドレイン電圧が概ね入力電圧Ｖｉｎとなり、ドレイン電流Ｉｄが流れる。ドレイン電流Ｉｄの増加とともに出力電圧Ｖｏｕｔの電圧が上昇していく。従って出力電圧Ｖｏｕｔが供給されているコンパレータＣｍｐ３のＶ３＋端子の電圧も上昇していく。これにより、コンパレータＣｍｐ３の出力はハイインピーダンスとなる。コンパレータＣｍｐ３の出力がハイインピーダンスになると、コンデンサＣａが入力電圧Ｖｉｎ→抵抗Ｒｃ→コンデンサＣａの経路で充電され、コンデンサＣａの端子電圧が０から徐々に上昇していく。従って、コンデンサＣａの一端が接続されているコンパレータＣｍｐ４のＶ４＋端子の電圧も、０から徐々に上昇していく。

時刻ｔ２３で、コンパレータＣｍｐ４のＶ４＋端子の電圧が上昇し、Ｖ４−端子に入力されている基準電圧Ｖｒｅｆ２に達すると、コンパレータＣｍｐ４の出力はハイインピーダンスとなる。コンパレータＣｍｐ４の出力は、抵抗Ｒ１によって入力電圧Ｖｉｎにプルアップされているため、スイッチング素子ＦＥＴ１がオフする。すなわち、スイッチング素子ＦＥＴ１のオン時間ｔｏｎは、コンデンサＣａの端子電圧が０から基準電圧Ｖｒｅｆ２と等しい電圧となるまで充電されるのに必要な時間で決定される。

時刻ｔ２３でスイッチング素子ＦＥＴ１がオフすると、再びコンパレータＣｍｐ３のＶ３＋端子の電圧が減少していく。これ以降は、上述した時刻ｔ２１〜時刻ｔ２３の動作を繰り返すことで、ＤＣ／ＤＣコンバータはスイッチング動作を継続する。尚、コンデンサＣａは、コンパレータＣｍｐ３の出力がローレベルとなる時刻ｔ２４まで充電される。図４（ａ）に示すように、コンパレータＣｍｐ４のＶ４＋端子の、時刻ｔ２２〜時刻ｔ２４における波形は、ＲＣ積分回路であるタイマ回路の抵抗Ｒｃ及びコンデンサＣａによるコンデンサＣａの充電曲線となっている。また、基準電圧Ｖｒｅｆ２及びタイマ回路の時定数と、スイッチング素子ＦＥＴ１のオン時間ｔｏｎとの関係は、実施例１と同様である。

このように、スイッチング素子ＦＥＴ１のオン時間ｔｏｎは、コンデンサＣａの端子電圧が０から基準電圧Ｖｒｅｆ２と等しい電圧になるまで充電されるのに必要な時間により決定される。この時間は、ドレイン電流Ｉｄ及び回生電流Ｉｆの値によらず概ね一定である。従って、本実施例のＤＣ／ＤＣコンバータは、電流連続型の動作をすることとなる。

［他の実施例］
実施例１の図２（ｂ）に示した回路図と同様、図４（ｂ）に示すように、ゲート抵抗Ｒｇや、分圧抵抗Ｒａ、Ｒｂ、コンデンサＣａの放電抵抗Ｒｄ、コンパレータＣｍｐ３にシュミットトリガ特性を付加するための正帰還抵抗Ｒｅを付加してもよい。また、基準電圧Ｖｒｅｆ１と基準電圧Ｖｒｅｆ２を、ツェナーダイオードＺＤ１を用いた共通の定電圧源から得て基準電圧Ｖｒｅｆ３としてもよい。

以上、本実施例によれば、安価な構成で電流連続型のＤＣ／ＤＣコンバータを構成することができる。

［ＤＣ／ＤＣコンバータの構成］
図５（ａ）に実施例３のＤＣ／ＤＣコンバータの回路図を示す。本実施例は、図３に示した実施例２のＤＣ／ＤＣコンバータに、スイッチング素子ＦＥＴ１に流れるドレイン電流Ｉｄを制限する制限手段であるドレイン電流リミット回路（以下、単にリミット回路とする）を設けたことが特徴である。更に、リミット回路によってドレイン電流Ｉｄにリミットがかかった際、そのリミット動作を規定時間継続させる制限時間決定手段である新たなタイマ回路を設けたことが特徴である。尚、本実施例の新たなタイマ回路を実施例１、２のタイマ回路と区別するため、以降、リミット動作用タイマ回路と記載する。本実施例では、リミット回路とリミット動作用タイマ回路を設けることにより、ＤＣ／ＤＣコンバータの出力電流Ｉｏｕｔが過大になった場合に、出力電圧Ｖｏｕｔを低下させることができる。

［ＤＣ／ＤＣコンバータの構成及び動作］
図５（ａ）のＤＣ／ＤＣコンバータにおいて、出力電流Ｉｏｕｔが過大となった場合の動作を図５（ｂ）に示す。尚、図５（ｂ）は、実施例２の図４（ａ）と同様の波形図を示している。本実施例のリミット回路は、第二抵抗である電流検出抵抗Ｒｉｓ、第三抵抗である抵抗Ｒ２、トランジスタＴｒ１から構成される。電流検出抵抗Ｒｉｓは、入力電圧Ｖｉｎとスイッチング素子ＦＥＴ１の間に接続され、一端がトランジスタＴｒ１のエミッタに、他端が抵抗Ｒ２を介してトランジスタＴｒ１のベースに接続されている。トランジスタＴｒ１のコレクタには、後述するリミット動作用タイマ回路が接続されている。

また、本実施例のリミット動作用タイマ回路は、抵抗Ｒ３、第二コンデンサであるコンデンサＣ１、第四抵抗である抵抗Ｒ４、ダイオードＤ４から構成される。抵抗Ｒ３の一端はリミット回路のトランジスタＴｒ１のコレクタに接続され、他端はダイオードＤ４のアノードに接続されている。ダイオードＤ４のカソードはコンパレータＣｍｐ３のＶ３＋端子に入力されている。尚、ダイオードＤ４のカソードは、コンパレータＣｍｐ４のＶ４＋端子に入力する構成としてもよく、以下に説明するものと同様の動作をする。また、コンパレータＣｍｐ３のＶ３＋端子には抵抗Ｒａを介して出力電圧Ｖｏｕｔが入力されている。ダイオードＤ４のアノードは、並列に接続されたコンデンサＣ１及び抵抗Ｒ４の一方の接続点に接続されている。並列に接続されたコンデンサＣ１及び抵抗Ｒ４の他方の接続点はグランドに接続されている。尚、コンデンサＣ１に充電された電荷は、抵抗Ｒａ及び抵抗Ｒ４によって放電される。

時刻ｔ５０でスイッチング素子ＦＥＴ１がオンすると、スイッチング素子ＦＥＴ１のドレイン電圧が概ね入力電圧Ｖｉｎとなり、ドレイン電流Ｉｄが流れる。ドレイン電流Ｉｄが上昇すると、出力電圧Ｖｏｕｔの電圧が上昇していく。従ってコンパレータＣｍｐ３のＶ３＋端子の電圧が上昇し、コンパレータＣｍｐ３の出力はハイインピーダンスとなる。コンパレータＣｍｐ３の出力がハイインピーダンスになると、コンデンサＣａが入力電圧Ｖｉｎ→抵抗Ｒｃ→コンデンサＣａの経路で充電され、コンデンサＣａの端子電圧が０から徐々に上昇していく。これにより、コンパレータＣｍｐ４のＶ４＋端子の電圧も０から徐々に上昇していく。

時刻ｔ５１で、ドレイン電流Ｉｄが上昇し、電流検出抵抗Ｒｉｓの両端電圧がトランジスタＴｒ１のエミッタ−ベース間のオン電圧Ｖｂｅ（一般に０．６Ｖ程度）に達すると、トランジスタＴｒ１がオンする。このときのドレイン電流Ｉｄの値をＩｔｈとすると、Ｉｔｈは概ね下式（１）で表される。

トランジスタＴｒ１がオンすると、入力電圧Ｖｉｎ→トランジスタＴｒ１→抵抗Ｒ３→ダイオードＤ４→コンパレータＣｍｐ３のＶ３＋端子のルートで電圧が供給され、コンパレータＣｍｐ３のＶ３＋端子の電圧が概ね入力電圧Ｖｉｎまで跳ね上がる。また、このとき、トランジスタＴｒ１のコレクタ電圧は、Ｒ３を介してコンデンサＣ１にも供給されており、コンデンサＣ１の電圧も瞬時に概ね入力電圧Ｖｉｎまで充電される。コンデンサＣ１の充電電圧は、抵抗Ｒ４及びダイオードＤ４を介して抵抗Ｒａにより放電され低下する。従って、コンデンサＣ１の端子電圧が入力電圧Ｖｉｎから基準電圧Ｖｒｅｆ１に低下するまでの時間ΔＴｒｃの間、コンパレータＣｍｐ３のＶ３＋端子の電圧は基準電圧Ｖｒｅｆ１より高い電圧を維持することとなる。これにより、コンパレータＣｍｐ３の出力はハイインピーダンスを維持する。

時刻ｔ５２で、コンパレータＣｍｐ４のＶ４＋端子の電圧が上昇して基準電圧Ｖｒｅｆ２に達すると、コンパレータＣｍｐ４の出力はハイインピーダンスとなる。コンパレータＣｍｐ４の出力は、抵抗Ｒ１によって入力電圧Ｖｉｎにプルアップされているため、スイッチング素子ＦＥＴ１がオフする。すなわち、スイッチング素子ＦＥＴ１のオン時間ｔｏｎは、コンデンサＣａの端子電圧が０から基準電圧Ｖｒｅｆ２になるまで充電されるのに必要な時間である。

スイッチング素子ＦＥＴ１が次にオンするタイミングである時刻ｔ５３は、コンパレータＣｍｐ３のＶ３＋端子の電圧が減少して基準電圧Ｖｒｅｆ１に達し、コンパレータＣｍｐ３の出力がハイインピーダンスからローレベルに変化したときである。先に説明したとおり、コンデンサＣ１の端子電圧が入力電圧Ｖｉｎから基準電圧Ｖｒｅｆ１に低下するまでの時間ΔＴｒｃの間、コンパレータＣｍｐ３の出力はハイインピーダンスを維持することとなる。よって、このΔＴｒｃを十分長い時間に設定することで、出力電圧Ｖｏｕｔを低下させることができる。尚、コンデンサＣ１は、コンパレータＣｍｐ３の出力がＶ３＋端子が基準電圧Ｖｒｅｆ１と等しい電圧になる時刻ｔ５３まで放電される。図５（ｂ）に示すように、コンパレータＣｍｐ３のＶ３＋端子の、時刻ｔ５１〜時刻ｔ５３における波形は、リミット動作用タイマ回路のコンデンサＣ１の放電曲線となっている。尚、リミット動作用タイマ回路の時定数が長い時定数に設定されると、ΔＴｒｃは長くなる。

本実施例のリミット回路及びリミット動作用タイマ回路は、実施例２のスイッチング素子ＦＥＴ１のオン時間ｔｏｎを一定とする回路に適用して説明した。実施例２のＤＣ／ＤＣコンバータでは、スイッチング素子ＦＥＴ１のオン時間ｔｏｎを一定とし、スイッチング素子ＦＥＴ１のオフ時間については規定していない。このような場合に、本実施例のリミット回路及びリミット動作用タイマ回路によって、オフ時間をΔＴｒｃにより決定し、出力電圧Ｖｏｕｔを低下させることができる。また、本実施例は、実施例１のスイッチング素子ＦＥＴ１のオフ時間ｔｏｆｆを一定とする回路に適用してもよい。実施例１において、出力電流Ｉｏｕｔが過大となった場合に、一定の値であるスイッチング素子ＦＥＴ１のオフ時間ｔｏｆｆでは出力電圧Ｖｏｕｔを低下させるに十分な時間とならないおそれもある。この場合、本実施例のリミット回路及びリミット動作用タイマ回路を適用することにより次のような効果がある。即ち、リミット回路によりドレイン電流Ｉｄに制限がかかり、リミット動作用タイマ回路によりスイッチング素子ＦＥＴ１のオフ時間ｔｏｆｆよりも長いΔＴｒｃを設定しておくことで、スイッチング素子ＦＥＴ１をΔＴｒｃでオフすることができる。そして、出力電圧Ｖｏｕｔを低下させるに十分な時間を確保することができる。

更に、本実施例のリミット回路及びリミット動作用タイマ回路は、図３や図６にも適用可能である。また、本実施例では、スイッチング素子ＦＥＴ１のオフ時間をΔＴｒｃにより決定するリミット回路及びリミット動作用タイマ回路について説明したが、スイッチング素子ＦＥＴ１のオン時間をΔＴｒｃにより決定するような回路構成としてもよい。

以上、本実施例によれば、安価な構成で電流連続型のＤＣ／ＤＣコンバータを構成することができる。また、ＤＣ／ＤＣコンバータの出力電流Ｉｏｕｔが過大になった場合に、出力電圧Ｖｏｕｔを低下させることができる。

実施例１〜３で説明した電流連続型のＤＣ／ＤＣコンバータは、例えば画像形成装置の低圧電源、即ちコントローラ（制御部）やモータ等の駆動部へ電力を供給する電源として適用可能である。以下に、実施例１〜３の電流連続型のＤＣ／ＤＣコンバータが適用される画像形成装置の構成を説明する。

［画像形成装置の構成］
画像形成装置の一例として、レーザビームプリンタを例にあげて説明する。図６に電子写真方式のプリンタの一例であるレーザビームプリンタの概略構成を示す。レーザビームプリンタ３００は、静電潜像が形成される像担持体としての感光ドラム３１１、感光ドラム３１１を一様に帯電する帯電部３１７（帯電手段）、感光ドラム３１１に形成された静電潜像をトナーで現像する現像部３１２（現像手段）を備えている。そして、感光ドラム３１１に現像されたトナー像をカセット３１６から供給された記録材としてのシート（不図示）に転写部３１８（転写手段）によって転写して、シートに転写したトナー像を定着器３１４で定着してトレイ３１５に排出する。この感光ドラム３１１、帯電部３１７、現像部３１２、転写部３１８が画像形成部である。また、レーザビームプリンタ３００は、実施例１〜３で説明した電流連続型のＤＣ／ＤＣコンバータを電源装置４００として備えている。尚、実施例１〜３の電流連続型のＤＣ／ＤＣコンバータを電源装置４００として搭載可能な画像形成装置は、図６に例示したものに限定されず、例えば複数の画像形成部を備える画像形成装置であってもよい。更に、感光ドラム３１１上のトナー像を中間転写ベルトに転写する一次転写部と、中間転写ベルト上のトナー像をシートに転写する二次転写部を備える画像形成装置であってもよい。

レーザビームプリンタ３００は、画像形成部による画像形成動作や、シートの搬送動作を制御する不図示のコントローラを備えており、電源装置４００は、例えばコントローラに電力を供給する。また、電源装置４００は、感光ドラム３１１を回転するため又はシートを搬送する各種ローラ等を駆動するためのモータ等の駆動部に電力を供給する。

本実施例の画像形成装置は、電流連続型のＤＣ／ＤＣコンバータを電源装置４００として搭載している。このため、電流不連続型のＤＣ／ＤＣコンバータに比較してスイッチング素子ＦＥＴ１のピーク電流Ｉｐｋが大きくならず、電流定格の大きい素子を使用する必要がない。また、従来の電流連続型のＤＣ／ＤＣコンバータに比較して安価な構成とすることができる。更に、実施例３の電流連続型のＤＣ／ＤＣコンバータを電源装置４００として搭載した画像形成装置では、出力電流Ｉｏｕｔが過大となった場合に、出力電圧Ｖｏｕｔを低下させることができる。

以上、本実施例によれば、安価な構成で画像形成装置の電源装置である電流連続型のＤＣ／ＤＣコンバータを構成することができる。

Ｃｍｐ１ コンパレータ
Ｃｍｐ２ コンパレータ
Ｃａ コンデンサ
ＦＥＴ１ スイッチングＦＥＴ
Ｌｓ インダクタ
Ｒｃ 抵抗

Claims (15)

1. 入力電圧を降圧し前記入力電圧よりも低い出力電圧を出力する電源装置において、
   パルス電圧が供給されることにより電圧を出力するインダクタと、
   前記インダクタに前記パルス電圧を出力するためにオンオフされるスイッチング素子と、
   前記インダクタから出力される電圧と基準電圧との誤差に応じた電圧を出力する誤差検出手段と、
   前記誤差検出手段により出力された電圧に基づき前記スイッチング素子のオンオフを制御する制御手段と、
   第一抵抗と第一コンデンサとを有し、前記スイッチング素子のオン時間又はオフ時間を決定する決定手段と、を備え、
   前記第一抵抗は、前記誤差検出手段の出力を前記制御手段に供給するためのラインと前記スイッチング素子の電圧入力側のラインとの間に接続され、前記第一コンデンサは、前記誤差検出手段の出力を前記制御手段に供給するためのラインと基準電位との間に接続されていることを特徴とする電源装置。
2. 前記誤差検出手段は、前記第一コンデンサに充電された電荷を放電することにより前記決定手段をリセットし、
   前記決定手段は、前記スイッチング素子のオン時間又はオフ時間を、前記誤差検出手段によりリセットされてから前記第一コンデンサが所定電圧に充電されるまでの時間により決定することを特徴とする請求項１に記載の電源装置。
3. 前記所定電圧は、前記入力電圧より低いことを特徴とする請求項２に記載の電源装置。
4. 前記誤差検出手段は、第一コンパレータであり、
   前記制御手段は、第二コンパレータであることを特徴とする請求項１乃至３のいずれか１項に記載の電源装置。
5. 前記第一コンパレータは、反転入力端子に前記出力電圧が入力され、
   前記第二コンパレータは、反転入力端子に前記決定手段を介して前記誤差検出手段が接続され、
   前記決定手段は、前記スイッチング素子のオフ時間を決定することを特徴とする請求項４に記載の電源装置。
6. 前記第一コンパレータは、非反転入力端子に前記出力電圧が入力され、
   前記第二コンパレータは、非反転入力端子に前記決定手段を介して前記誤差検出手段が接続され、
   前記決定手段は、前記スイッチング素子のオン時間を決定することを特徴とする請求項４に記載の電源装置。
7. 前記スイッチング素子に流れる電流を制限する制限手段と、
   前記制限手段により制限される時間を決定する制限時間決定手段と、
   を備えることを特徴とする請求項１乃至６のいずれか１項に記載の電源装置。
8. 前記制限手段は、
   前記入力電圧と前記スイッチング素子の間に接続された第二抵抗と、
   前記第二抵抗の一端がエミッタに接続されたトランジスタと、
   前記第二抵抗の他端と前記トランジスタのベースとの間に接続された第三抵抗と、
   を有することを特徴とする請求項７に記載の電源装置。
9. 前記制限時間決定手段は、
   並列に接続された第二コンデンサと第四抵抗を有し、
   前記第二コンデンサと前記第四抵抗の接続点の一方は、前記トランジスタのコレクタに接続され、
   前記第二コンデンサと前記第四抵抗の他方の接続点はグランドに接続され、
   前記第二コンデンサと前記第四抵抗の一方の接続点は、ダイオードを介して前記誤差検出手段又は前記制御手段に接続されることを特徴とする請求項８に記載の電源装置。
10. 前記制限手段は、前記トランジスタがオンになることにより前記第二コンデンサを前記入力電圧に充電し、
    前記制限時間決定手段は、前記制限手段により制限される時間を、前記第二コンデンサが前記入力電圧に充電されてから前記基準電圧に放電されるまでの時間により決定することを特徴とする請求項９に記載の電源装置。
11. 前記基準電圧を生成する定電圧源を備えることを特徴とする請求項１乃至１０のいずれか１項に記載の電源装置。
12. 前記定電圧源は、ツェナーダイオードを有することを特徴とする請求項１１に記載の電源装置。
13. 前記定電圧源は、シャントレギュレータを有することを特徴とする請求項１１に記載の電源装置。
14. 前記誤差検出手段は、前記出力電圧を分圧した電圧が入力されることを特徴とする請求項１乃至１３のいずれか１項に記載の電源装置。
15. 記録材に画像形成を行う画像形成装置であって、
    請求項１乃至１４のいずれか１項に記載の電源装置を備えることを特徴とする画像形成装置。

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