JP2017017847A - 電源装置及び画像形成装置 - Google Patents

Abstract

【課題】複数の電圧を出力することができる電源装置において、各々の電圧に対して求められる仕様に対して柔軟に対応すること。【解決手段】目標電圧が５Ｖとなるように制御される状態と、目標電圧が２４Ｖとなるように制御される状態とで動作することが可能な電源装置であって、制御部１０１は、目標電圧が２４Ｖの状態において、目標電圧が５Ｖの状態に比べて、ＦＥＴ１のオン時間が長く、ＦＥＴ２のオン時間が短く、ＦＥＴ１とＦＥＴ２とが交互にオン又はオフする周期が短くなるようにＦＥＴ１とＦＥＴ２を制御する。【選択図】図１

Description

本発明は、電源装置及び画像形成装置に関し、特に、フライバックトランスを用いた絶縁型コンバータに、アクティブクランプ方式を用いた電源装置に関する。

従来、フライバックトランスを用いた絶縁型コンバータにアクティブクランプ方式を用いたスイッチング電源では、２つのスイッチング素子を交互にオン／オフする。これにより、フライバック動作によりトランスに蓄積したエネルギーの一部を二次側に伝えつつ、残りのエネルギーを一次側で共振させて、スイッチング素子をゼロ電圧でスイッチングさせる。このように、アクティブクランプ方式を用いることにより、一次側の電力を高い効率で二次側に変換することができる。即ち、高い電力変換効率を実現できる。

例えば特許文献１では、負荷に基づいて２つのスイッチング素子のオン時間を適正に制御することで、広い負荷範囲で高い電力変換効率となる回路構成が提案されている。また、例えば特許文献２では、入力電圧に応じて、２つのスイッチング素子のオン時間を変えることで、入力電圧の変動に対応できる回路構成が提案されている。

特開平１１−１８７６６４号公報 特開２０１３−２０１８２９号公報

しかし、制御の目標とする出力電圧（以下、目標電圧とする）を複数有する場合においても、各々の目標電圧に対して求められる仕様に柔軟に対応できるスイッチング電源を実現することが求められている。

本発明は、このような状況のもとでなされたもので、複数の電圧を出力することができる電源装置において、各々の電圧に対して求められる仕様に対して柔軟に対応することを目的とする。

上述した課題を解決するために、本発明は、以下の構成を備える。

（１）一次巻線及び二次巻線を有するトランスと、前記トランスの前記一次巻線に直列に接続された第一のスイッチング素子と、前記トランスの前記一次巻線に並列に接続された第二のスイッチング素子と、前記第二のスイッチング素子に直列に接続され、前記第二のスイッチング素子とともに前記トランスの前記一次巻線に並列に接続されたコンデンサと、前記トランスの前記二次巻線に誘起された電圧を整流平滑する整流平滑手段と、前記整流平滑手段により整流平滑された電圧に応じた情報を出力するフィードバック手段と、前記フィードバック手段から入力された前記情報に基づいて、前記整流平滑手段により整流平滑された電圧が所定の電圧となるように前記第一のスイッチング素子及び前記第二のスイッチング素子のオン又はオフを制御する制御手段と、を備え、前記所定の電圧が第一の電圧となるように制御される第一の状態と、前記所定の電圧が前記第一の電圧よりも大きい第二の電圧となるように制御される第二の状態とで動作することが可能な電源装置であって、前記制御手段は、前記第二の状態において、前記第一の状態に比べて、前記第一のスイッチング素子のオン時間が長く、前記第二のスイッチング素子のオン時間が短く、前記第一のスイッチング素子と前記第二のスイッチング素子とが交互にオン又はオフする周期が短くなるように前記第一のスイッチング素子と前記第二のスイッチング素子を制御することを特徴とする電源装置。

（２）一次巻線及び二次巻線を有するトランスと、前記トランスの前記一次巻線に直列に接続された第一のスイッチング素子と、前記トランスの前記一次巻線に並列に接続された第二のスイッチング素子と、前記第二のスイッチング素子に直列に接続され、前記第二のスイッチング素子とともに前記トランスの前記一次巻線に並列に接続されたコンデンサと、前記トランスの前記二次巻線に誘起された電圧を整流平滑する整流平滑手段と、前記整流平滑手段により整流平滑された電圧に応じた信号を出力するフィードバック手段と、前記フィードバック手段から入力された前記信号に基づいて、前記整流平滑手段により整流平滑された電圧が所定の電圧となるように前記第一のスイッチング素子及び前記第二のスイッチング素子のオン又はオフを制御する制御手段と、を備え、前記制御手段は、前記第一の状態及び前記第二の状態の両方で、前記第一のスイッチング素子と前記第二のスイッチング素子をともにオフさせるデッドタイムを挟んで前記第一のスイッチング素子と前記第二のスイッチング素子を交互にオン又はオフさせるスイッチング動作を行う第一の期間を繰り返す連続動作と、前記第一の期間と前記スイッチング動作を停止させる第二の期間とを繰り返す間欠動作と、を行うことが可能であり、前記所定の電圧が第一の電圧となるように制御される第一の状態と、前記所定の電圧が前記第一の電圧よりも大きい第二の電圧となるように制御される第二の状態とで動作することが可能な電源装置であって、前記制御手段は、前記第一のスイッチング素子のオン時間が所定の時間以下となった場合に前記連続動作から前記間欠動作に移行し、前記所定の時間は、前記第一の状態と前記第二の状態とで異ならせることを特徴とする電源装置。

（３）記録材に画像形成を行う画像形成手段と、前記（１）又は（２）に記載の電源装置と、を備えることを特徴とする画像形成装置。

本発明によれば、複数の電圧を出力することができる電源装置において、各々の電圧に対して求められる仕様に対して柔軟に対応することができる。

実施例１のスイッチング電源の回路図 実施例１、２のスイッチング電源の動作波形と簡易回路図 実施例１、２のスイッチング電源の連続動作時と間欠動作時の波形を示す図 実施例１、２の励磁インダクタンスに流れる電流を説明する図 実施例１のＦＢ端子電圧と各ＦＥＴのオン時間の対応表 実施例１のＦＢ端子電圧と各ＦＥＴのオン時間の対応表 実施例１のＦＢ端子電圧と各ＦＥＴのオン時間の関係を示すグラフ 実施例２のスイッチング電源の回路図 実施例２のＦＢ端子電圧と各ＦＥＴのオン時間の対応表 実施例２のＦＢ端子電圧と各ＦＥＴのオン時間の対応表 実施例２のＦＢ端子電圧と各ＦＥＴのオン時間の関係を示すグラフ 実施例２の目標電圧に応じた制御の切り替えを示すフローチャート 実施例３の画像形成装置を示す図

以下、本発明を実施するための形態を、実施例により図面を参照しながら詳しく説明する。

［電源装置］
図１は、実施例１のスイッチング電源であるアクティブクランプ方式を用いたフライバック電源を説明する回路図である。尚、本実施例のスイッチング電源の回路は、スイッチング電源回路１００として説明する。商用電源等の交流電源１０は交流電圧を出力しており、全波整流手段であるブリッジダイオードＢＤ１で整流された電圧は、スイッチング電源回路１００に入力される。平滑用コンデンサＣ３は整流された電圧の平滑手段として用いられ、平滑用コンデンサＣ３の低い側の電位をＤＣＬ、高い側の電位をＤＣＨとする。スイッチング電源回路１００は、平滑用コンデンサＣ３に充電された入力電圧Ｖｉｎから、絶縁された二次側へ電源電圧Ｖｏｕｔを出力する。スイッチング電源回路１００は、電圧値の異なる複数の電源電圧Ｖｏｕｔを出力することが可能である。本実施例では、スイッチング電源回路１００は、電源電圧Ｖｏｕｔの一例として、例えば２４Ｖ又は５Ｖの一定の電圧を出力する。

スイッチング電源回路１００は、一次側に一次巻線Ｐ１、補助巻線Ｐ２と、二次側に二次巻線Ｓ１を備えた絶縁型のトランスＴ１を有している。トランスＴ１の一次巻線Ｐ１から二次巻線Ｓ１には、後述する図２で説明するスイッチング動作によってエネルギーを供給している。トランスＴ１の補助巻線Ｐ２は、一次巻線Ｐ１に印加された入力電圧Ｖｉｎのフォワード電圧を、ダイオードＤ４及びコンデンサＣ４で整流平滑し、電源電圧Ｖ１を供給するために用いられる。

スイッチング電源回路１００の一次側には、トランスＴ１の一次巻線Ｐ１に第一のスイッチング素子である電界効果トランジスタ（以下、ＦＥＴとする）１が直列に接続されている。電圧クランプ用のコンデンサＣ２と第二のスイッチング素子であるＦＥＴ２とは、直列に接続されている。直列に接続された電圧クランプ用のコンデンサＣ２とＦＥＴ２は、トランスＴ１の一次巻線Ｐ１に並列に接続されている。スイッチング電源回路１００の一次側には、ＦＥＴ１及びＦＥＴ２の制御手段として、制御部１０１及びＦＥＴ駆動部１０２を有している。ＦＥＴ１と並列に接続された電圧共振用のコンデンサＣ１は、ＦＥＴ１及びＦＥＴ２のスイッチオフ時の損失を低減するために設けられている。電圧共振用のコンデンサＣ１を設けずに、ＦＥＴ１のドレイン端子とソース端子間の容量を用いてもよい。尚、本実施例のダイオードＤ１は、ＦＥＴ１のボディーダイオードである。同様に、ダイオードＤ２はＦＥＴ２のボディーダイオードである。

スイッチング電源回路１００の二次側には、トランスＴ１の二次巻線Ｓ１に誘起されるフライバック電圧の二次側の整流平滑手段である整流平滑回路１１８を有している（図中、点線枠部）。整流平滑回路１１８は、ダイオードＤ１１及びコンデンサＣ１１と、二次側に出力される電源電圧Ｖｏｕｔを一次側にフィードバックするフィードバック手段として、フィードバック部１１５を有している（図中、点線枠部）。

尚、本実施例の制御部１０１には、発振器などによって生成されたクロックで動作するＣＰＵ、ＡＳＩＣなどの演算制御手段を用いている。これにより、後に説明するような複雑な制御を簡易で安価な回路構成で実現できる。以降、本実施例の説明では、制御部１０１がＣＰＵであることを前提に説明する。制御部１０１のＶＣ端子とＧ端子の間には、ＤＣ／ＤＣコンバータ１０４によって生成された電源電圧Ｖ２が、ＤＣ／ＤＣコンバータ１０４のＯＵＴ端子から供給されている。制御部１０１は、フィードバック部１１５からＦＢ端子に入力された電圧信号に基づき、制御信号ＤＲＶ１及び制御信号ＤＲＶ２を出力しており、ＦＥＴ駆動部１０２を介してＦＥＴ１及びＦＥＴ２の制御を行っている。ここで、制御信号ＤＲＶ１はＦＥＴ１を駆動させるための信号、制御信号ＤＲＶ２はＦＥＴ２を駆動させるための信号である。

ＦＥＴ駆動部１０２は、制御部１０１から入力された制御信号ＤＲＶ１に応じてＦＥＴ１のゲート駆動信号ＤＲＶ−Ｌを、制御信号ＤＲＶ２に応じてＦＥＴ２のゲート駆動信号ＤＲＶ−Ｈを生成する回路である。ＦＥＴ駆動部１０２のＶＣ端子とＧ端子の間には、電源電圧Ｖ１が供給されている。また、ＦＥＴ２を駆動するため、コンデンサＣ５及びダイオードＤ５で構成されるチャージポンプ回路によって、ＶＨ端子とＧＨ端子の間に電源電圧Ｖ１が供給されている。ＦＥＴ駆動部１０２は、制御部１０１からハイレベルの制御信号ＤＲＶ１を入力されると、ＦＥＴ１のゲート駆動信号ＤＲＶ−Ｌをハイレベルとし、ＦＥＴ１はオン状態となる。同様に、ＦＥＴ駆動部１０２は、制御部１０１からハイレベルの制御信号ＤＲＶ２を入力されると、ＦＥＴ２のゲート駆動信号ＤＲＶ−Ｈをハイレベルとし、ＦＥＴ２はオン状態となる。

ＤＣ／ＤＣコンバータ１０４は、３端子レギュレータ又は降圧型スイッチング電源であり、ＶＣ端子とＧ端子間に入力された電源電圧Ｖ１を変換して、ＯＵＴ端子から電源電圧Ｖ２を出力している。起動回路１０３は、３端子レギュレータ又は降圧型スイッチング電源であり、ＶＣ端子とＧ端子間に入力された入力電圧Ｖｉｎを変換して、ＯＵＴ端子から電源電圧Ｖ１を出力している。起動回路１０３は、補助巻線Ｐ２から供給される電源電圧Ｖ１が所定の電圧値以下の場合のみ動作する回路であり、スイッチング電源回路１００の起動時に電源電圧Ｖ１を供給するために用いられる。

（フィードバック部）
フィードバック部１１５は、電源電圧Ｖｏｕｔを、所定の電圧（以下、目標電圧とする）に制御するために用いられ、電源電圧Ｖｏｕｔに応じた信号を出力する。電源電圧Ｖｏｕｔは、シャントレギュレータＩＣ５のリファレンス端子ＲＥＦに入力される電圧（即ち、基準電圧）の電源電圧Ｖｏｕｔに対する分圧比によって設定される。即ち、分圧抵抗Ｒ５２、Ｒ５３、Ｒ５４によって電源電圧Ｖｏｕｔが設定される。電源電圧Ｖｏｕｔが目標電圧（２４Ｖ又は５Ｖ）より高くなると、シャントレギュレータＩＣ５のカソード端子Ｋが電流を引き込み、プルアップ抵抗Ｒ５１を介してフォトカプラＰＣ５の二次側ダイオードが導通状態となる。これにより、フォトカプラＰＣ５の一次側トランジスタが動作し、コンデンサＣ６から電荷が放電される。このため、制御部１０１のＦＢ端子の電圧（以下、ＦＢ端子電圧という）が低下する。一方、電源電圧Ｖｏｕｔが目標電圧より低くなると、シャントレギュレータＩＣ５のカソード端子Ｋが電流を引き込まなくなり、二次側ダイオードが非導通状態となる。これにより、フォトカプラＰＣ５の一次側のトランジスタがオフ状態となり、電源電圧Ｖ２から抵抗Ｒ２を介してコンデンサＣ６に充電電流が流れる。このため、制御部１０１のＦＢ端子電圧が上昇する。

制御部１０１は、フィードバック部１１５から電源電圧Ｖｏｕｔに応じた信号に相当するＦＢ端子電圧が入力され、ＦＢ端子電圧を検知することで、電源電圧Ｖｏｕｔを目標電圧に制御するためのフィードバック制御を行っている。このように、制御部１０１がＦＢ端子電圧を監視することによって、電源電圧Ｖｏｕｔの電圧を間接的にフィードバック制御できる。また、フィードバック部１１５の代わりに、制御部１０１を二次側に設けて、電源電圧Ｖｏｕｔの電圧を監視することで、電源電圧Ｖｏｕｔの電圧を直接フィードバック制御してもよい。

（目標電圧切り替え部）
また、目標電圧切り替え部（以下、切り替え部とする）１１７は、ＦＥＴ７１の制御端子に２４ＶＳＬ信号が入力されている。２４ＶＳＬ信号が切り替えられることで、電源電圧Ｖｏｕｔに第一の電圧である５Ｖ電圧が出力される第一の状態と、第一の電圧よりも大きい第二の電圧である２４Ｖ電圧が出力される第二の状態の２つの状態が切り替えられる。切り替え部１１７には、スイッチング電源回路１００が搭載された電子機器の制御部等から出力された２４ＶＳＬ信号が入力される。具体的には、切り替え部１１７は、２４ＶＳＬ信号がハイレベルのときに電源電圧Ｖｏｕｔとして２４Ｖ電圧を出力するように第二の状態に切り替える。また、切り替え部１１７は、２４ＶＳＬ信号がローレベルのときに電源電圧Ｖｏｕｔとして５Ｖ電圧を出力するように第一の状態に切り替える。尚、２４ＶＳＬ信号は、ＦＥＴ７１のゲート端子に入力されている。ＦＥＴ７１は、ドレイン端子にフォトカプラＰＣ７のフォトダイオードと抵抗Ｒ７１を介して電源電圧Ｖｏｕｔが接続され、ソース端子は接地されている。ＦＥＴ７１のゲート端子とソース端子間には抵抗Ｒ７２が接続されている。

２４ＶＳＬ信号がハイレベルになると、ＦＥＴ７１がオン状態となり、抵抗Ｒ７１を介してフォトカプラＰＣ７の二次側ダイオードが導通状態となる。これにより、フォトカプラＰＣ７の一次側トランジスタが動作し、コンデンサＣ７から電荷が放電され、制御部１０１の２４ＳＬ端子の電圧（以下、２４ＳＬ端子電圧という）はローレベルになる。一方、２４ＶＳＬ信号がローレベルになると、ＦＥＴ７１がオフ状態となり、フォトカプラＰＣ７の二次側ダイオードが非導通状態となる。これにより、フォトカプラＰＣ７の一次側トランジスタがオフし、電源電圧Ｖ２から、抵抗Ｒ１を介してコンデンサＣ７が充電され、制御部１０１の２４ＳＬ端子の電圧はハイレベルになる。制御部１０１は、２４ＳＬ端子電圧に応じて、目標電圧が２４Ｖか５Ｖかを検知する。尚、本実施例では、スイッチング電源回路１００が電源電圧Ｖｏｕｔを供給している負荷が通常状態で動作しているときは目標電圧を２４Ｖとしている。一方、負荷がスタンバイ状態やスリープ状態で動作しているときは、通常動作の際の消費電力よりも消費電力を低減させるために、目標電圧を５Ｖとしている。

２４ＶＳＬ信号は、切り替え部１１７に入力されるとともにフィードバック部１１５へも入力されている。フィードバック部１１５の抵抗Ｒ５４には、ＦＥＴ５１が並列に接続されている。ＦＥＴ５１は、ゲート端子に２４ＶＳＬ信号が入力されており、ゲート端子とソース端子間には抵抗Ｒ５５が接続されている。２４ＶＳＬ信号がハイレベルになると、ＦＥＴ５１がオン状態になり、抵抗Ｒ５４がショートされる。これにより、シャントレギュレータＩＣ５の基準電圧の電源電圧Ｖｏｕｔに対する分圧比が下がり、電源電圧Ｖｏｕｔには２４Ｖが出力される状態で、フィードバック制御が行われることとなる。一方、２４ＶＳＬ信号がローレベルになると、ＦＥＴ５１がオフ状態になり、抵抗Ｒ５３と抵抗Ｒ５４が直列に接続される。これにより、基準電圧の電源電圧Ｖｏｕｔに対する分圧比が上がり、電源電圧Ｖｏｕｔには５Ｖが出力される状態で、フィードバック制御が行われることとなる。

（入力電圧検出部）
また、入力電圧検出部１１６は、電源電圧Ｖ１を抵抗Ｒ６１、Ｒ６２で分圧した電圧を、制御部１０１のＶ１ＳＮ端子に入力している。これにより、制御部１０１は、入力電圧Ｖｉｎの電圧を検出できる。

［スイッチング電源回路の動作］
本実施例のスイッチング電源回路１００の動作について、図２を用いて説明する。スイッチング電源回路１００は、制御部１０１がＦＥＴ１とＦＥＴ２を、同時にオン状態とならないようにデッドタイムを介して交互にオン／オフすることで、二次側に電力を供給している。図２（Ａ）は、ＦＥＴ１及びＦＥＴ２の端子の電圧及び電流波形を、複数の期間（〔１１〕〜〔１４〕）に分けて示したグラフである。図２（Ａ）において、（ｉ）は、ＦＥＴ１のゲート−ソース間電圧、即ち、ＦＥＴ駆動部１０２からＦＥＴ１のゲート端子に入力されるゲート駆動信号ＤＲＶ−Ｌを示す図である。（ｉｉ）は、ＦＥＴ２のゲート−ソース間電圧、即ち、ＦＥＴ駆動部１０２からＦＥＴ２のゲート端子に入力されるゲート駆動信号ＤＲＶ−Ｈを示す図である。（ｉｉｉ）は、ＦＥＴ１のドレイン−ソース間電圧を示す図である。（ｉｖ）は、ＦＥＴ１のドレイン電流を示す図、（ｖ）は、ＦＥＴ２のドレイン電流を示す図、（ｖｉ）は、ダイオードＤ１１に流れる電流を示す図である。ＦＥＴ１のドレイン電流には、ダイオードＤ１及びコンデンサＣ１に流れる電流を、ＦＥＴ２のドレイン電流には、ダイオードＤ２に流れる電流をそれぞれ含んでいる。横軸はいずれも時間である。図２（Ｂ）は、図２（Ａ）に示す複数の期間（〔１１〕〜〔１４〕）における電流の流れを、簡易回路図とともに示したものである。以下に、各期間の動作を説明する。尚、図２（Ｂ）では、トランスＴ１を、リーケージインダクタンスＬｒ、励磁インダクタンスＬｓ、理想トランスＴｉに分割して示している。また、図２（Ｂ）の回路中に、それぞれの期間で流れる電流を濃い実線矢印で示している。

まず、〔１１〕の期間は、ＦＥＴ１がオンの状態である。平滑用コンデンサＣ３からトランスＴ１の一次巻線Ｐ１に電流が流れることで、トランスＴ１のリーケージインダクタンスＬｒ及び励磁インダクタンスＬｓにエネルギーが蓄えられる。このとき、ＦＥＴ１のドレイン−ソース間電圧はほぼゼロであり、ＦＥＴ１に流れるドレイン電流は直線的に増加する。

次に、〔１２〕の期間は、ＦＥＴ１及びＦＥＴ２がともにオフ状態、即ちデッドタイムの期間である。ＦＥＴ１をオフすると、トランスＴ１の一次巻線Ｐ１に流れていた電流は、電圧共振用のコンデンサＣ１を充電するように流れる（〔１２〕の矢印ａ）。電圧共振用のコンデンサＣ１が充電されるに従って、ＦＥＴ１のドレイン−ソース間電圧は上昇する。

ＦＥＴ１のドレイン−ソース間電圧が電圧クランプ用のコンデンサＣ２の＋端子の電圧を上回ると、トランスＴ１の一次巻線Ｐ１に流れていた電流は、次のように流れ始める。即ち、ＦＥＴ２のダイオードＤ２を介して電圧クランプ用のコンデンサＣ２を充電するように流れ始める（〔１２〕の矢印ｂ）。これにより、リーケージインダクタンスＬｒによるキックバック電圧は、電圧クランプ用のコンデンサＣ２によって吸収されるため、ＦＥＴ１のドレイン−ソース間に印加されるサージ電圧を抑制できる。また、ＦＥＴ２のドレイン−ソース間電圧はほぼゼロとなるため、この状態で〔１３〕の期間に移行してＦＥＴ２をオンすると、ＦＥＴ２のゼロ電圧のスイッチングが実現できる。

ここで、〔１２〕の期間（デッドタイム）は、ＦＥＴ１をオフしてから、ＦＥＴ２のドレイン−ソース間電圧がほぼゼロになるまでの時間とほぼ同等、又はやや長めに設定するとよい。〔１２〕の期間が長いと、ダイオードＤ２に電流が流れる期間が長くなるため、その分、必要ではない電力が消費される。一方、〔１２〕の期間が短いと、ＦＥＴ２のドレイン−ソース間電圧がゼロになる前にＦＥＴ２をオンすることになるため、ゼロ電圧のスイッチングが実現できず、同様に必要ではない電力が消費される。従って、〔１２〕の期間を適切な値に設定することで、消費電力を抑制することができる。

〔１３〕の期間では、ＦＥＴ１がオフ状態となり、デッドタイムを経てＦＥＴ２がオン状態となった期間である。ＦＥＴ１がオン状態の間に流れた電流によって、トランスＴ１から、ＦＥＴ２又はダイオードＤ２を介して、電圧クランプ用のコンデンサＣ２の＋端子側に充電を行う状態となる（〔１３〕の矢印ｃ）。リーケージインダクタンスＬｒによるキックバック電圧は電圧クランプ用のコンデンサＣ２によって吸収することができるため、ＦＥＴ１のドレイン端子とソース端子間に印加されるサージ電圧を抑制できる。電圧クランプ用のコンデンサＣ２の電圧が上昇すると、二次側のダイオードＤ１１がオン状態となり、トランスＴ１の二次巻線Ｓ１を介して、スイッチング電源回路１００の二次側に電力が供給される状態になる。

その後〔１３〕の期間では、コンデンサＣ２の＋端子側からＦＥＴ２を介してトランスＴ１に電流が流れる状態となる（〔１３〕の矢印ｄ）。トランスＴ１に流れる電流は、電圧クランプ用のコンデンサＣ２と、トランスＴ１のリーケージインダクタンスＬｒ及び結合インダクタンスＬｓとの共振によって流れるものである。電圧クランプ用のコンデンサＣ２の電圧が低下すると、二次側のダイオードＤ１１が非導通状態となり、スイッチング電源回路１００の二次側に電力が供給されない状態になる。更に、ＦＥＴ２の導通状態を保持することで、電圧クランプ用のコンデンサＣ２からトランスＴ１のリーケージインダクタンスＬｒ及び結合インダクタンスＬｓに流れる電流が増加する。

ここで、図２（Ａ）の（ｖ）のＦＥＴ２のドレイン電流において、点線で示した波形はトランスＴの励磁インダクタンスＬｓを流れる励磁電流を示しており、直線的に減少している。この励磁電流と理想トランスＴｉを流れる電流の和が、ＦＥＴ２のドレイン電流となる。また、理想トランスＴｉを流れる電流は、ダイオードＤ１１に流れる電流と相似形となる。

〔１３〕の期間中において、二次側に電力が供給されていない期間（図２（Ａ）の「〔１３〕ｏｆｆ」と記載された期間）では、次のように電流が流れる。即ち、主に電圧クランプ用のコンデンサＣ２とトランスＴ１のリーケージインダクタンスＬｒ及び励磁インダクタンスＬｓとの共振動作に従って、ＦＥＴ２に電流が流れる。一方、二次側に電力が供給されている期間（図２（Ａ）の「〔１３〕ｏｎ」と記載された期間）では、次のように電流が流れる。即ち、主に電圧クランプ用のコンデンサＣ２とトランスＴ１のリーケージインダクタンスＬｒとの共振動作に従って、ＦＥＴ２に電流が流れる。リーケージインダクタンスＬｒのインダクタンス値は励磁インダクタンスＬｓに比べてかなり小さいため、「〔１３〕ｏｎ」の期間における共振周波数は、「〔１３〕ｏｆｆ」の期間における共振周波数に比べて高くなる。

トランスＴの励磁インダクタンスＬｓに流れる励磁電流がゼロになったとき、励磁インダクタンスＬｓに蓄積されたエネルギーは、全て解放されたことを意味する。その後もＦＥＴ２をオンし続けると、電圧クランプ用のコンデンサＣ２から励磁インダクタンスＬｓに向かって電流が流れ始め、励磁インダクタンスＬｓには再びエネルギーが蓄積され始める。

続いて〔１４〕の期間は、再び、ＦＥＴ１及びＦＥＴ２がともにオフ状態、即ちデッドタイムの期間である。ＦＥＴ２をオフすると、トランスＴ１の一次巻線Ｐ１に流れていた電流は、電圧共振用のコンデンサＣ１を放電するように流れる。電圧共振用のコンデンサＣ１が放電するに従って、ＦＥＴ１のドレイン−ソース間電圧は減少する。ＦＥＴ１のドレイン−ソース間電圧がゼロを下回ると、トランスＴ１の一次巻線Ｐ１に流れていた電流は、ダイオードＤ１を介して平滑用コンデンサＣ３に回生される。この状態で〔１１〕の期間に戻り、ＦＥＴ１をオンすると、ＦＥＴ１のゼロ電圧のスイッチングが実現できる。〔１４〕の期間においても、〔１２〕の期間と同様に、〔１４〕の期間を、ＦＥＴ２をオフしてからＦＥＴ１のドレイン−ソース電圧がほぼゼロになるまでの時間とほぼ同等又はやや長めに設定することで、消費電力を抑制できる。

以上説明したように、本実施例におけるスイッチング電源である、アクティブクランプ方式を用いたフライバック電源は、〔１１〕の期間から〔１４〕の期間を繰り返すことで、リーケージインダクタンスＬｒによるサージ電圧を抑制することができる。また、ＦＥＴ１及びＦＥＴ２のゼロ電圧のスイッチングを行いながら、二次側に電力を供給することができる。ＦＥＴ１及びＦＥＴ２がオン又はオフを繰り返すスイッチング動作を行っている期間をスイッチング期間といい、スイッチング期間が連続する動作を連続動作という。また、スイッチング動作を停止している期間をスイッチング停止期間という。

［間欠動作］
次に、制御部１０１によってスイッチング期間とスイッチング停止期間が繰り返し制御される、スイッチング電源回路１００の間欠動作について説明する。図３（Ａ）はスイッチング電源回路１００の連続動作時の波形を示す図であり、図３（Ｂ）はスイッチング電源回路１００の間欠動作時の波形を示す図である。いずれも（ｉ）は、ＦＥＴ１のダイオードＤ１の電圧、即ち、ＦＥＴ１のゲート駆動電圧ＤＲＶ−Ｌを示す。（ｉｉ）は、ＦＥＴ２のダイオードＤ２の電圧、即ち、ＦＥＴ２のゲート駆動電圧ＤＲＶ−Ｈを示す。（ｉｉｉ）は、ＦＥＴ１のドレイン電流を示す。（ｉｖ）は、ＦＥＴ１のドレイン端子とソース端子間の電圧を示す。（ｖ）は、制御部１０１のＦＢ端子電圧を示し、後述するＦＢＬ１、ＦＢＬ２を点線で示している。横軸はいずれも時間である。

スイッチング電源回路１００の軽負荷状態において、図３（Ａ）に示すように、スイッチング期間のままスイッチング電源回路１００の制御を継続した場合、次のような課題が生じる。例えば、スイッチング電源回路１００の一次側の電流による抵抗損失や、ＦＥＴ１及びＦＥＴ２のスイッチング損失などによって、スイッチング電源回路１００の効率が低下してしまう。そのため、図３（Ｂ）に示すように、スイッチング電源回路１００の軽負荷状態においては、スイッチング期間と後述するスイッチング停止期間を繰り返す間欠動作を行う。これにより、スイッチング電源回路１００の一次側の電流や、ＦＥＴ１及びＦＥＴ２のスイッチング回数を低減させて、スイッチング電源回路１００の軽負荷状態の電力効率を改善できる。

スイッチング電源回路１００の制御部１０１は、フィードバック部１１５のフィードバック情報（ＦＢ端子電圧）等に基づき、スイッチング電源回路１００の軽負荷状態を検出する。制御部１０１は、軽負荷状態を検出すると、後述する停止前制御を行ったのち、スイッチング停止期間に移行する。本実施例では、制御部１０１は、ＦＢ端子電圧が電圧ＦＢＬ１より低くなったことを検知すると、スイッチング電源回路１００が軽負荷状態に移行したと判断する。制御部１０１は、スイッチング電源回路１００が軽負荷状態に移行したと判断すると、スイッチング停止期間への移行を行う。制御部１０１は、スイッチング停止期間に移行した後、次の２つの条件をともに満たした場合に、再びスイッチング期間へ移行する。２つの条件のうち１つは、ＦＢ端子電圧が電圧ＦＢＬ２より大きくなったこと、もう１つは制御部１０１が有する不図示の記憶部に記憶された所定の最短停止期間Ｔｍｉｎよりもスイッチング停止期間が長くなったことである。制御部１０１は、ＦＢ端子電圧が電圧ＦＢＬ２より大きくなり、且つスイッチング停止期間が最短停止期間Ｔｍｉｎよりも長くなった場合には、後述する停止後制御を行った後、スイッチング期間へ移行する。ここで、停止後制御が開始されてからスイッチング期間、停止前制御の期間を経て、スイッチング停止期間が終了するまでの時間が、間欠動作周期である。

本実施例のスイッチング電源回路１００では、電圧ＦＢＬ２を電圧ＦＢＬ１よりも大きな電圧に設定する。ここで、電圧ＦＢＬ２は、スイッチング停止期間からスイッチング期間へ移行する際の判断に用いられる電圧であり、電圧ＦＢＬ１は、スイッチング期間からスイッチング停止期間へ移行する際の判断に用いられる電圧である。このように、ＦＢ端子電圧のオーバーシュートとアンダーシュートを利用することで、図３（Ｂ）に示す間欠動作を実現している。また、図３（Ｂ）に示す間欠動作では、制御部１０１は、内蔵された不図示のタイマーを用いて、スイッチング停止期間が、制御部１０１の記憶部に記憶された所定の最短停止期間Ｔｍｉｎよりも短くならないように制御している。図３（Ｂ）に示す間欠動作周期が短くなり過ぎないようにすることで、スイッチング電源回路１００のトランスＴ１から間欠動作時に発生する高周波に起因する動作音を抑制している。最短停止期間Ｔｍｉｎは、間欠動作周期が一定の周期になるように、最短停止期間Ｔｍｉｎを可変にして制御してもよい。尚、スイッチング電源回路１００の重負荷状態では、制御部１０１のＦＢ端子電圧が高い状態で維持される。言い換えれば、制御部１０１のＦＢ端子電圧が電圧ＦＢＬ２より高い状態が維持される。このため、図３（Ｂ）に示す間欠動作状態にはならずに、図３（Ａ）に示すスイッチング期間のまま制御を継続でき、スイッチング電源回路１００の連続動作状態とすることができる。

［停止前制御］
図３（Ｂ）の間欠動作周期における停止前制御について説明する。停止前制御は、制御部１０１のＦＢ端子電圧が電圧ＦＢＬ１を下回った後（ＦＢ＜ＦＢＬ１）、ＦＥＴ１のオン状態が終了したタイミングで開始される。停止前制御を行うことで、電力効率を改善することができる。停止前制御の期間は、ＦＥＴ１がオフしてからＦＥＴ２がオフするまでの期間であり、停止前制御の期間には、ＦＥＴ２のオン時間〔４〕が含まれる。停止前制御の期間におけるＦＥＴ２のオン時間〔４〕は、スイッチング期間のＦＥＴ２のオン時間（〔１〕と〔２〕の和）の半分に設定されている。停止前制御の期間では、ＦＥＴ２がオン状態となり、図２の〔１３〕のｃの状態から〔１３〕のｄの状態になる前に、言い換えれば共振電流の向きが切り替わるタイミング以前に、ＦＥＴ２をオフ状態とする。これは、ダイオードＤ２のみでトランスＴ１と電圧クランプ用のコンデンサＣ２による共振電流を流す時間をできるだけ短くできるようにするためである。

本実施例では、更に、電圧クランプ用のコンデンサＣ２の＋端子側からトランスＴ１に電流が流れる状態（〔２〕（図２の〔１３〕のｄの期間））になると、ＦＥＴ２のオフ状態でのノイズが増大することが考えられる。このため、最適な時間よりも若干短い時間に、ＦＥＴ２のオン時間〔４〕を設定している。

［停止後制御］
図３（Ｂ）の間欠動作周期における停止後制御について説明する。停止後制御は、制御部１０１のＦＢ端子電圧が電圧ＦＢＬ２を上回り（ＦＢ＞ＦＢＬ２）、且つ、スイッチング停止期間が最短停止時間Ｔｍｉｎよりも長くなると開始される。停止後制御を行うことで電力効率を改善することができる。停止後制御におけるＦＥＴ２のオン時間〔８〕の最適値は、図３（Ｂ）の〔４〕に示すＦＥＴ２のオン時間よりも更に短い時間に設定される。スイッチング停止期間中に、トランスＴ１の磁気リセットは終了している。このため、図３（Ｂ）に示す停止後制御のＦＥＴ２のオン時間〔８〕は、スイッチング期間の〔２〕のオン時間に対して短い時間であってもよい。このように設定したとしても、〔９〕の期間で電圧共振用のコンデンサＣ１の電荷を移動させるために必要なエネルギーを、電圧クランプ用のコンデンサＣ２から、トランスＴ１に供給できる。

しかし、停止前制御におけるＦＥＴ２のオン時間〔４〕及び停止後制御におけるＦＥＴ２のオン時間〔８〕が上述した最適な値より長い場合であっても、次のような場合には、スイッチング電源回路１００の軽負荷状態の電力効率を改善できる。即ち、図３（Ａ）の連続動作を継続する場合に比べて、図３（Ｂ）で説明した間欠動作に移行する場合には、軽負荷時の電力効率を改善できる。また、ＦＥＴ２のオン時間（〔４〕及び〔８〕）が上述した最適な値よりも短い場合、停止前制御及び停止後制御による電力効率の改善の効果は、上述した最適時間の場合に比べて効果は減少する。しかし、効果は減少するが、スイッチング電源回路１００の軽負荷状態の電力効率を改善することはできる。

よって、停止前制御及び停止後制御におけるＦＥＴ２のオン時間（〔４〕、〔８〕）は、上述した最適な時間より長い場合や短い場合にも、スイッチング電源回路１００の軽負荷状態の電力効率を改善する効果を得ることができる。このことから、本実施例の構成は、停止前制御及び停止後制御におけるＦＥＴ２のオン時間を、最適なオン時間のみに限定するものではない。

［電源電圧Ｖｏｕｔの制御方法］
続いて、二次側出力電圧である電源電圧Ｖｏｕｔの制御方法について説明する。まず、本実施例におけるスイッチング電源回路１００において、電源電圧Ｖｏｕｔは、おおよそ次の式（１）で表わされる。

ここで、ＴＩＭＥ１はＦＥＴ１のオン時間であり、図２の〔１１〕の期間である。ＴＩＭＥ２はＦＥＴ２のオン時間であり、図２の〔１３〕の期間である。ＮｒはトランスＴ１の一次巻線Ｐ１の巻数Ｎｐ１と二次巻線Ｓ１の巻数Ｎｓ１の比（Ｎｐ１／Ｎｓ１）である。

式（１）より、電源電圧Ｖｏｕｔは、ＴＩＭＥ１とＴＩＭＥ２の比及び入力電圧Ｖｉｎによって決定されることがわかる。従って、入力電圧Ｖｉｎを考慮して電源電圧Ｖｏｕｔを一定に制御するためには、ＴＩＭＥ１若しくはＴＩＭＥ２、又はその両方を変化させて、ＴＩＭＥ１とＴＩＭＥ２の比を制御すればよい。

また、式（１）より、電源電圧Ｖｏｕｔは二次側の負荷によらずＴＩＭＥ１、ＴＩＭＥ２のみで決定されることがわかる。しかし、実際に負荷が増えると、ダイオードＤ１１による電圧降下が増加し、電源電圧Ｖｏｕｔが減少する。また、負荷が増えることで、入力電圧Ｖｉｎの電圧低下や、ＦＥＴ１のオン抵抗によるドレイン−ソース間電圧の増加が発生する。図２の〔１１〕の期間に、トランスＴ１の励磁インダクタンスＬｓに印加される電圧が低下することで、やはり電源電圧Ｖｏｕｔが減少する。従って、実際は式（１）と異なり、電源電圧Ｖｏｕｔは二次側の負荷の影響を幾分か受けることになる。このため、入力電圧Ｖｉ及びＴＩＭＥ１とＴＩＭＥ２の比から負荷の状態を推測できる。即ち、制御部１０１のＦＢ端子電圧を監視することにより、負荷の状態を把握できる。

また、式（１）より、ＴＩＭＥ１とＴＩＭＥ２の比を維持したままスイッチング周波数を増減しても電源電圧Ｖｏｕｔは変わらないことがわかる。即ち、電源電圧Ｖｏｕｔを目標電圧に制御するために、利用に適した周波数を選択できる。しかし、以下で説明する理由により、スイッチング電源回路１００での消費電力をできるだけ抑えるためには、スイッチング周波数の制御も必要となる。

［励磁インダクタンスＬｓと負荷との関係］
図４は、ＴＩＭＥ１とＴＩＭＥ２の比を一定としたとき、トランスＴ１の励磁インダクタンスＬｓに流れる電流が、負荷に応じて変わる様子を示している。図４（Ａ）はスイッチング周波数がｆａのとき、図４（Ｂ）はスイッチング周波数がｆｂのときを示している。尚、図４（Ｂ）のスイッチング周波数ｆｂは、図４（Ａ）のスイッチング周波数ｆａよりも小さい（ｆａ＞ｆｂ）。更に、図４（Ａ）、図４（Ｂ）は、通常負荷時、軽負荷時、重負荷時の励磁インダクタンスＬｓに流れる電流を示しており、励磁インダクタンスＬｓに流れる電流の最大値をピーク電流Ｉｐ、最小値をボトム電流Ｉｂとする。

図２の〔１３〕の期間で励磁インダクタンスＬｓに蓄えられたエネルギーは、〔１４〕の期間で、電圧共振用のコンデンサＣ１の電荷を放電するために使われ、このときに流れる電流がボトム電流Ｉｂである。従って、ボトム電流Ｉｂには、電圧共振用のコンデンサＣ１の電荷を放電するために最低限必要な値が存在する。この値は負の値であり、これをＩｂｍｉｎとする。ボトム電流Ｉｂが最低限必要な値Ｉｂｍｉｎを上回ると、ＦＥＴ１をゼロ電圧でスイッチングできなくなるため、スイッチング電源回路１００での消費電力が大きくなる。

例えば、図４（Ａ）のスイッチング周波数ｆａの場合、負荷が軽負荷のときは、ボトム電流Ｉｂが、Ｉｂ＜Ｉｂｍｉｎの関係を満たすため、ＦＥＴ１はゼロ電圧のスイッチングを行うことができる。しかし、図４（Ａ）では、負荷が通常負荷又は重負荷のときは、ボトム電流Ｉｂは、Ｉｂ＞Ｉｂｍｉｎの関係であるため、ＦＥＴ１はゼロ電圧のスイッチングを行うことができない。このような場合、ボトム電流ＩｂがＩｂ＜Ｉｂｍｉｎの関係を満たすようにスイッチング周波数を下げるような制御を行う。例えば、通常負荷のときにスイッチング周波数をｆａからｆｂに下げると、図４（Ｂ）に示すように、ボトム電流ＩｂがＩｂ＜Ｉｂｍｉｎの関係を満たし、ＦＥＴ１はゼロ電圧のスイッチングを行うことができるようになる。逆に、負荷が軽負荷のときにスイッチング周波数をｆａからｆｂに下げてしまうと、図４（Ｂ）のように、軽負荷時のボトム電流ＩｂがＩｂｍｉｎを大きく下回ってしまう。ボトム電流ＩｂがＩｂｍｉｎを大きく下回ってしまうと、励磁インダクタンスＬｓに蓄えられたエネルギーが二次側に伝えられることなく、平滑用コンデンサＣ３に戻ってしまうことになる。このような場合にも、スイッチング電源回路１００での消費電力が大きくなる。

従って、スイッチング電源回路１００の電力の変換効率を向上させるためには、励磁インダクタンスＬｓのボトム電流Ｉｂが適切な値になるように、負荷変動に対してスイッチング周波数を変える必要がある。尚、負荷が同じならば、目標電圧が小さいほどＦＥＴ２をオンする時間ＴＩＭＥ２が大きくなり、スイッチング周波数が低くなる。以上をまとめると、制御部１０１のＦＢ端子電圧に基づいて、ＴＩＭＥ１及びＴＩＭＥ２を最適な値に制御することで、広範囲の負荷に対して消費電力を抑えつつ、電源電圧Ｖｏｕｔを一定に制御することができることがわかる。

［目標電圧に応じたＴＩＭＥ１、ＴＩＭＥ２の制御方法］
次に、本実施例の特徴的な構成である、目標電圧に応じたＴＩＭＥ１とＴＩＭＥ２の制御方法について、図５を用いて説明する。図５（Ａ）は目標電圧が２４Ｖのときに、入力電圧Ｖｉｎごとに制御部１０１のＦＢ端子電圧に対応したＴＩＭＥ１、ＴＩＭＥ２、ＴＩＭＥ１とＴＩＭＥ２との比（ＴＩＭＥ１／ＴＩＭＥ２）のテーブルの一例を示したものである。図５（Ｂ）は、図５（Ａ）と同様のテーブルであり、目標電圧が５Ｖのときのテーブルである。具体的には、それぞれの目標電圧のときに、交流電源電圧２２５Ｖに相当するＶ１ＳＮ端子電圧である５１ｄｅｃのときと、交流電源電圧２１５Ｖに相当するＶ１ＳＮ端子電圧である４８ｄｅｃのときの値を示している。ＴＩＭＥ１は、交流電源電圧に反比例して決定される。即ち、ＴＩＭＥ１は、交流電源電圧が大きいほど、短い時間に設定される。一方、ＴＩＭＥ２は、二次側の出力電圧が一定に制御されるため、交流電源電圧に依存せず一定となっている。

図５（Ｃ）は、図５（Ａ）、図５（Ｂ）のグラフを示したものである。図５（Ｃ）の（ａ）は目標電圧２４ＶのときのＴＩＭＥ１、ＴＩＭＥ２の時間（μｓ）を縦軸に示し、（ｂ）は目標電圧２４ＶのときのＴＩＭＥ１とＴＩＭＥ２の比（ＴＩＭＥ１／ＴＩＭＥ２）を縦軸に示し、横軸にＦＢ端子電圧［ｄｅｃ］を示す。図５（Ｃ）の（ｃ）は目標電圧５ＶのときのＴＩＭＥ１、ＴＩＭＥ２の時間（μｓ）を縦軸に示し、（ｄ）は目標電圧５ＶのときのＴＩＭＥ１とＴＩＭＥ２の比（ＴＩＭＥ１／ＴＩＭＥ２）を縦軸に示す。

前述したとおり、ＦＢ端子電圧は、電源電圧Ｖｏｕｔを間接的に検出するとともに、二次側の負荷状態を把握するために用いられる情報でもある。また、制御部１０１のＶ１ＳＮ端子及びＦＢ端子は、それぞれ不図示の内部のアナログ−デジタル（以下、ＡＤ）コンバータに接続されている。制御部１０１のＶ１ＳＮ端子及びＦＢ端子に入力された電圧は、ＡＤコンバータにてＡＤ変換される。図５におけるＶ１ＳＮ端子電圧とＦＢ端子電圧は、いずれも６ビットのデジタル値の十進数表示［ｄｅｃ］としている。

目標電圧が２４Ｖの状態においては、ＦＢ端子電圧が大きいほど負荷が大きくなる関係となるように、ＴＩＭＥ１とＴＩＭＥ２を設定する。具体的には、ＴＩＭＥ１とＴＩＭＥ２は、図５（Ｃ）の（ａ）に示すように、ＦＢ端子電圧の増加に伴いＴＩＭＥ１、ＴＩＭＥ２ともに増加するように設定される。更に、ＴＩＭＥ１とＴＩＭＥ２は、図５（Ｃ）の（ｂ）に示すように、ＦＢ端子電圧の増加に伴いＴＩＭＥ１とＴＩＭＥ２の比（ＴＩＭＥ１／ＴＩＭＥ２）も増加するように設定される。

一方、目標電圧が５Ｖの状態においては、スイッチング電源回路１００での電力損失を小さく抑えるために、ＦＥＴ１とＦＥＴ２が間欠的にオン／オフする動作、即ち間欠動作をするよう、ＴＩＭＥ１、ＴＩＭＥ２を設定する。ＴＩＭＥ１とＴＩＭＥ２の比（ＴＩＭＥ１／ＴＩＭＥ２）が目標電圧に対して十分大きくなるように、ＴＩＭＥ１、ＴＩＭＥ２を設定することで、強制的に間欠動作させることができる。これは、連続動作時に出力電圧Ｖｏｕｔ（＝ＴＩＭＥ１／ＴＩＭＥ２×Ｖｉｎ／Ｎｒ）が例えば６Ｖとなるように設定しておき、間欠動作時に出力電圧Ｖｏｕｔが５Ｖとなるように調整させることを意味する。本実施例では、目標電圧が５Ｖの状態においては、図５（Ｃ）の（ｃ）に示すように、ＴＩＭＥ１、ＴＩＭＥ２ともにＦＢ端子電圧によらず一定値となるように、ＴＩＭＥ１とＴＩＭＥ２が設定される。従って、図５（Ｃ）の（ｄ）に示すように、ＴＩＭＥ１とＴＩＭＥ２の比（ＴＩＭＥ１／ＴＩＭＥ２）も、ＦＢ端子電圧によらず一定値となる。また、目標電圧が２４Ｖの状態では、目標電圧が５Ｖの状態に比べて、ＦＥＴ１のオン時間が長く、ＦＥＴ２のオン時間が短く、ＦＥＴ１とＦＥＴ２とが交互にオン又はオフする周期が短くなるような、少なくとも一つのＦＢ端子電圧が存在する。例えば、図５（Ｃ）のグラフでは、ＦＢ端子電圧が４０ｄｅｃ前後以降では、ＴＩＭＥ１、ＴＩＭＥ２がこのような関係を満たしている。

更に、入力電圧Ｖｉｎの影響を考慮するため、目標電圧が２４Ｖの状態及び５Ｖの状態それぞれにおいて、Ｖ１ＳＮ端子電圧に応じて、使用するテーブルを変えている。図５では、Ｖ１ＳＮ端子電圧が５１ｄｅｃ（交流電源１０の電圧で２２５Ｖ相当）のときと、４８ｄｅｃ（交流電源１０の電圧で２１５Ｖ相当）のときのテーブル及びグラフを記載している。ここで、図５（Ｃ）では、Ｖ１ＳＮ端子電圧が４８ｄｅｃのときを実線で示し、Ｖ１ＳＮ端子電圧が５１ｄｅｃのときを破線で示す。これらのテーブルを比較すると、ＴＩＭＥ２はＶ１ＳＮ端子電圧に依存せず（実線と破線は重なっている）、ＴＩＭＥ１のみＶ１ＳＮ端子電圧に依存している。図５（Ｃ）の（ａ）、（ｃ）でもわかるように、ＴＩＭＥ１は、Ｖ１ＳＮ端子電圧が大きいほど短くなっており、反比例の関係となる。また、図５（Ｃ）の（ｂ）、（ｄ）でもわかるように、ＴＩＭＥ１とＴＩＭＥ２の比（ＴＩＭＥ１／ＴＩＭＥ２）も、Ｖ１ＳＮ端子電圧が大きいほど小さくなっており、反比例の関係となる。

本実施例において、目標電圧が２４Ｖのときは、目標電圧が５Ｖのときと比べて、負荷変動が大きい状態となる。従って、目標電圧が２４Ｖのときは、スイッチング電源回路１００での電力損失の低減よりも負荷変動に対する電源電圧Ｖｏｕｔの追従性が要求される。このため、本実施例では、目標電圧が２４Ｖのときは、スイッチング電源回路１００が連続動作となるように、制御部１０１がＦＥＴ１のオン時間ＴＩＭＥ１、ＦＥＴ２のオン時間ＴＩＭＥ２を図５（Ａ）のように制御する。一方、目標電圧が５Ｖの状態は、長期間継続使用される状態であるため、スイッチング電源回路１００での電力損失の低減が強く要求される。このため、本実施例では、目標電圧が５Ｖのときは、スイッチング電源回路１００が間欠動作となるように、制御部１０１がＦＥＴ１のオン時間ＴＩＭＥ１、ＦＥＴ２のオン時間ＴＩＭＥ２を図５（Ｂ）のように制御する。尚、本実施例では、目標電圧が２４Ｖのときには連続動作を行っているが、目標電圧が２４Ｖのときに連続動作と間欠動作を行うような構成としてもよい。この場合、例えば制御部１０１は、ＦＢ端子電圧が所定のレベルより低い場合には間欠動作を行い、所定のレベル以上の場合には連続動作を行うようにしてもよい。

このように、制御部１０１にＣＰＵを用いて、目標電圧に応じてＦＥＴ１及びＦＥＴ２のオン時間を適切な値に制御する。これにより、目標電圧を複数有する場合においても、各々の目標電圧に必要とされる仕様に対して柔軟に対応できるスイッチング電源を実現できる。従来、目標電圧を出力するためのＦＥＴ１及びＦＥＴ２のスイッチング動作の制御は、例えば、ＰＷＭ制御でスイッチング周波数を一定としてオンデューティを変えて制御する方法があった。また、例えば、オフ時間を固定し、ＦＥＴ２のオン時間も固定して、ＦＥＴ１のオン時間を変えることによりスイッチング周波数を変えて制御する方法があった。上述した本実施例のＦＥＴ１及びＦＥＴ２の制御は、従来の制御に対して、目標電圧を出力するために、ＦＢ端子電圧に応じてＦＥＴ１及びＦＥＴ２のオン時間を設定し、スイッチング周波数も変えて制御するものである。

以上、本実施例によれば、複数の電圧を出力することができる電源装置において、各々の電圧に対して求められる仕様に対して柔軟に対応することができる。

［電源装置］
実施例２について説明する。本実施例におけるスイッチング電源について実施例１で説明した構成と同じ構成には、同一符号を付して説明を省略する。図６は本実施例の電源装置の回路であるスイッチング電源回路５００である。スイッチング電源回路５００は、負荷が通常の状態であるドライブ状態、負荷が軽い状態であるスタンバイ状態、負荷が軽く負荷変動も小さいスリープ状態、負荷が更に軽いディープスリープ状態の４つの状態を有している。ドライブ状態及びスタンバイ状態における目標電圧は２４Ｖで、スリープ状態及びディープスリープ状態における目標電圧は５Ｖである。制御部１０１は、ＦＥＴ１のオン時間が所定の時間以下となった場合に連続動作から間欠動作に移行する。ここで、本実施例では、連続動作から間欠動作に移行する閾値となるＦＥＴ１のオン時間である所定の時間を、目標電圧が５Ｖのときと２４Ｖのときとで異なる時間とする。連続動作時のＦＥＴ１のオン時間は、ＦＢ端子電圧に応じて変化するため、本実施例では、所定の時間に相当するＦＢ端子電圧の値に基づき連続動作から間欠動作に移行するか否かを決定する。

制御手段としての制御部５０１は、制御部５０１の２４ＳＬ端子がハイレベル（目標電圧が２４Ｖ）のとき、ドライブ状態又はスタンバイ状態と判断して、目標電圧を２４Ｖに設定する。また、制御部５０１は、制御部５０１のＦＢ端子電圧が２０ｄｅｃ以下ならばスタンバイ状態と判断し、２１ｄｅｃ以上ならばドライブ状態と判断する。また、制御部５０１は、２４ＳＬ端子がローレベル（目標電圧が５Ｖ）のとき、スリープ状態又はディープスリープ状態と判断して、目標電圧を５Ｖに設定する。更に、制御部５０１は、制御部５０１のＦＢ端子電圧が４７ｄｅｃ以上ならばスリープ状態と判断し、４６ｄｅｃ以下ならばディープスリープ状態と判断する。

また、スイッチング電源回路５００の二次側整流回路１１９は、実施例１の図１に対して、同期整流制御部１１１、ＦＥＴ１２、ダイオードＤ１２、コイルＬ１１、コンデンサＣ１１及びコンデンサＣ１２からなる平滑回路としている。この点、実施例１と異なっている。尚、本実施例の二次側の構成を実施例１に適用してもよいし、実施例１の二次側の構成を本実施例に適用してもよい。同期整流制御部１１１は、端子ＳによってダイオードＤ１２の導通、非導通を判断することができ、ダイオードＤ１２が導通状態であることを判断した場合のみ、端子Ｄをハイレベル状態にする。これにより同期整流用のＦＥＴ１２をオン状態にし、トランスＴ１の二次巻線Ｓ１の電圧を整流している。同期整流制御部１１１は、ディスクリート回路又は半導体集積回路として一体形成された制御部である。同期整流制御部１１１には、端子ＶＣと端子Ｇの間に電源電圧Ｖｏｕｔが供給されている。同期整流制御部１１１により整流された電圧は、コンデンサＣ１１、Ｃ１２及びコイルＬ１１によって平滑され、電源電圧Ｖｏｕｔとして出力されている。

また、入力電圧検出部５１６の構成も実施例１の入力電圧検出部１１６と異なる。入力電圧検出部５１６は、平滑用コンデンサＣ３に蓄積されている入力電圧Ｖｉｎを分圧抵抗Ｒ９１、Ｒ９２で分圧して、制御部５０１のＶｉｎＳＮ端子に入力しており、これにより制御部５０１は、入力電圧Ｖｉｎの電圧を検出している。

［目標電圧に応じたＴＩＭＥ１、ＴＩＭＥ２の制御方法］
次に、本実施例における、目標電圧に応じたＴＩＭＥ１とＴＩＭＥ２の制御方法について、図７を用いて説明する。図７（Ａ）は図５（Ａ）に、図７（Ｂ）は図５（Ｂ）に、図７（Ｃ）は図５（Ｃ）に、それぞれ対応しており、重複する説明は省略する。目標電圧が２４Ｖの状態において、スイッチング電源回路５００がドライブ状態のとき、即ち、ＦＢ端子電圧が第二のレベルである２１ｄｅｃ以上のとき、ＦＢ端子電圧が大きいほど負荷が大きくなる関係となるように、ＴＩＭＥ１、ＴＩＭＥ２を設定している。即ち、目標電圧が２４ＶでＦＢ端子電圧が２１ｄｅｃ以上のとき、ＦＢ端子電圧の増加に伴いＴＩＭＥ１、ＴＩＭＥ２ともに増加し、且つ、ＴＩＭＥ１とＴＩＭＥ２の比（ＴＩＭＥ１／ＴＩＭＥ２）も増加するように設定する（図７（Ｃ）（ａ）、（ｂ））。

一方、スイッチング電源回路５００がスタンバイ状態のとき、即ち、ＦＢ端子電圧が２０ｄｅｃ以下のとき、スイッチング周波数が高いため、所定の周波数以上となるおそれがある。具体的には、所定の周波数は、交流電源１０への放射ノイズの影響が大きくなる周波数１５０ｋＨｚであり、スタンバイ状態では１５０ｋＨｚを超える可能性がある。本実施例では、このような状況を避けるために、負荷が小さいＦＢ端子電圧が２０ｄｅｃ以下のときは、ＴＩＭＥ１はＦＢ端子電圧によらず一定に、且つ、ＴＩＭＥ２はＦＢ端子電圧の増加に伴い減少するよう設定する（図７（Ｃ）（ａ））。ここで、ＴＩＭＥ２は、間欠動作時には、ＦＢ端子電圧が低くなるほどオン時間が長くなっている。このように、制御部１０１は、間欠動作時のＦＥＴ２のオン時間を、間欠動作に移行した際のＦＥＴ２のオン時間以上の長さに制御する。これにより、ＦＢ端子電圧の増加に伴いＴＩＭＥ１とＴＩＭＥ２の比（ＴＩＭＥ１／ＴＩＭＥ２）は増加する（図７（Ｃ）（ｂ））。このため、ＦＢ端子電圧が大きいほど負荷が大きいという、ＦＢ端子電圧と負荷の関係はドライブ状態から維持しつつ、スイッチング周波数が、交流電源１０への放射ノイズの影響が大きくなる１５０ｋＨｚを超える状況を避けることができる。

続いて、目標電圧が５Ｖの状態において、スイッチング電源回路５００がディープスリープ状態のとき、即ち、ＦＢ端子電圧が４６ｄｅｃ以下のとき、ＴＩＭＥ１、ＴＩＭＥ２を次のように設定する。即ち、スイッチング電源回路５００での電力損失を小さく抑えるために、ＦＥＴ１とＦＥＴ２が間欠的にオン／オフする間欠動作をするように、ＴＩＭＥ１、ＴＩＭＥ２を設定する。ＴＩＭＥ１、ＴＩＭＥ２を、ＴＩＭＥ１とＴＩＭＥ２の比（ＴＩＭＥ１／ＴＩＭＥ２）が目標電圧に対して十分大きくなるように設定することで、強制的に間欠動作を行うことができる。本実施例では、ＴＩＭＥ１、ＴＩＭＥ２ともにＦＢ端子電圧に依らず一定値に設定する（図７（Ｃ）（ｃ））。

一方、スイッチング電源回路５００がスリープ状態のとき、即ち、ＦＢ端子電圧が第一のレベルである４７ｄｅｃ以上のとき、ディープスリープ状態のときのような間欠動作を行うと、出力電圧Ｖｏｕｔのリップルが大きくなる。本実施例では、このような状況を避けるために、スリープ状態のときは、ＦＢ端子電圧が大きいほど負荷が大きくなる関係となるように、ＦＢ端子電圧の増加に伴いＴＩＭＥ１、ＴＩＭＥ２ともに増加させる（図７（Ｃ）（ｃ））。更に、本実施例では、ＴＩＭＥ１とＴＩＭＥ２の比（ＴＩＭＥ１／ＴＩＭＥ２）も増加するよう設定する（図７（Ｃ）（ｄ））。また、実施例１と同様に、交流電源電圧に相当するＶｉｎＳＮ端子電圧に応じて使用するテーブルを変更することで、入力電圧Ｖｉｎの影響を考慮した制御が可能となる。ここで、図７（Ｃ）のグラフでは、ＶｉｎＳＮ端子電圧が４８ｄｅｃのときを実線で示し、ＶｉｎＳＮ端子電圧が５１ｄｅｃのときを破線で示す。これらのテーブルを比較すると、ＴＩＭＥ２はＶｉｎＳＮ端子電圧に依存せず、ＴＩＭＥ１のみＶｉｎＳＮ端子電圧に依存している。図７（Ｃ）の（ａ）、（ｃ）でもわかるように、ＴＩＭＥ１は、ＶｉｎＳＮ端子電圧が大きいほど短くなっており、反比例の関係となる。また、図７（Ｃ）の（ｂ）、（ｄ）でもわかるように、ＴＩＭＥ１とＴＩＭＥ２の比（ＴＩＭＥ１／ＴＩＭＥ２）も、ＶｉｎＳＮ端子電圧が大きいほど小さくなっており、反比例の関係となる。

［目標電圧に応じた制御の切り替え制御］
以上説明した、制御部５０１の目標電圧に応じた制御の切り替えの流れについて、図８のフローチャートを用いて説明する。ステップ（以下、Ｓとする）７０１で制御部５０１は、制御部５０１の２４ＳＬ端子に入力される電圧がハイレベルか否かを判断する。Ｓ７０１で制御部５０１は、２４ＳＬ端子にハイレベルの信号が入力されていると判断した場合、Ｓ７０２で目標電圧を２４Ｖに設定する。Ｓ７０３で制御部５０１は、ＦＢ端子電圧が２１ｄｅｃ以上か否かを判断する。

Ｓ７０３で制御部５０１は、ＦＢ端子電圧が２１ｄｅｃ以上であると判断した場合、Ｓ７０４でスイッチング電源回路５００をドライブ状態と判断し、Ｓ７０５で連続動作となるよう制御する。即ち、制御部５０１は、図７（Ａ）の目標電圧２４ＶのＦＢ端子電圧２１以上のＴＩＭＥ１、ＴＩＭＥ２を、ＶｉｎＳＮ端子電圧に応じて設定する。

一方、Ｓ７０３で制御部５０１は、ＦＢ端子電圧が２１ｄｅｃ未満（２０ｄｅｃ以下）であると判断した場合、Ｓ７０６でスイッチング電源回路５００をスタンバイ状態と判断し、Ｓ７０７で間欠動作となるよう制御する。即ち、制御部５０１は、図７（Ａ）の目標電圧２４ＶのＦＢ端子電圧２０以下のＴＩＭＥ１、ＴＩＭＥ２を、ＶｉｎＳＮ端子電圧に応じて設定し、間欠動作を行う。

Ｓ７０１で制御部５０１は、制御部５０１の２４ＳＬ端子に入力されている電圧がローレベルであると判断した場合は、Ｓ７０８で目標電圧を５Ｖに設定する。Ｓ７０９で制御部５０１は、ＦＢ端子電圧が４７ｄｅｃ以上か否かを判断する。Ｓ７０９で制御部５０１は、ＦＢ端子電圧が４７ｄｅｃ以上であると判断した場合、Ｓ７１０でスイッチング電源回路５００をスリープ状態と判断し、Ｓ７１１で連続動作となるよう制御する。即ち、制御部５０１は、図７（Ｂ）の目標電圧５ＶのＦＢ端子電圧４７以上のＴＩＭＥ１、ＴＩＭＥ２を、ＶｉｎＳＮ端子電圧に応じて設定する。

一方、Ｓ７０９で制御部５０１は、ＦＢ端子電圧が４７ｄｅｃ未満（４６ｄｅｃ以下）であると判断した場合、Ｓ７１２でスイッチング電源回路５００をディープスリープ状態と判断し、Ｓ７１３で間欠動作となるよう制御する。即ち、制御部５０１は、図７（Ｂ）の目標電圧５ＶのＦＢ端子電圧４６以下のＴＩＭＥ１、ＴＩＭＥ２を、ＶｉｎＳＮ端子電圧に応じて設定する。

以上のように、本実施例におけるスイッチング電源回路５００がドライブ状態やスタンバイ状態等、複数の状態を有するような場合であっても、各々の状態に応じてＦＥＴ１及びＦＥＴ２のオン時間を適切な値に制御することができる。これにより、必要な要求仕様に対して柔軟に対応できるスイッチング電源を実現できる。

以上、本実施例によれば、複数の電圧を出力することができる電源装置において、各々の電圧に対して求められる仕様に対して柔軟に対応することができる。

実施例１、２で説明した電源装置は、例えば画像形成装置の低圧電源、即ちコントローラ（制御部）やモータ等の駆動部へ電力を供給する電源として適用可能である。以下に、実施例１、２の電源装置が適用される画像形成装置の構成を説明する。

［画像形成装置の構成］
画像形成装置の一例として、レーザビームプリンタを例にあげて説明する。図９に電子写真方式のプリンタの一例であるレーザビームプリンタの概略構成を示す。レーザビームプリンタ３００は、静電潜像が形成される像担持体としての感光ドラム３１１、感光ドラム３１１を一様に帯電する帯電部３１７（帯電手段）、感光ドラム３１１に形成された静電潜像をトナーで現像する現像部３１２（現像手段）を備えている。そして、感光ドラム３１１に現像されたトナー像をカセット３１６から供給された記録材としてのシート（不図示）に転写部３１８（転写手段）によって転写して、シートに転写したトナー像を定着器３１４で定着してトレイ３１５に排出する。この感光ドラム３１１、帯電部３１７、現像部３１２、転写部３１８が画像形成部である。また、レーザビームプリンタ３００は、実施例１、２で説明したスイッチング電源回路１００又はスイッチング電源回路５００を電源装置４００として備えている。尚、実施例１、２の電源装置４００を適用可能な画像形成装置は、図９に例示したものに限定されず、例えば複数の画像形成部を備える画像形成装置であってもよい。更に、感光ドラム３１１上のトナー像を中間転写ベルトに転写する一次転写部と、中間転写ベルト上のトナー像をシートに転写する二次転写部を備える画像形成装置であってもよい。

レーザビームプリンタ３００は、画像形成部による画像形成動作や、シートの搬送動作を制御するコントローラ３２０を備えており、実施例１、２に記載の電源装置４００は、例えばコントローラ３２０に電力を供給する。また、実施例１、２に記載の電源装置４００は、感光ドラム３１１を回転するため又はシートを搬送する各種ローラ等を駆動するためのモータ等の駆動部に電力を供給する。コントローラ３２０は、レーザビームプリンタ３００の動作状態に応じて、電源装置４００の目標電圧を２４Ｖとするか５Ｖするかを決定するための２４ＶＳＬ信号を電源装置４００に出力する。制御部１０１は、ＦＢ端子電圧に基づいて、電源装置４００の動作状態を検知し、ＦＥＴ１のオン時間ＴＩＭＥ１、ＦＥＴ２のオン時間ＴＩＭＥ２を図５のように設定する。これにより、目標電圧に応じて、ＦＥＴ１、２の連続動作、間欠動作を適切に設定することができ、軽負荷時の電力効率も改善できる。

また、本実施例の画像形成装置は、画像形成動作を行うドライブ状態に対して、省電力を実現する省電力状態を有している。省電力を実現する状態は、例えば、実施例２で説明したスタンバイ状態、スリープ状態、ディープスリープ状態等がある。本実施例の画像形成装置では、各状態に応じて電源装置４００も動作する。制御部１０１は、ＦＢ端子電圧に基づいて、電源装置４００の動作状態を検知し、ＦＥＴ１のオン時間ＴＩＭＥ１、ＦＥＴ２のオン時間ＴＩＭＥ２を図７のように設定する。これにより、目標電圧に応じて、ＦＥＴ１、２の連続動作、間欠動作を適切に設定することができ、軽負荷時の電力効率も改善できる。また、実施例２の電源装置４００を備えている場合、レーザビームプリンタ３００がスタンバイ状態では放射ノイズの影響を抑制することができ、スリープ状態では出力電圧Ｖｏｕｔのリップルを抑えることができる。

以上、本実施例によれば、複数の電圧を出力することができる電源装置において、各々の電圧に対して求められる仕様に対して柔軟に対応することができる。

１０１ 制御部
１１５ フィードバック部
Ｃ２ コンデンサ
ＦＥＴ１ 第一のスイッチング素子
ＦＥＴ２ 第二のスイッチング素子
Ｔ１ トランス

Claims (14)

1. 一次巻線及び二次巻線を有するトランスと、
   前記トランスの前記一次巻線に直列に接続された第一のスイッチング素子と、
   前記トランスの前記一次巻線に並列に接続された第二のスイッチング素子と、
   前記第二のスイッチング素子に直列に接続され、前記第二のスイッチング素子とともに前記トランスの前記一次巻線に並列に接続されたコンデンサと、
   前記トランスの前記二次巻線に誘起された電圧を整流平滑する整流平滑手段と、
   前記整流平滑手段により整流平滑された電圧に応じた情報を出力するフィードバック手段と、
   前記フィードバック手段から入力された前記情報に基づいて、前記整流平滑手段により整流平滑された電圧が所定の電圧となるように前記第一のスイッチング素子及び前記第二のスイッチング素子のオン又はオフを制御する制御手段と、
   を備え、前記所定の電圧が第一の電圧となるように制御される第一の状態と、前記所定の電圧が前記第一の電圧よりも大きい第二の電圧となるように制御される第二の状態とで動作することが可能な電源装置であって、
   前記制御手段は、前記第二の状態において、前記第一の状態に比べて、前記第一のスイッチング素子のオン時間が長く、前記第二のスイッチング素子のオン時間が短く、前記第一のスイッチング素子と前記第二のスイッチング素子とが交互にオン又はオフする周期が短くなるように前記第一のスイッチング素子と前記第二のスイッチング素子を制御することを特徴とする電源装置。
2. 前記制御手段は、前記フィードバック手段により出力される情報に応じた信号のレベルに応じて前記第一の状態または前記第二の状態に切り換えることを特徴とする請求項１に記載の電源装置。
3. 前記制御手段は、前記第一の状態及び前記第二の状態の少なくともいずれか一方で、前記第一のスイッチング素子と前記第二のスイッチング素子をともにオフさせるデッドタイムを挟んで前記第一のスイッチング素子と前記第二のスイッチング素子を交互にオン又はオフさせるスイッチング動作を行う第一の期間と、前記スイッチング動作を停止させる第二の期間と、を繰り返す間欠動作を行うことを特徴とする請求項２に記載の電源装置。
4. 前記制御手段は、前記第二の状態では、前記第一の期間を繰り返す連続動作を行うことを特徴とする請求項３に記載の電源装置。
5. 前記制御手段は、前記第一の状態において、前記信号のレベルが所定のレベルより低い場合に前記間欠動作を行い、前記信号のレベルが所定のレベル以上の場合に前記第一の期間を繰り返す連続動作を行うことを特徴とする請求項３に記載の電源装置。
6. 前記制御手段は、前記第一の状態で前記間欠動作を行う際には、前記第二のスイッチング素子のオン時間を、前記第二の状態における前記第二のスイッチング素子のオン時間よりも長くすることを特徴とする請求項３に記載の電源装置。
7. 前記制御手段は、前記第一の状態で前記間欠動作を行う際には、前記第一のスイッチング素子のオン時間と前記第二のスイッチング素子のオン時間の比が前記信号のレベルによらず一定となるように制御することを特徴とする請求項６に記載の電源装置。
8. 一次巻線及び二次巻線を有するトランスと、
   前記トランスの前記一次巻線に直列に接続された第一のスイッチング素子と、
   前記トランスの前記一次巻線に並列に接続された第二のスイッチング素子と、
   前記第二のスイッチング素子に直列に接続され、前記第二のスイッチング素子とともに前記トランスの前記一次巻線に並列に接続されたコンデンサと、
   前記トランスの前記二次巻線に誘起された電圧を整流平滑する整流平滑手段と、
   前記整流平滑手段により整流平滑された電圧に応じた信号を出力するフィードバック手段と、
   前記フィードバック手段から入力された前記信号に基づいて、前記整流平滑手段により整流平滑された電圧が所定の電圧となるように前記第一のスイッチング素子及び前記第二のスイッチング素子のオン又はオフを制御する制御手段と、
   を備え、
   前記制御手段は、前記第一の状態及び前記第二の状態の両方で、前記第一のスイッチング素子と前記第二のスイッチング素子をともにオフさせるデッドタイムを挟んで前記第一のスイッチング素子と前記第二のスイッチング素子を交互にオン又はオフさせるスイッチング動作を行う第一の期間を繰り返す連続動作と、前記第一の期間と前記スイッチング動作を停止させる第二の期間とを繰り返す間欠動作と、を行うことが可能であり、
   前記所定の電圧が第一の電圧となるように制御される第一の状態と、前記所定の電圧が前記第一の電圧よりも大きい第二の電圧となるように制御される第二の状態とで動作することが可能な電源装置であって、
   前記制御手段は、前記第一のスイッチング素子のオン時間が所定の時間以下となった場合に前記連続動作から前記間欠動作に移行し、
   前記所定の時間は、前記第一の状態と前記第二の状態とで異ならせることを特徴とする電源装置。
9. 前記制御手段は、前記間欠動作時の前記第一のスイッチング素子を前記信号のレベルによらず一定に制御し、且つ、前記間欠動作時の前記第二のスイッチング素子のオン時間を、前記間欠動作に移行した際の前記第二のスイッチング素子のオン時間以上の長さに制御することを特徴とする請求項８に記載の電源装置。
10. 前記制御手段は、前記間欠動作時の周波数が所定の周波数以上とならないように、前記第一のスイッチング素子及び前記第二のスイッチング素子のオン時間を制御することを特徴とする請求項８又は請求項９に記載の電源装置。
11. 前記所定の周波数は、１５０ｋＨｚであることを特徴とする請求項１０に記載の電源装置。
12. 前記制御手段は、前記第一の状態において、前記信号のレベルが前記所定の時間に相当する第一のレベルより低い場合には前記間欠動作を行い、前記信号のレベルが前記第一のレベル以上の場合には前記連続動作を行うことを特徴とする請求項８から請求項１１のいずれか１項に記載の電源装置。
13. 前記制御手段は、前記第二の状態において、前記信号のレベルが前記所定の時間に相当する第二のレベルより低い場合には前記間欠動作を行い、前記信号のレベルが前記第二のレベル以上の場合には前記連続動作を行うことを特徴とする請求項８から請求項１２のいずれか１項に記載の電源装置。
14. 記録材に画像形成を行う画像形成手段と、
    請求項１から請求項１３のいずれか１項に記載の電源装置と、
    を備えることを特徴とする画像形成装置。

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