JP2015080299A - 電源装置及び画像形成装置 - Google Patents
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Abstract
【課題】電源装置の回路規模や部材を増やすことなく小さい構成で、過負荷時に出力電圧の出力を停止すること。【解決手段】インダクタLsと、インダクタLsを介して出力される出力電圧を制御するFET1と、出力電圧に応じた電圧と基準電圧を比較した結果に基づいて、FET1を制御するコンパレータCmp1と、FET1を流れる電流が所定の値を超えると入力電圧Vinを重畳した電圧をコンパレータCmp1に入力し過負荷保護を行うトランジスタTr1と、出力電流Ioutが所定の電流値以上になるとトランジスタTr1により入力側の入力電圧Vinを重畳した電圧をコンパレータCmp1に入力させるトランジスタTr2と、FET1の周波数を検知する検知回路と、を備え、検知回路は、FET1の周波数が所定の周波数以上であることを検知すると、トランジスタTr2により出力電圧Voutの出力を停止する。【選択図】図4
Description
本発明は、所定電圧の直流電圧を異なる電圧の直流電圧に変換する電源装置であるDC−DCコンバータ、及びそのDC−DCコンバータを備えた画像形成装置に関する。
従来、自励式非連続モードで動作するチョッパ電源は、その回路構成の簡素さ、使用する回路素子数の少なさから出力容量の小さい、比較的低価格の電源装置として用いられている。チョッパ電源では、直流の入力電圧をスイッチング素子により高周波の電力に変換し、それを平滑用のチョークコイルとコンデンサで再度直流に変換する。そして、チョッパ電源を適用したDC−DCコンバータについては、例えば特許文献1において提案されている。特許文献1で提案されているDC−DCコンバータでは、自励式非連続モードで動作するチョッパ電源に、過負荷時の保護機能が設けられている。
特許文献1のDC−DCコンバータは、チョッパ電源がチョークコイルに蓄積されたエネルギーの放出が終了し、チョークコイルに流れる電流が0となるまでは、スイッチング素子が再びオン状態にならない非連続モードで動作する。そのため、スイッチング素子の入力電流のピーク値は大きくなりやすく、その結果、チョッパ電源の出力電圧は、入力電流のピーク値が大きくなるとリップル電圧も大きくなってしまうという課題がある。なお、非連続モードで動作するチョッパ電源は、電流不連続型チョッパ電源とも呼ばれる。
そこで、この課題を解決するために、電流連続型のチョッパ電源を適用したDC−DCコンバータが考案されている。電流連続型のチョッパ電源では、チョークコイルのエネルギー放出が終了しなくてもスイッチング素子がオン状態となる。電流不連続型のDC−DCコンバータと比べて、チョークコイルに流れる電流が0となる時間がないため、入力電流のピーク値を下げることができ、リップル電圧の増大を抑制することができる。
電流連続型のチョッパ電源を適用したDC−DCコンバータには、過負荷時の過電流保護のための保護回路が設けられている。ところが、例えば、負荷電流を増加させる等の対応を取ると過電流領域が広がり、よりチョークコイルの発熱が大きくなる。このような状況で電源装置の安全性を確保するためには、冷却装置(例えば、放熱部材やファン)の追加等が必要となり、その結果、電源装置の大型化やコストアップが生じるという課題がある。
本発明はこのような状況のもとでなされたもので、電源装置の回路規模や部材を増やすことなく小さい構成で、過負荷時に出力電圧の出力を停止することを目的とする。
前述した課題を解決するため、本発明では次のとおりに構成する。
(1)インダクタと、前記インダクタへの電圧の入力側に接続され、前記インダクタを介して出力される出力電圧を制御するための制御手段と、前記出力電圧に応じた電圧が入力され、入力される前記出力電圧に応じた電圧と基準電圧を比較した結果に基づいて、前記制御手段を駆動する差動増幅手段と、前記制御手段を流れる電流が所定の値を超えたことを検知すると、前記出力電圧に応じた電圧に前記電圧の入力側の入力電圧を重畳した電圧を前記差動増幅手段に入力することにより過負荷保護を行う過負荷保護手段と、電圧の出力側から出力される出力電流が所定の電流値以上であることを検知した場合には、前記過負荷保護手段により前記電圧の入力側の入力電圧を重畳した電圧を前記差動増幅手段に入力するように制御する負荷異常検知手段と、前記制御手段が駆動する際の周波数を検知する検知手段と、を備え、前記検知手段は、前記制御手段の周波数が所定の周波数以上であることを検知すると、前記負荷異常検知手段により前記出力電圧の出力を停止することを特徴とする電源装置。
(2)記録材に画像を形成するための画像形成手段と、前記画像形成手段に電圧を印加する前記(1)に記載の電源装置と、を備えることを特徴とする画像形成装置。
本発明によれば、電源装置の回路規模や部材を増やすことなく小さい構成で、過負荷時に出力電圧の出力を停止することができる。
以下、本発明を実施するための最良の形態を、実施例により詳しく説明する。
[DC−DCコンバータの概要]
まず、後述する実施例との比較のために、従来の一般的なDC−DCコンバータの回路構成と動作について、図1(a)、(b)を用いて説明する。図1(a)は、チョッパ電源を適用した、従来のDC−DCコンバータの構成を示す回路図である。図1(a)のDC−DCコンバータは、コンパレータCmp1、電界効果トランジスタFET1、回生ダイオードDs、チョークコイルLs(以下、「インダクタLs」という)、ダイオードDa、トランジスタTr1、電解コンデンサCsを備えている。更に、DC−DCコンバータは、電流検出抵抗Ris、抵抗Ra、R1、R2、R3、R10を備えている。
まず、後述する実施例との比較のために、従来の一般的なDC−DCコンバータの回路構成と動作について、図1(a)、(b)を用いて説明する。図1(a)は、チョッパ電源を適用した、従来のDC−DCコンバータの構成を示す回路図である。図1(a)のDC−DCコンバータは、コンパレータCmp1、電界効果トランジスタFET1、回生ダイオードDs、チョークコイルLs(以下、「インダクタLs」という)、ダイオードDa、トランジスタTr1、電解コンデンサCsを備えている。更に、DC−DCコンバータは、電流検出抵抗Ris、抵抗Ra、R1、R2、R3、R10を備えている。
(電流不連続型のDC−DCコンバータの回路構成)
図1(a)において、電圧の入力側の入力電圧Vinは、インダクタLsの電流制御を行う第一のスイッチング素子である電界効果トランジスタFET1(以下、「FET1」という)に入力される。電源制御手段であるFET1は、オン・オフ動作によりインダクタLsにパルス電圧を出力する。このパルス電圧は、インダクタLs、回生ダイオードDs、電解コンデンサCsによって平滑整流され、出力電圧Voutが生成される。電圧の出力側の出力電圧Voutは、差動増幅手段であるコンパレータCmp1の非反転入力端子(「V+端子」ともいう)に入力される。一方、コンパレータCmp1の反転入力端子(「V−端子」ともいう)には、抵抗R10を介して、基準電圧Vref1が入力される。なお、基準電圧Vref1は、入力電圧Vinよりも低い電圧となる電圧値が設定される(入力電圧Vin>基準電圧Vref1)。更に、コンパレータCmp1のV−端子は、ダイオードDaを介して、FET1の電流流出端子であるドレイン端子に接続されている。また、コンパレータCmp1の出力端子は、FET1の制御端子であるゲート端子Vgに接続されると共に、抵抗R1を介して入力電圧Vinにプルアップされている。
図1(a)において、電圧の入力側の入力電圧Vinは、インダクタLsの電流制御を行う第一のスイッチング素子である電界効果トランジスタFET1(以下、「FET1」という)に入力される。電源制御手段であるFET1は、オン・オフ動作によりインダクタLsにパルス電圧を出力する。このパルス電圧は、インダクタLs、回生ダイオードDs、電解コンデンサCsによって平滑整流され、出力電圧Voutが生成される。電圧の出力側の出力電圧Voutは、差動増幅手段であるコンパレータCmp1の非反転入力端子(「V+端子」ともいう)に入力される。一方、コンパレータCmp1の反転入力端子(「V−端子」ともいう)には、抵抗R10を介して、基準電圧Vref1が入力される。なお、基準電圧Vref1は、入力電圧Vinよりも低い電圧となる電圧値が設定される(入力電圧Vin>基準電圧Vref1)。更に、コンパレータCmp1のV−端子は、ダイオードDaを介して、FET1の電流流出端子であるドレイン端子に接続されている。また、コンパレータCmp1の出力端子は、FET1の制御端子であるゲート端子Vgに接続されると共に、抵抗R1を介して入力電圧Vinにプルアップされている。
(電流不連続型のDC−DCコンバータの動作)
図2は、図1(a)のDC−DCコンバータの動作波形を示したタイムチャートである。図2に示す動作波形は、上から順に、以下の波形を示している。即ち、図2(a)は、FET1のゲート端子Vgに入力される電圧波形、図2(b)は、出力電圧Voutの電圧波形、図2(c)は、コンパレータCmp1のV+端子、V−端子の入力電圧波形を示している。図2(c)において、太い実線はコンパレータCmp1のV+端子の入力電圧波形を、細い実線はコンパレータCmp1のV−端子の入力電圧波形を示す。そして、図2(d)は、FET1のドレイン電流Id、回生ダイオードDsの回生電流If、出力電流Ioutの電流波形を示している。図2(d)において、濃いハッチング部分の実線はFET1のドレイン電流Idの電流波形を示し、FET1がオン状態のときに電流が流れる。また、薄いハッチング部分の実線は回生ダイオードDsの回生電流Ifの電流波形を示し、FET1がオフ状態のときに電流が流れる。また、図2の横軸は、時間軸であり、t80〜t89は、時刻(時間タイミング)を示している。
図2は、図1(a)のDC−DCコンバータの動作波形を示したタイムチャートである。図2に示す動作波形は、上から順に、以下の波形を示している。即ち、図2(a)は、FET1のゲート端子Vgに入力される電圧波形、図2(b)は、出力電圧Voutの電圧波形、図2(c)は、コンパレータCmp1のV+端子、V−端子の入力電圧波形を示している。図2(c)において、太い実線はコンパレータCmp1のV+端子の入力電圧波形を、細い実線はコンパレータCmp1のV−端子の入力電圧波形を示す。そして、図2(d)は、FET1のドレイン電流Id、回生ダイオードDsの回生電流If、出力電流Ioutの電流波形を示している。図2(d)において、濃いハッチング部分の実線はFET1のドレイン電流Idの電流波形を示し、FET1がオン状態のときに電流が流れる。また、薄いハッチング部分の実線は回生ダイオードDsの回生電流Ifの電流波形を示し、FET1がオフ状態のときに電流が流れる。また、図2の横軸は、時間軸であり、t80〜t89は、時刻(時間タイミング)を示している。
図2において、時刻t80で、コンパレータCmp1の出力がローレベルとなり、FET1のゲート端子に入力されると、FET1がオンする。そして、FET1に入力電圧Vinが入力され、ドレイン電圧が概ね入力電圧Vinと同じ電圧になり、ドレイン電流Idが流れ始める。そして、基準電圧Vref1の電圧は、入力電圧Vin>基準電圧Vref1を満たすように設定されているので、ダイオードDaは逆バイアスとなり、非導通状態となる。その結果、コンパレータCmp1のV−端子の入力電圧は、基準電圧Vref1となる。一方、FET1がオンすることにより、コンパレータCmp1のV+端子に入力される出力電圧Voutの電圧も上昇していく。時刻t81にて、コンパレータCmp1のV+端子の電圧が上昇して基準電圧Vref1に達すると、コンパレータCmp1の出力端子は、ハイインピーダンス状態となる。コンパレータCmp1の出力端子は、抵抗R1を介して入力電圧Vinにプルアップされているため、FET1のゲート端子には入力電圧Vinが印加され、FET1はオフする。
時刻t81でFET1がオフすると、それまで入力電圧Vinの端子からFET1を介してインダクタLsに流れていたFET1のドレイン電流Id(濃いハッチング部分の実線)が遮断される(ドレイン電流Idの電流値が0となる)。すると、インダクタLsは、回生ダイオードDs側から回生電流If(薄いハッチング部分の実線)を引き込む。そして、回生電流Ifは、回生ダイオードDsのアノードが接続されたGND(グランド)から回生ダイオードDsのカソードを介して、インダクタLsに流れる。なお、GND(グランド)は、出力電圧Voutの低電位側のことである。このとき、回生ダイオードDsが順バイアスされる(導通状態となる)ので、回生ダイオードDsのカソード電圧は概ね0ボルトになる。すると、ダイオードDaも順バイアス(導通状態)となり、基準電圧Vref1の電圧源から抵抗R10を介してダイオードDaに電流が流れるので、コンパレータCmp1のV−端子の入力電圧は概ね0ボルトとなる。その結果、コンパレータCmp1の出力はハイインピーダンス状態を保持することとなり、FET1はオフ状態が維持される。インダクタLsに蓄積されたエネルギーが放出されるにつれて、出力電圧Voutの電圧、及び出力電圧Voutが入力されるコンパレータCmp1のV+端子の入力電圧は減少していく。また、出力電圧Voutの電圧の減少に伴い、回生電流Ifの電流値も減少していく。
そして、時刻t82で、回生電流Ifが0になると、FET1のドレイン端子電圧は、緩やかに上昇していく。これにより、コンパレータCmp1のV−端子の電圧も緩やかに上昇し、時刻t83で、コンパレータCmp1のV+端子の入力電圧と同じ電圧に達する。すると、コンパレータCmp1の出力がハイインピーダンス状態からローレベルとなり、FET1のゲート端子がローレベルになることにより、再びFET1がオンする。これにより、ダイオードDaが逆バイアスされて非導通状態となり、コンパレータCmp1のV−端子の入力電圧は、基準電圧Vref1となる。そして、コンパレータCmp1のV−端子の入力電圧の方が、V+端子の入力電圧よりも高くなるので、コンパレータCmp1の出力はローレベルを保持することとなり、FET1はオン状態を維持する。これ以降の時刻t83〜t89でのDC−DCコンバータの動作は、上述した時刻t80〜t83の動作を繰り返すことになる。なお、基準電圧Vref1の電圧を、DC−DCコンバータの所望出力電圧と概ね同じ電圧に設定することにより、出力電圧Voutを所望の電圧に制御することができる。図1(a)のDC−DCコンバータでは、回生電流Ifが減少し0となった後に、FET1がオンされ、ドレイン電流Idが0から流れ始める。図2(d)の時刻t82〜t83に示すように、インダクタLsに流れる電流が0となる時間(電流が不連続となる時間)が存在する。そのため、図1(a)のDC−DCコンバータは“電流不連続型(電流不連続モードともいう)”のDC−DCコンバータとも呼ばれる。
また、図1(a)のDC−DCコンバータには、過負荷保護回路として、電流検出抵抗Ris、抵抗R2、第二のスイッチング素子であるトランジスタTr1からなるIdリミット回路が設けられている。電流検出抵抗Risの一端は、FET1の電流流入端子であるソース端子に接続されると共に、抵抗R2を介してトランジスタTr1のベース端子にも接続されている。電流検出抵抗Risの他方の端子は、トランジスタTr1のエミッタ端子に接続されている。トランジスタTr1のコレクタ端子は、抵抗R3を介してコンパレータCmp1のV+端子、及び抵抗Raに接続されている。電流検出抵抗Risの両端には、FET1に流れるドレイン電流Idに応じた電圧(電位差)が生じる。電流検出抵抗Risの両端に生じた電位差(電圧降下)が、トランジスタTr1のエミッタ・ベース間閾値電圧を超えると、トランジスタTr1はオンし、入力電圧Vinが抵抗R3を介して、コンパレータCmp1のV+端子の入力電圧に重畳される。その結果、コンパレータCmp1は、V+端子の入力電圧がV−端子に入力される基準電圧Vref1よりも高くなる。コンパレータCmp1は、出力電圧Voutの電圧が上昇したと判断して、直ちに出力端子をローレベル出力からハイインピーダンス状態にし、その結果、FET1はオフ状態となる。従って、電流検出抵抗Risの抵抗値により、FET1に流す電流の最大値が決定される。
(電流不連続型のDC−DCコンバータにおける課題)
ところで、上述した電流不連続型のDC−DCコンバータには、次のような課題がある。図2に示すように、DC−DCコンバータの出力電流Iout(太い実線にて表示)の電流値は、インダクタLsに流れる電流の平均値である。電流不連続型のDC−DCコンバータでは、インダクタLsに流れる電流は、0からピーク電流値Ipkまで変化するため、その変動幅ΔIrはピーク電流値Ipkの電流値と同じ値である。出力電圧Voutを平滑する電解コンデンサCsは、その内部に直流抵抗成分Resrを有するため、電流の変動幅ΔIrによって、ΔVout=Resr×ΔIrで表される電圧変動ΔVoutが生じる。図2に示すように、この電圧変動ΔVoutが、出力電圧Voutの電圧波形にリップル電圧となって現れる。そのため、電流不連続型のDC−DCコンバータでは、出力電流Ioutが増えるに従って、電流変動幅ΔIr(=Ipk)も増加するため、リップル電圧ΔVoutも大きくなってしまう。
ところで、上述した電流不連続型のDC−DCコンバータには、次のような課題がある。図2に示すように、DC−DCコンバータの出力電流Iout(太い実線にて表示)の電流値は、インダクタLsに流れる電流の平均値である。電流不連続型のDC−DCコンバータでは、インダクタLsに流れる電流は、0からピーク電流値Ipkまで変化するため、その変動幅ΔIrはピーク電流値Ipkの電流値と同じ値である。出力電圧Voutを平滑する電解コンデンサCsは、その内部に直流抵抗成分Resrを有するため、電流の変動幅ΔIrによって、ΔVout=Resr×ΔIrで表される電圧変動ΔVoutが生じる。図2に示すように、この電圧変動ΔVoutが、出力電圧Voutの電圧波形にリップル電圧となって現れる。そのため、電流不連続型のDC−DCコンバータでは、出力電流Ioutが増えるに従って、電流変動幅ΔIr(=Ipk)も増加するため、リップル電圧ΔVoutも大きくなってしまう。
(電流連続型のDC−DCコンバータの回路構成)
そこで、上述した課題を解決するために、“電流連続型(電流連続モードともいう)”と呼ばれるDC−DCコンバータが考案されている。図1(b)は、電流連続型のDC−DCコンバータの構成を示す回路図である。図1(b)に示す電流連続型のDC−DCコンバータでは、図1(a)の電流不連続型のDC−DCコンバータからダイオードDa、抵抗R10が削除されている。そして、誤差増幅装置でもあるコンパレータCmp1をシュミットトリガ回路にするために、正帰還抵抗Rcと、正帰還抵抗Rcと直列に接続されたダイオードD1が追加されている。このように、シュミットトリガ回路にすることにより、ノイズ等のわずかな電圧差でコンパレータCmp1の出力が変化し、不安定になることを防ぐ。これにより、FET1が一旦オフ状態になるとオフ状態を継続し、すぐにオン状態になることを防ぐことができる。更に、図1(b)の回路では、後述するタイマ回路、及び出力電圧検知回路が追加されている。
そこで、上述した課題を解決するために、“電流連続型(電流連続モードともいう)”と呼ばれるDC−DCコンバータが考案されている。図1(b)は、電流連続型のDC−DCコンバータの構成を示す回路図である。図1(b)に示す電流連続型のDC−DCコンバータでは、図1(a)の電流不連続型のDC−DCコンバータからダイオードDa、抵抗R10が削除されている。そして、誤差増幅装置でもあるコンパレータCmp1をシュミットトリガ回路にするために、正帰還抵抗Rcと、正帰還抵抗Rcと直列に接続されたダイオードD1が追加されている。このように、シュミットトリガ回路にすることにより、ノイズ等のわずかな電圧差でコンパレータCmp1の出力が変化し、不安定になることを防ぐ。これにより、FET1が一旦オフ状態になるとオフ状態を継続し、すぐにオン状態になることを防ぐことができる。更に、図1(b)の回路では、後述するタイマ回路、及び出力電圧検知回路が追加されている。
(電流連続型のDC−DCコンバータの動作)
図3(A)は、図1(b)のDC−DCコンバータの動作波形を示したタイムチャートである。図3(A)に示されている波形は、図2と同じ回路素子の波形であるため、電流連続型のDC−DCコンバータにおける特徴的な波形について説明することとし、各々の波形についての説明は省略する。
図3(A)は、図1(b)のDC−DCコンバータの動作波形を示したタイムチャートである。図3(A)に示されている波形は、図2と同じ回路素子の波形であるため、電流連続型のDC−DCコンバータにおける特徴的な波形について説明することとし、各々の波形についての説明は省略する。
図3(A)において、時刻t10でFET1がオンすると、FET1のドレイン電圧が概ね入力電圧Vinと同じ電圧になり、ドレイン電流Idが流れる。すると、それに伴い、出力電圧Voutの電圧が上昇していく。出力電圧Voutの電圧が上昇すると、コンパレータCmp1のV+端子の入力電圧もそれに伴って上昇する。コンパレータCmp1のV+端子の入力電圧が上昇して、V−端子の入力電圧である基準電圧Vref1に達すると、コンパレータCmp1の出力はハイインピーダンス状態となる(時刻t11)。コンパレータCmp1の出力は、抵抗R1を介して入力電圧Vinにプルアップされているので、FET1はオフする。FET1がオフすると、それまで入力電圧Vinの端子からFET1を介してインダクタLsに流れていたFET1のドレイン電流Id(図中、濃いハッチング部分の実線)が遮断される(ドレイン電流Idの電流値が0となる)。すると、インダクタLsは、回生ダイオードDs側から回生電流If(図中、薄いハッチング部分の実線)を引き込む。そして、回生電流Ifは、回生ダイオードDsのアノードが接続されたGND(グランド)から回生ダイオードDsのカソードを介して、インダクタLsに流れる。
時刻t11で、コンパレータCmp1の出力がハイインピーダンス状態になると、ダイオードD1が逆バイアスされ、出力電圧Voutから抵抗Ra、正帰還抵抗Rc、ダイオードD1、コンパレータCmp1の出力端子へと流れていた電流が流れなくなる。すると、コンパレータCmp1のV+端子の入力電圧は、基準電圧Vref1からΔV1だけ上昇する。ΔV1は、シュミットトリガ回路の正帰還抵抗RcによるV+端子の入力電圧の増分である。コンパレータCmp1のV+端子の入力電圧が、基準電圧Vref1から増分ΔV1だけ上昇すると、コンパレータCmp1の出力はハイインピーダンス状態を保つこととなり、FET1はオフ状態を維持する。そのため、出力電圧Voutの電圧は減少し、コンパレータCmp1のV+端子の入力電圧も、それに伴って減少する。なお、図1(b)の回路では、図1(a)の回路のように、コンパレータCmp1のV−端子にはダイオードが接続されていないため、V−端子の入力電圧は、基準電圧Vref1のままである。
時刻t12で、コンパレータCmp1のV+端子の入力電圧が減少して基準電圧Vref1に達すると、コンパレータCmp1の出力はローレベルとなり、再びFET1がオンする。すると、出力電圧Vout側から抵抗Ra、正帰還抵抗Rc、ダイオードD1を介して、ローレベルを出力しているコンパレータCmp1の出力端子側へと、電流が流れる。これにより、コンパレータCmp1のV+端子の入力電圧が基準電圧Vref1からΔV2だけ低下する。ΔV2は、正帰還抵抗RcによるV+端子の入力電圧の減少分である。
コンパレータCmp1のV+端子の電圧が基準電圧Vref1からΔV2だけ低下することにより、コンパレータCmp1の出力はローレベル状態を保つこととなり、FET1はオン状態を維持する。そして、コンパレータCmp1からローレベルが出力されて、FET1がオンすると、FET1のドレイン電圧が概ね入力電圧Vinと同じ電圧になり、ドレイン電流Idが流れる。すると、出力電圧Voutの電圧が上昇していく。出力電圧Voutの電圧が上昇すると、コンパレータCmp1のV+端子の電圧もそれに伴って上昇する。これ以降の時刻t12〜t16においては、上述した時刻t10〜t12の動作を繰り返すことで、DC−DCコンバータはスイッチングを継続する。
図3(A)に示すように、電流連続型のDC−DCコンバータではインダクタLsに流れる電流が0となる時間は存在しない。そのため、FET1のドレイン電流Id(濃いハッチング部分の実線)及び回生電流If(薄いハッチング部分の実線)の波形は台形型となる。図1(b)の電流連続型のDC−DCコンバータは、図1(a)の電流不連続型のDC−DCコンバータと比べて、インダクタLsに流れる電流が0となる時間がない。そのため、ドレイン電流Id及び回生電流Ifのピーク値Ipkを出力電流Ioutに近づけることができる。その結果、電流連続型のDC−DCコンバータの場合には、電流不連続型のDC−DCコンバータと比べて、インダクタLsに流れる電流の変動幅ΔIrは小さくなる。そのため、出力電流Ioutが増加してもリップル電圧ΔVout(=Resr×ΔIr)の増大を抑制することが可能となる。
(タイマ回路)
また、電流連続型のDC−DCコンバータでは過電流保護のために、前述したIdリミット回路の他に、タイマ回路及び出力電圧検知回路が追加されている。タイマ回路は、コンデンサC1、抵抗R4、ダイオードD2からなり、ソフトスタートのために設けられている。FET1がオン状態のときに、電流検出抵抗Risに流れる電流が増加してトランジスタTr1がオン状態になると、トランジスタTr1のコレクタ電圧が抵抗R3を介してコンデンサC1に印加され、コンデンサC1が概ね入力電圧Vinまで充電される。そして、コンデンサC1の充電電圧は、抵抗R4及びダイオードD2を介して、抵抗Raから放電されて低下する。そのため、コンデンサC1の充電電圧が入力電圧Vinから基準電圧Vref1に低下するまでの所定の時間だけ、コンパレータCmp1の出力はハイインピーダンス状態を保持することとなり、その間、FET1はオフ状態を継続する。
また、電流連続型のDC−DCコンバータでは過電流保護のために、前述したIdリミット回路の他に、タイマ回路及び出力電圧検知回路が追加されている。タイマ回路は、コンデンサC1、抵抗R4、ダイオードD2からなり、ソフトスタートのために設けられている。FET1がオン状態のときに、電流検出抵抗Risに流れる電流が増加してトランジスタTr1がオン状態になると、トランジスタTr1のコレクタ電圧が抵抗R3を介してコンデンサC1に印加され、コンデンサC1が概ね入力電圧Vinまで充電される。そして、コンデンサC1の充電電圧は、抵抗R4及びダイオードD2を介して、抵抗Raから放電されて低下する。そのため、コンデンサC1の充電電圧が入力電圧Vinから基準電圧Vref1に低下するまでの所定の時間だけ、コンパレータCmp1の出力はハイインピーダンス状態を保持することとなり、その間、FET1はオフ状態を継続する。
(出力電圧検知回路)
一方、出力電圧検知回路は、抵抗R5、抵抗R6、抵抗R7、ツェナーダイオードZD1、第三のスイッチング素子であるトランジスタTr2から構成され、出力負荷異常を検知するために設けられている負荷異常検知手段である。トランジスタTr2のベース端子には、入力電圧Vinを抵抗R6と抵抗R7で分圧された基準電圧Vref2が入力される。トランジスタTr2のコレクタ端子は、ツェナーダイオードZD1のアノードに接続され、エミッタ端子は抵抗Ra及びコンパレータCmp1のV+端子に接続されている。ツェナーダイオードZD1のカソードは、抵抗R5の一端に接続され、抵抗R5の他端は、Idリミット回路を構成する抵抗R2の一端、及びトランジスタTr1のベース端子に接続されている。なお、ツェナーダイオードZD1のツェナー電圧は、トランジスタTr2がオン状態のときに導通状態となる電圧値とする。また、電流連続型のDC−DCコンバータが起動される際に、出力電圧Voutは0ボルトからスタートするために、出力電圧Voutが定常状態における出力電圧である制御電圧VAに達するまでは、DC−DCコンバータは過負荷状態と類似した状態となる。そのため、トランジスタTr2がオン状態になっても、ツェナーダイオードZD1が導通状態にならない電圧値がツェナー電圧として選択される。
一方、出力電圧検知回路は、抵抗R5、抵抗R6、抵抗R7、ツェナーダイオードZD1、第三のスイッチング素子であるトランジスタTr2から構成され、出力負荷異常を検知するために設けられている負荷異常検知手段である。トランジスタTr2のベース端子には、入力電圧Vinを抵抗R6と抵抗R7で分圧された基準電圧Vref2が入力される。トランジスタTr2のコレクタ端子は、ツェナーダイオードZD1のアノードに接続され、エミッタ端子は抵抗Ra及びコンパレータCmp1のV+端子に接続されている。ツェナーダイオードZD1のカソードは、抵抗R5の一端に接続され、抵抗R5の他端は、Idリミット回路を構成する抵抗R2の一端、及びトランジスタTr1のベース端子に接続されている。なお、ツェナーダイオードZD1のツェナー電圧は、トランジスタTr2がオン状態のときに導通状態となる電圧値とする。また、電流連続型のDC−DCコンバータが起動される際に、出力電圧Voutは0ボルトからスタートするために、出力電圧Voutが定常状態における出力電圧である制御電圧VAに達するまでは、DC−DCコンバータは過負荷状態と類似した状態となる。そのため、トランジスタTr2がオン状態になっても、ツェナーダイオードZD1が導通状態にならない電圧値がツェナー電圧として選択される。
図3(B)は、電流連続型のDC−DCコンバータにおける出力電圧Voutと出力電流Ioutとの関係を示す図であり、縦軸は出力電圧Voutの電圧値、横軸は出力電流Ioutの電流値を示す。図3(B)において、制御電圧VAは、定常状態における出力電圧Voutの電圧値を指し、保護動作電圧VBは、出力電圧検知回路が動作する検知電圧を指す。また、Imaxは定常状態における出力電流の設計上必要な最大電流値を、IAはIdリミット回路が過電流と検知する所定の電流値である垂下開始電流値を指す。更に、IBは出力電圧検知回路が動作する出力電流Ioutの最大過負荷電流値を指し、後述する保護動作電流値でもある。
Idリミット回路によって、FET1のドレイン電流Id、及び回生電流Ifの電流ピーク値は制限されている。そのため、図3(B)において、過負荷状態となって、出力電流Ioutが電流値IAを超えると、Idリミット回路が動作し、図3(B)に示すように、出力電圧Voutは制御電圧VAから緩やかに垂下し始める。出力電圧Voutは垂下するが、供給される電力は一定なので、出力電流Ioutの電流値は、逆に電流値IAよりも大きくなる。トランジスタTr2がオン状態となるベース・エミッタ間の閾値電圧をVbe2とすると、保護動作電圧VBは、VB=Vref2−Vbe2である電圧値が設定されている。そのため、出力電圧Voutが低下して、保護動作電圧VBの電圧以下(このとき、出力電流Ioutの電流値は、保護動作電流IBの電流値以上)になると、トランジスタTr2がオン状態となる。このとき、ツェナーダイオードZD1も導通状態となるため、抵抗R5、ツェナーダイオードZD1を介して、入力電圧Vinの入力端子から抵抗Ra及びコンパレータCmp1のV+端子に電流供給され、コンパレータCmp1のV+端子の入力電圧が上昇する。そのため、コンパレータCmp1の出力端子はハイインピーダンス状態となって、FET1をオフし、FET1を介したインダクタLsへの電流供給が制限される。すると、出力電圧Voutは更に電圧が低下するために、出力電圧検知回路のトランジスタTr2はオン状態を継続して、FET1からの供給電流を遮断し続けるために、正帰還がかかり、やがて出力電圧Voutは0ボルトとなる。
ここで、出力電圧Voutの電圧公差や基準電圧Vref2の電圧ばらつき、電源起動時の誤動作防止等を考慮すると、保護動作電圧VBは、制御電圧VAに対してかなり低く設定する必要がある。図3(B)において、出力電流Ioutの最大電流Imaxは、垂下開始電流IA以下に設定される。出力電流Ioutが垂下開始電流IAを超えると、出力電圧Voutは垂下し始め、出力電圧Voutが保護動作電圧VBに達すると、出力電圧検知回路が動作して出力電圧Voutが0となる。出力電圧Voutが保護動作電圧VBとなるときの電流値を保護動作電流IBとすると、垂下開始電流IAから前述した最大過負荷電流値である保護動作電流IBまでは、出力電流Ioutの過電流領域となる。
(電流連続型のDC−DCコンバータにおける課題)
電源装置の安全性を確保するために、出力電流Ioutの過電流領域の最大電流値において、インダクタLsの巻線が安全規格等に定められた温度以下である必要がある。過電流領域が広がるほど、インダクタLsの発熱が大きくなるため、ファンモータ等の冷却装置の追加や、巻線径を太くした大型のインダクタが必要となり、その結果、電源装置の大型化やコストアップが生じるという課題がある。
電源装置の安全性を確保するために、出力電流Ioutの過電流領域の最大電流値において、インダクタLsの巻線が安全規格等に定められた温度以下である必要がある。過電流領域が広がるほど、インダクタLsの発熱が大きくなるため、ファンモータ等の冷却装置の追加や、巻線径を太くした大型のインダクタが必要となり、その結果、電源装置の大型化やコストアップが生じるという課題がある。
図4は、実施例1の電流連続型のDC−DCコンバータの構成を示す回路図である。図4の回路図では、図1(b)の従来例の電流連続型のDC−DCコンバータと比べて、過負荷状態においてFET1の発振周波数が所定の周波数よりも高い場合には、DC−DCコンバータの電圧出力を停止するための回路が追加されている点が異なる。更に、出力電圧検知回路に抵抗R11とコンデンサC4からなるタイマ回路(遅延回路)が追加されている点も図1(b)の回路と異なる。
[DC−DCコンバータの回路構成]
本実施例の特徴は、過負荷状態においてFET1の発振周波数を検知して、定常状態時よりも高い周波数でFET1が発振(スイッチング)している場合には、DC−DCコンバータの出力電圧Voutの負荷への出力を停止することである。そのため、本実施例では、低域遮断フィルタ(ハイパスフィルタ)と高域遮断フィルタ(ローパスフィルタ)からなる周波数検知回路を追加している。低域遮断フィルタは、入力された所定の周波数以上のパルス信号を殆ど減衰させずに通過させ、逆に所定の周波数未満のパルス信号は減衰させて通過させない回路であり、コンデンサC2、抵抗R8から構成されている。一方、高域遮断フィルタは、低域遮断フィルタとは逆に、入力された所定の周波数未満のパルス信号を殆ど減衰させずに通過させ、逆に所定の周波数以上のパルス信号は減衰させて通過させない回路であり、抵抗R9、コンデンサC3から構成されている。以下では、図4において、図1(b)に示した電流連続型のDC−DCコンバータの従来例と同様の構成部分については同じ符号を付すことで説明を省略し、本実施例において追加された部分について説明する。
本実施例の特徴は、過負荷状態においてFET1の発振周波数を検知して、定常状態時よりも高い周波数でFET1が発振(スイッチング)している場合には、DC−DCコンバータの出力電圧Voutの負荷への出力を停止することである。そのため、本実施例では、低域遮断フィルタ(ハイパスフィルタ)と高域遮断フィルタ(ローパスフィルタ)からなる周波数検知回路を追加している。低域遮断フィルタは、入力された所定の周波数以上のパルス信号を殆ど減衰させずに通過させ、逆に所定の周波数未満のパルス信号は減衰させて通過させない回路であり、コンデンサC2、抵抗R8から構成されている。一方、高域遮断フィルタは、低域遮断フィルタとは逆に、入力された所定の周波数未満のパルス信号を殆ど減衰させずに通過させ、逆に所定の周波数以上のパルス信号は減衰させて通過させない回路であり、抵抗R9、コンデンサC3から構成されている。以下では、図4において、図1(b)に示した電流連続型のDC−DCコンバータの従来例と同様の構成部分については同じ符号を付すことで説明を省略し、本実施例において追加された部分について説明する。
低域遮断フィルタのコンデンサC2の一端はFET1のドレイン端子と接続され、他端は、抵抗R8、ダイオードD3のカソード端子、及び高域遮断フィルタの抵抗R9と接続されている。抵抗R8の他端とダイオードD3のアノード端子は、GND(グランド)に接続されている。図4において、低域遮断フィルタの出力電圧でもある、ダイオードD3のカソード端子における電圧を電圧Vaとする。高域遮断フィルタの抵抗R9の他端はコンデンサC3の一端と、ダイオードD4のアノード端子に接続されている。また、コンデンサC3の他端はGND(グランド)に接続されている。更に、ダイオードD4のカソード端子は、抵抗R6、R7、トランジスタTr2のベース端子、及び後述する抵抗R11、コンデンサC4の一端に接続されている。
また、出力電圧検知回路に追加されたタイマ回路は、トランジスタTr2のオン状態を継続させるために設けられている。タイマ回路(遅延回路)を構成する抵抗R11とコンデンサC4の各々の一方の端子はトランジスタTr2のベース端子に接続され、もう一方の端子はトランジスタTr2のエミッタ端子に接続されている。
[DC−DCコンバータの動作]
図5は、図4のDC−DCコンバータの定常状態時と過負荷状態時の動作波形を示したタイムチャートである。図5に示す動作波形は、上から順に、以下の波形を示している。即ち、図5(a)は、FET1のゲート端子Vgに入力される電圧波形、図5(b)は、出力電圧Voutの電圧波形、図5(c)は、コンパレータCmp1のV+端子、V−端子の入力電圧波形を示している。図5(c)において、太い実線はコンパレータCmp1のV+端子の入力電圧波形を、細い実線はコンパレータCmp1のV−端子の入力電圧波形を示す。そして、図5(d)は、FET1のドレイン電流Id、回生ダイオードDsの回生電流If、出力電流Ioutの電流波形を示している。図5(d)において、濃いハッチング部分の実線はFET1のドレイン電流Idの電流波形を示し、薄いハッチング部分の実線は回生ダイオードDsの回生電流Ifの電流波形を示す。また、図5の横軸は、時間軸であり、t20〜t26は、時刻(時間タイミング)を示している。
図5は、図4のDC−DCコンバータの定常状態時と過負荷状態時の動作波形を示したタイムチャートである。図5に示す動作波形は、上から順に、以下の波形を示している。即ち、図5(a)は、FET1のゲート端子Vgに入力される電圧波形、図5(b)は、出力電圧Voutの電圧波形、図5(c)は、コンパレータCmp1のV+端子、V−端子の入力電圧波形を示している。図5(c)において、太い実線はコンパレータCmp1のV+端子の入力電圧波形を、細い実線はコンパレータCmp1のV−端子の入力電圧波形を示す。そして、図5(d)は、FET1のドレイン電流Id、回生ダイオードDsの回生電流If、出力電流Ioutの電流波形を示している。図5(d)において、濃いハッチング部分の実線はFET1のドレイン電流Idの電流波形を示し、薄いハッチング部分の実線は回生ダイオードDsの回生電流Ifの電流波形を示す。また、図5の横軸は、時間軸であり、t20〜t26は、時刻(時間タイミング)を示している。
図5において、時刻t23以前の波形、例えば時刻t20、t21、t22における波形は、図4のDC−DCコンバータが定常状態の電流連続モードで動作している場合の波形を示している。図5において、時刻t20、t21、t22は、前述した図3(A)の時刻t10、t11、t12に対応し、電圧の増分△V3、△V4は、それぞれ図3(A)の電圧の増分△V1、△V2に対応する。そのため、図3(A)で説明した電流連続モードと同様に、図5(d)に示すFET1のドレイン電流Id(濃いハッチング部分の実線で表示)や回生ダイオードDsの回生電流If(薄いハッチング部分の実線で表示)の電流波形は、台形型をしている。図5の時刻t23以前の定常状態におけるDC−DCコンバータの動作については、図3(A)において説明したとおりなので、ここでの説明は省略する。
図5において、過負荷状態が発生すると出力電流Ioutが瞬時に増加するため、図4の回路の応答性上、出力電圧Voutが定常状態よりも急に低下し、コンパレータCmp1のV+端子に入力される電圧が電圧Vref1よりも下がる。これにより、コンパレータCmp1の出力はローレベルとなり、FET1がオンする。FET1がオン状態になると、過負荷状態による出力電流Ioutの増加により、FET1のドレイン電流Idが上昇(増加)する。そして、電流検出抵抗Risの両端に発生する電圧が、トランジスタTr1がオン状態となるトランジスタTr1のベース−エミッタ間の閾値電圧Vbe1(一般に0.6V程度)に達すると、トランジスタTr1がオンする。
時刻t24において、トランジスタTr1がオンすると、入力電圧Vinは、トランジスタTr1、抵抗R3、ダイオードD2を介して、コンパレータCmp1のV+端子に印加される。その結果、コンパレータCmp1のV+端子に印加される電圧は概ね入力電圧Vinと同じ電圧値となり、コンパレータCmp1の出力は、ローレベルからハイインピーダンス状態となる。コンパレータCmp1の出力端子は、抵抗R1を介して入力電圧Vinにプルアップされているため、FET1のゲート端子には入力電圧Vinが印加され、FET1はオフ状態となる。FET1がオフ状態になると、FET1を介してインダクタLsに流れていたドレイン電流Idが遮断される。すると、インダクタLsは、回生ダイオードDs側から回生電流Ifを引き込み、回生電流Ifは、回生ダイオードDsのアノードが接続されたGND(グランド)から回生ダイオードDsのカソードを介して、インダクタLsに流れる。
この時、トランジスタTr1のコレクタ電圧は、抵抗R3を介してコンデンサC1にも供給されるので、コンデンサC1の電圧も瞬時に概ね電圧V1まで充電される。ここで、電圧V1は、入力電圧Vin(詳細には入力電圧Vinから電圧Vsat(トランジスタTr1の飽和電圧)を差し引いた電圧値)を抵抗R3、R4で分圧された電圧値を指す。また、抵抗R4の抵抗値は抵抗R3に比べて小さいので、電圧V1は概ね入力電圧Vinと同じ電圧値となる。FET1がオフ状態になることにより、トランジスタTr1がオン状態からオフ状態になると、コンデンサC1に充電された電圧は、抵抗R4及びダイオードD2を介して抵抗Raから放電されるので、時間の経過と共に低下する。コンデンサC1の充電電圧が電圧V1から電圧Vref1に低下するまでの時間である放電時間ΔTrcの間は、コンパレータCmp1の出力はハイインピーダンス状態が維持され、FET1はオフ状態を継続する。
次に、時刻t25でコンデンサC1の充電電圧が電圧Vref1まで低下すると、コンパレータCmp1のV+端子に印加される電圧も電圧Vref1となり、その結果、コンパレータCmp1の出力はハイインピーダンス状態からローレベルとなる。コンパレータCmp1の出力がローレベルになると、FET1のゲート端子がローレベルになることにより、FET1が再度オン状態となる。そして、FET1がオン状態になると、過負荷状態による出力電流Ioutの増加により、FET1のドレイン電流Idが上昇(増加)する。そして、電流検出抵抗Risの両端に発生する電圧が、トランジスタTr1がオン状態となるトランジスタTr1のベース−エミッタ間の閾値電圧Vbe1(一般に0.6V程度)に達すると、時刻t26でトランジスタTr1がオンする。これ以降、上述した時刻t24〜t26の動作が繰り返される。また、図5(d)に示すドレイン電流Id及び回生電流Ifのピーク値Ipkは、Idリミット回路を構成する電流検出抵抗RisとトランジスタTr1のベース−エミッタ間の閾値電圧Vbe1で規定されるリミット値で制限されることとなる。
本実施例では、上述した過負荷状態時の回路動作において、抵抗R3とコンデンサC1により規定されるコンデンサC1の放電時間ΔTrcを、定常状態におけるFET1のオフ時間より十分短くなるように設定する。これにより、図7(後述)に示すように、過負荷状態時には、FET1の発振周波数(スイッチング周波数)は大きく上昇することになり、これにより過負荷状態の検知をより早くできるようになる。以下、これについて説明する。
前述したように、出力電圧遮断手段である出力電圧検知回路は、コンデンサC4、抵抗R5、R6、R7、R11、ツェナーダイオードZD1、トランジスタTr2から構成される。また、周波数検知手段である周波数検知回路は、前述した低域手段フィルタと高域遮断フィルタを含み、コンデンサC2、C3、抵抗R8、R9、ダイオードD3、D4から構成される。出力電圧検知回路は、入力電圧Vinを抵抗R6と抵抗R7で分圧した電圧Vref2をトランジスタTr2のベース端子に印加する。これにより、トランジスタTr2のベース−エミッタ間には電圧Vref2が印加される。また、周波数検知回路には、FET1のドレイン端子から出力されるパルス信号(ドレイン電圧信号)が入力され、入力されたパルス信号の周波数が所定の周波数以上であれば、電圧Vref2に重畳される電圧が出力される。
図6は、図4のDC−DCコンバータの動作波形を示したタイムチャートである。図6に示す動作波形は、上から順に、以下の波形を示している。即ち、図6(a)は、FET1のゲート端子Vgに入力される電圧波形、図6(b)は、出力電圧Voutの電圧波形、図6(c)は、FET1のドレイン端子から出力されるドレイン電圧の電圧波形を示している。そして、図6(d)は、ダイオードD3のカソード端子における電圧Va、すなわち周波数検知回路の低域遮断フィルタの出力電圧の電圧波形を示している。更に、図6(e)は、出力電圧検知回路のトランジスタTr2のベース端子に印加される電圧であるベース−エミッタ間の電圧Vbeの電圧波形を示している。また、図6の横軸は、時間軸であり、t20〜t27は、時刻(時間タイミング)を示しており、時刻t20〜t26は、図5の時刻t20〜t26と同じ時間タイミングである。
図6において、過負荷状態が発生すると、前述したようにコンパレータCmp1によるFET1のオン・オフ制御が行われる。本実施例では、抵抗R3とコンデンサC1により規定されるコンデンサC1の放電時間ΔTrcを定常状態におけるFET1のオフ時間より十分短くなるように設定している。そのため、図6(a)に示すように、過負荷状態でのFET1のオフ(OFF)時間は、定常状態におけるFET1のオフ(OFF)に比べて短くなっている。その結果、過負荷状態におけるFET1のオン・オフ状態の周期は、定常状態時と比べて短くなっており、FET1の発振周波数(スイッチング周波数)は定常状態時に比べて高くなる。
図4の周波数検知回路の低域遮断フィルタには、図6(c)に示すFET1のドレイン電圧Vdのパルス信号が入力される。低域遮断フィルタはコンデンサC2と抵抗R8から構成されており、図6(d)に示すように、定常状態時のスイッチング周波数のパルス信号が入力されても、周波数が低いため、入力電圧が減衰し、電圧Vaの電圧値は上がらない。すなわち、低域遮断フィルタは微分回路でもあるため、定常状態時においては、ドレイン電圧Vdの電圧は減衰してしまう。一方、過負荷状態時には高い周波数のパルス信号が入力されるため、図6(d)に示すように、時刻t25以降のパルス信号は低域遮断フィルタを通過し入力電圧が減衰しないため、電圧Vaの電圧値は定常状態時に比べて高くなる。
そして、電圧Vaは、周波数検知回路の後段に配置された高域遮断フィルタに入力される。抵抗R9、コンデンサC3から構成される高域遮断フィルタは、周波数の高いノイズ等を除去すると共に、積分回路でもあるため、電圧VaをコンデンサC3に蓄積し、直流電圧を出力する。その結果、周波数検知回路のダイオードD4を介して出力される電圧は、電圧検知回路のトランジスタTr2のベース端子に印加される電圧Vref2に重畳され、ベース端子に印加される電圧を上昇させる。
図6(d)に示すように、過負荷状態時において周波数検知回路に入力されるドレイン電圧Vdのパルス信号は、電圧Vaとして高域遮断フィルタに入力される。そして、高域遮断フィルタでは、入力された電圧VaはコンデンサC3に蓄積されるため、時刻t25から時刻t27に向かって、トランジスタTr2に印加される電圧Vref2に重畳され、ベース端子に印加される電圧Vref2の電圧を上昇させる。
そして、時刻t27において、トランジスタTr2のベース−エミッタ間電圧が閾値電圧Vbe2(一般に0.6V程度)に達すると、トランジスタTr2がオン状態となる。トランジスタTr2がオンした場合には、トランジスタTr1のエミッタ‐ベース間電圧も閾値電圧Vbe1(一般に0.6V程度)に達するので、トランジスタTr1もオン状態となる。そのため、入力電圧Vinは、トランジスタTr1、抵抗R3、ダイオードD2を介して、コンパレータCmp1のV+端子へと供給される。コンパレータCmp1のV+端子の電圧は、概ね入力電圧Vinと同じ電圧となるので、コンパレータCmp1の出力はハイインピーダンス状態となり、FET1はオフ状態となる。
図4に示すように、トランジスタTr2のベース端子とエミッタ端子間には、抵抗R11とコンデンサC4からなるタイマ回路が設けられている。そして、コンデンサC4と抵抗R11により規定される放電時間を十分大きく設定することにより、トランジスタTr2のオン状態をより長い時間、継続させることができる。トランジスタTr2のオン状態を継続させることにより、トランジスタTr1もオン状態を継続し、その結果、図6(a)、(b)に示すように、FET1のオフ状態が維持されることにより、出力電圧Voutの電圧値はやがて0ボルトとなる。
図7は、電流連続型のDC−DCコンバータにおける出力電圧Voutと出力電流Iout、FET1の発振周波数との関係を示す図である。図7(a)は、出力電圧Voutと出力電流Ioutとの関係を示す図であり、縦軸は出力電圧Voutの電圧値、横軸は出力電流Ioutの電流値を示す。図7(b)は、周波数検知回路に入力されるパルス信号の周波数、すなわちFET1の発振周波数(スイッチング周波数)と出力電流Ioutとの関係を示す図であり、縦軸はFET1の発振周波数、横軸は出力電流Ioutの電流値を示す。更に、図7(a)、(b)で、出力電圧VoutとFET1の発振周波数との関係も示している。図7において、制御電圧VAは、定常状態における出力電圧Voutの電圧値を指し、保護動作電圧VBは、出力電圧検知回路が動作する検知電圧を指す。また、Imaxは定常状態における出力電流の設計上必要な最大電流値を指し、IAはIdリミット回路が過電流と検知する所定の電流値である垂下開始電流値を指し、IBは出力電圧検知回路が動作する出力電流Ioutの電流値である最大過負荷電流値を指す。また、図7(b)において、Aは最大負荷電流IBが流れたときのFET1の発振周波数を示している。
図4に示す本実施例の回路は、出力電流Ioutが0アンペアから所定の電流値に上昇するまで(図7(b)の出力電流Ioutが0〜ICの区間)は、電流不連続型の動作を行い、そのときのFET1の発振周波数は右肩上がりとなる。そして、出力電流Ioutが更に増加すると、本実施例の回路は電流連続型の動作を行う。そのため、出力電流Ioutが増加すると、FET1のオン状態の時間が長くなるが、オフ状態の時間は逆に短くなっていくため、発振周波数はほぼ横ばいで緩やかな勾配で上昇していくことになる。ところが、過負荷状態となり、出力電流Ioutが上昇し、Idリミット回路が過電流と検知する所定の電流値である垂下開始電流値IAになると、前述したように、FET1の発振周波数は急上昇する。そして、出力電流Ioutが出力電圧検知回路が動作する出力電流Ioutの電流値である最大過負荷電流値IBに到達すると、FET1のスイッチング動作は停止し、その結果、出力電圧Voutは急速に垂下し、0ボルトになる。
従って、本実施例の回路においては、図7に示すように、従来の電流連続型DC−DCコンバータの場合を示す図3(B)と比較して、過負荷状態を検知すると直ちに出力電圧Voutの出力制限がかかり、出力電圧Voutが急速に垂下することがわかる。これにより過電流領域における最大電流IBを抑制してインダクタLsの発熱を抑え、より小型のインダクタLsを使用することができる。また、本実施例では、出力電圧検知回路のトランジスタTr2にはnpnタイプのトランジスタを用いたが、FETを用いても同様の効果が得られる。
以上説明したように、本実施例によれば、電源装置の回路規模や部材を増やすことなく小さい構成で、過負荷時に出力電圧の出力を停止することができる。すなわち、電流連続型DC−DCコンバータにおいて、過負荷状態には、速やかにDC−DCコンバータの出力を停止することができる。更に、DC−DCコンバータに使用するインダクタの巻線径を太くした大型化、スイッチング素子のサイズアップを抑制することができ、その結果、ファンモータ等の冷却装置の追加をせずに安価な部品で回路を構成することが可能になる。
図8(a)は、実施例2の電流連続型のDC−DCコンバータの構成を示す回路図である。図8(a)の回路図では、実施例1の図4の電流連続型のDC−DCコンバータと比べて、周波数検知回路の入力信号源がFET1のドレイン端子からゲート端子に変更されている。
[DC−DCコンバータの回路構成]
本実施例の特徴は、実施例1と同様に、過負荷状態においてFET1の発振周波数知を検知して、定常状態時よりも高い周波数でFET1がスイッチングしている場合には、出力電圧Voutの負荷への出力を停止することである。そのため、本実施例では、低域遮断フィルタと高域遮断フィルタからなる周波数検知回路への入力信号をFET1のゲート端子に入力されるパルス信号(ゲート電圧信号)としている。すなわち、本実施例では、低域遮断フィルタのコンデンサC2の一端はFET1のゲート端子と接続され、FET1のドレイン端子と接続されていた実施例1とは入力信号源が異なる。図8(a)において、その他の回路構成は実施例1の図4の回路図と同様なので、同様の構成部分については同じ符号を付すことで説明を省略する。
本実施例の特徴は、実施例1と同様に、過負荷状態においてFET1の発振周波数知を検知して、定常状態時よりも高い周波数でFET1がスイッチングしている場合には、出力電圧Voutの負荷への出力を停止することである。そのため、本実施例では、低域遮断フィルタと高域遮断フィルタからなる周波数検知回路への入力信号をFET1のゲート端子に入力されるパルス信号(ゲート電圧信号)としている。すなわち、本実施例では、低域遮断フィルタのコンデンサC2の一端はFET1のゲート端子と接続され、FET1のドレイン端子と接続されていた実施例1とは入力信号源が異なる。図8(a)において、その他の回路構成は実施例1の図4の回路図と同様なので、同様の構成部分については同じ符号を付すことで説明を省略する。
[DC−DCコンバータの動作]
図9は、図8(a)のDC−DCコンバータの定常状態時と過負荷状態時の動作波形を示したタイムチャートである。図9に示す動作波形は、上から順に、以下の波形を示している。即ち、図9(a)は、FET1のゲート端子Vgに入力される電圧波形、図9(b)は、出力電圧Voutの電圧波形、図9(c)は、コンパレータCmp1のV+端子、V−端子の入力電圧波形を示している。図9(c)において、太い実線はコンパレータCmp1のV+端子の入力電圧波形を、細い実線はコンパレータCmp1のV−端子の入力電圧波形を示す。そして、図9(d)は、FET1のドレイン電流Id、回生ダイオードDsの回生電流If、出力電流Ioutの電流波形を示している。図9(d)において、濃いハッチング部分の実線はFET1のドレイン電流Idの電流波形を示し、薄いハッチング部分の実線は回生ダイオードDsの回生電流Ifの電流波形を示す。また、図9(e)は、ダイオードD3のカソード端子における電圧Va、すなわち周波数検知回路の低域遮断フィルタの出力電圧の電圧波形を示している。更に、図9(f)は、出力電圧検知回路のトランジスタTr2のベース端子に印加される電圧であるベース−エミッタ間の電圧Vbeの電圧波形を示している。また、図9の横軸は、時間軸であり、t30〜t33は、時刻(時間タイミング)を示している。
図9は、図8(a)のDC−DCコンバータの定常状態時と過負荷状態時の動作波形を示したタイムチャートである。図9に示す動作波形は、上から順に、以下の波形を示している。即ち、図9(a)は、FET1のゲート端子Vgに入力される電圧波形、図9(b)は、出力電圧Voutの電圧波形、図9(c)は、コンパレータCmp1のV+端子、V−端子の入力電圧波形を示している。図9(c)において、太い実線はコンパレータCmp1のV+端子の入力電圧波形を、細い実線はコンパレータCmp1のV−端子の入力電圧波形を示す。そして、図9(d)は、FET1のドレイン電流Id、回生ダイオードDsの回生電流If、出力電流Ioutの電流波形を示している。図9(d)において、濃いハッチング部分の実線はFET1のドレイン電流Idの電流波形を示し、薄いハッチング部分の実線は回生ダイオードDsの回生電流Ifの電流波形を示す。また、図9(e)は、ダイオードD3のカソード端子における電圧Va、すなわち周波数検知回路の低域遮断フィルタの出力電圧の電圧波形を示している。更に、図9(f)は、出力電圧検知回路のトランジスタTr2のベース端子に印加される電圧であるベース−エミッタ間の電圧Vbeの電圧波形を示している。また、図9の横軸は、時間軸であり、t30〜t33は、時刻(時間タイミング)を示している。
図9(a)〜(d)に示す本実施例の回路の動作波形は、実施例1の図5(a)〜(d)と同様であり、ここでの説明を省略する。FET1がオン状態のときにドレイン電圧Vdが出力され、FET1がオフ状態のときにはドレイン電圧Vdは0ボルトとなる。また、FET1は、ゲート端子に印加される電圧がローレベルの場合にオン状態となり、ハイレベル(すなわち、コンパレータCmp1の出力がハイインピーダンス)の場合には、オフ状態となる。従って、図9(e)に示すように、図8(a)の周波数検知回路の低域遮断フィルタには、実施例1のドレイン電圧Vdとは逆位相である、図9(a)に示すFET1のゲート電圧Vgのパルス信号が入力される。低域遮断フィルタは微分回路でもあるため、定常状態時においては、ゲート電圧Vgのパルス信号は減衰してしまう。一方、過負荷状態時には高い周波数のパルス信号が入力されるため、図9(e)に示すように、パルス信号は低域遮断フィルタを通過し入力電圧が減衰しないため、電圧Vaの電圧値は定常状態時に比べて高くなる。
そして、電圧Vaは、周波数検知回路の後段に配置された高域遮断フィルタに入力される。高域遮断フィルタは積分回路であるため、電圧VaをコンデンサC3に蓄積し、直流電圧を出力する。その結果、周波数検知回路のダイオードD4を介して出力される電圧は、電圧検知回路のトランジスタTr2のベース端子に印加される電圧Vref2に重畳され、ベース端子に印加される電圧を上昇させる。
図9(e)に示すように、過負荷状態時において周波数検知回路に入力されるゲート端子の電圧Vgのパルス信号は、電圧Vaとして高域遮断フィルタに入力される。そして、高域遮断フィルタでは、入力された電圧VaはコンデンサC3に蓄積されるため、時刻t31から時刻t33に向かって、トランジスタTr2に印加される電圧Vref2に重畳され、ベース端子に印加される電圧Vref2の電圧を上昇させる。
そして、時刻t33において、トランジスタTr2のベース−エミッタ間電圧が閾値電圧Vbe2(一般に0.6V程度)に達すると、トランジスタTr2がオン状態となる。トランジスタTr2がオンすると、トランジスタTr1のエミッタ‐ベース間電圧も閾値電圧Vbe1(一般に0.6V程度)に達するので、トランジスタTr1もオン状態となる。その結果、コンパレータCmp1のV+端子の電圧は、概ね入力電圧Vinと同じ電圧となるので、コンパレータCmp1の出力はハイインピーダンス状態となり、FET1はオフ状態となる。そして、抵抗R11、コンデンサC4からなるタイマ回路によりトランジスタTr2のオン状態が継続されることにより、トランジスタTr1もオン状態を継続する。その結果、図9(a)、(b)に示すように、FET1のオフ状態が維持されることにより、出力電圧Voutの電圧値はやがて0ボルトとなる。
図8(a)に示すように、トランジスタTr2のベース端子とエミッタ端子間には、抵抗R11とコンデンサC4からなるタイマ回路が設けられている。そして、コンデンサC4と抵抗R11により規定される放電時間を十分大きく設定することにより、トランジスタTr2のオン状態をより長い時間、継続させることができる。トランジスタTr2のオン状態を継続させることにより、トランジスタTr1もオン状態を継続し、その結果、図9(a)、(b)に示すように、FET1のオフ状態が維持されることにより、出力電圧Voutの電圧値はやがて0ボルトとなる。
従って、本実施例の回路においても、実施例1と同様に、過負荷状態を検知すると直ちに出力電圧Voutの出力制限がかかり、出力電圧Voutが急速に垂下することがわかる。これにより過電流領域における最大電流IBを抑制してインダクタLsの発熱を抑え、より小型のインダクタLsを使用することができる。また、本実施例では、出力電圧検知回路のトランジスタTr2にはnpn型のトランジスタを用いたが、FETを用いても同様の効果が得られる。
以上説明したように、本実施例によれば、電源装置の回路規模や部材を増やすことなく小さい構成で、過負荷時に出力電圧の出力を停止することができる。
図8(b)は、実施例3の電流連続型のDC−DCコンバータの構成を示す回路図である。図8(b)の回路図では、実施例1の図4、実施例2の図8(a)の電流連続型のDC−DCコンバータと比べて、周波数検知回路の入力信号源がFET1のドレイン端子、ゲート端子からIdリミット回路のトランジスタTr1のコレクタ端子に変更されている。
[DC−DCコンバータの回路構成]
本実施例の特徴は、実施例1、2と同様に、過負荷状態においてFET1の発振周波数を検知して、定常状態時よりも高い周波数でFET1がスイッチングしている場合には、出力電圧Voutの負荷への出力を停止することである。そのため、本実施例では、低域遮断フィルタと高域遮断フィルタからなる周波数検知回路への入力信号をIdリミット回路のトランジスタTr1のコレクタ端子から出力されるパルス信号(コレクタ電圧信号)としている。すなわち、本実施例では、低域遮断フィルタのコンデンサC2の一端はトランジスタTr1のコレクタ端子と接続され、FET1のドレイン端子、ゲート端子と接続されていた実施例1、2とは入力信号源が異なる。図8(b)において、その他の回路構成は実施例1の図4、及び実施例2の図8(a)の回路図と同様なので、同様の構成部分については同じ符号を付すことで説明を省略する。
本実施例の特徴は、実施例1、2と同様に、過負荷状態においてFET1の発振周波数を検知して、定常状態時よりも高い周波数でFET1がスイッチングしている場合には、出力電圧Voutの負荷への出力を停止することである。そのため、本実施例では、低域遮断フィルタと高域遮断フィルタからなる周波数検知回路への入力信号をIdリミット回路のトランジスタTr1のコレクタ端子から出力されるパルス信号(コレクタ電圧信号)としている。すなわち、本実施例では、低域遮断フィルタのコンデンサC2の一端はトランジスタTr1のコレクタ端子と接続され、FET1のドレイン端子、ゲート端子と接続されていた実施例1、2とは入力信号源が異なる。図8(b)において、その他の回路構成は実施例1の図4、及び実施例2の図8(a)の回路図と同様なので、同様の構成部分については同じ符号を付すことで説明を省略する。
[DC−DCコンバータの動作]
図10は、図8(b)のDC−DCコンバータの定常状態時と過負荷状態時の動作波形を示したタイムチャートである。図10に示す動作波形は、上から順に、以下の波形を示している。即ち、図10(a)は、FET1のゲート端子Vgに入力される電圧波形、図10(b)は、出力電圧Voutの電圧波形、図10(c)は、コンパレータCmp1のV+端子、V−端子の入力電圧波形を示している。図10(c)において、太い実線はコンパレータCmp1のV+端子の入力電圧波形を、細い実線はコンパレータCmp1のV−端子の入力電圧波形を示す。そして、図10(d)は、FET1のドレイン電流Id、回生ダイオードDsの回生電流If、出力電流Ioutの電流波形を示している。図10(d)において、濃いハッチング部分の実線はFET1のドレイン電流Idの電流波形を示し、薄いハッチング部分の実線は回生ダイオードDsの回生電流Ifの電流波形を示す。また、図10(e)は、トランジスタTr1のコレクタ端子の出力電圧である電圧V1の電圧波形を示している。また、図10(f)は、ダイオードD3のカソード端子における電圧Va、すなわち周波数検知回路の低域遮断フィルタの出力電圧の電圧波形を示している。更に、図10(g)は、出力電圧検知回路のトランジスタTr2のベース端子に印加される電圧であるベース−エミッタ間の電圧Vbeの電圧波形を示している。また、図10の横軸は、時間軸であり、t40〜t43は、時刻(時間タイミング)を示している。
図10は、図8(b)のDC−DCコンバータの定常状態時と過負荷状態時の動作波形を示したタイムチャートである。図10に示す動作波形は、上から順に、以下の波形を示している。即ち、図10(a)は、FET1のゲート端子Vgに入力される電圧波形、図10(b)は、出力電圧Voutの電圧波形、図10(c)は、コンパレータCmp1のV+端子、V−端子の入力電圧波形を示している。図10(c)において、太い実線はコンパレータCmp1のV+端子の入力電圧波形を、細い実線はコンパレータCmp1のV−端子の入力電圧波形を示す。そして、図10(d)は、FET1のドレイン電流Id、回生ダイオードDsの回生電流If、出力電流Ioutの電流波形を示している。図10(d)において、濃いハッチング部分の実線はFET1のドレイン電流Idの電流波形を示し、薄いハッチング部分の実線は回生ダイオードDsの回生電流Ifの電流波形を示す。また、図10(e)は、トランジスタTr1のコレクタ端子の出力電圧である電圧V1の電圧波形を示している。また、図10(f)は、ダイオードD3のカソード端子における電圧Va、すなわち周波数検知回路の低域遮断フィルタの出力電圧の電圧波形を示している。更に、図10(g)は、出力電圧検知回路のトランジスタTr2のベース端子に印加される電圧であるベース−エミッタ間の電圧Vbeの電圧波形を示している。また、図10の横軸は、時間軸であり、t40〜t43は、時刻(時間タイミング)を示している。
図10(a)〜(d)に示す本実施例の回路の動作波形は、実施例1の図5(a)〜(d)、実施例2の図9(a)〜(d)と同様であり、ここでの説明を省略する。Idリミット回路のトランジスタTr1は、FET1のドレイン電流Idが上昇し、電流検出抵抗Risの両端に発生する電圧が、トランジスタTr1のベース−エミッタ間の閾値電圧Vbe1(一般に0.6V程度)に達するとオンする。すなわち、図10(d)、(e)に示すように、過負荷状態時(例えば時刻t41)にドレイン電流Idがピーク電流値Ipkに達すると、トランジスタTr1はオンし、コレクタ端子から出力される電圧は、概ね入力電圧Vinと同じ電圧が出力される。前述したように、トランジスタTr1がオンすることにより、FET1はオフ状態となり、ドレイン電流Idは流れなくなるため、電流検出抵抗Risの両端に発生する電圧も低下し、トランジスタTr1はオフする。従って、図10(e)に示すように、トランジスタTr1のコレクタ電圧を示す電圧V1の波形は、ドレイン電流Idがピーク電流値Ipkに達すると入力電圧Vinと同じ電圧となる。ところが、トランジスタTr1がオフすると、抵抗R3とコンデンサC1により規定されるコンデンサC1の放電時間ΔTrcが短いため、電圧V1の電圧値はすぐに0ボルトとなる。
また、過負荷状態時において、トランジスタTr1がオン状態となるタイミングは、FET1がオン状態からオフ状態になるタイミングとほぼ同様である。そのため、本実施例の周波数検知回路に入力される電圧V1のパルス信号の周波数は、実施例1、2のFET1のドレイン端子、ゲート端子から入力されるパルス信号と同じ周波数となる。従って、図10(f)に示すように、図8(b)の周波数検知回路の低域遮断フィルタには、図10(e)に示す電圧V1のパルス信号が入力される。低域遮断フィルタは微分回路でもあるため、過負荷状態時には高い周波数のパルス信号(電圧V1)が入力されるため、図10(f)に示すように、パルス信号は低域遮断フィルタを通過し入力電圧が減衰しないため、直流電圧Vaが出力される。
そして、電圧Vaは、周波数検知回路の後段に配置された高域遮断フィルタに入力される。高域遮断フィルタは積分回路であるため、電圧VaをコンデンサC3に蓄積し、直流電圧を出力する。その結果、周波数検知回路のダイオードD4を介して出力される電圧は、出力電圧検知回路のトランジスタTr2のベース端子に印加される電圧Vref2に重畳され、ベース端子に印加される電圧を上昇させる。
図10(f)に示すように、過負荷状態時において周波数検知回路に入力される電圧V1のパルス信号は、電圧Vaとして高域遮断フィルタに入力される。そして、高域遮断フィルタでは、入力された電圧VaはコンデンサC3に蓄積されるため、時刻t41から時刻t43に向かって、トランジスタTr2に印加される電圧Vref2に重畳され、ベース端子に印加される電圧Vref2の電圧を上昇させる。
そして、時刻t43において、トランジスタTr2のベース−エミッタ間電圧が閾値電圧Vbe2(一般に0.6V程度)に達すると、トランジスタTr2がオン状態となる。トランジスタTr2がオンすると、トランジスタTr1のエミッタ−ベース間電圧も閾値電圧Vbe1(一般に0.6V程度)に達するので、トランジスタTr1もオン状態となる。その結果、コンパレータCmp1のV+端子の電圧は、概ね入力電圧Vinと同じ電圧となるので、コンパレータCmp1の出力はハイインピーダンス状態となり、FET1はオフ状態となる。そして、抵抗R11、コンデンサC4からなるタイマ回路によりトランジスタTr2のオン状態が継続されることにより、トランジスタTr1もオン状態を継続する。その結果、図10(a)、(b)に示すように、FET1のオフ状態が維持されることにより、出力電圧Voutの電圧値はやがて0ボルトとなる。
図8(b)に示すように、トランジスタTr2のベース端子とエミッタ端子間には、抵抗R11とコンデンサC4からなるタイマ回路が設けられている。そして、トランジスタTr2のベース−エミッタ間の電位差は、コンデンサC4と抵抗R11により規定される放電時間を十分大きく設定することにより、トランジスタTr2のオン状態をより長い時間、継続させることができる。トランジスタTr2のオン状態を継続させることにより、トランジスタTr1もオン状態を継続し、その結果、図10(a)、(b)に示すように、FET1のオフ状態が維持されることにより、出力電圧Voutの電圧値はやがて0ボルトとなる。なお、図7(b)に示すグラフは、本実施例の場合には、出力電流Ioutが0からトランジスタTr1がオン状態となる垂下開始電流IAまでは、発振周波数は0であり、垂下開始電流IAから波形が立ち上がるグラフとなる。
従って、本実施例の回路においても、実施例1と同様に、過負荷状態を検知すると直ちに出力電圧Voutの出力制限がかかり、出力電圧Voutが急速に垂下することがわかる。これにより過電流領域における最大電流IBを抑制してインダクタLsの発熱を抑え、より小型のインダクタLsを使用することができる。また、本実施例では、出力電圧検知回路のトランジスタTr2にはnpn型のトランジスタを用いたが、FETを用いても同様の効果が得られる。
以上説明したように、本実施例によれば、電源装置の回路規模や部材を増やすことなく小さい構成で、過負荷時に出力電圧の出力を停止することができる。
実施例1〜3で説明した電源装置であるDC−DCコンバータは、例えば画像形成装置の低圧電源、即ちコントローラ(制御部)やモータ等の駆動部へ電力を供給する電源として適用可能である。以下に、実施例1〜3の電源装置が適用される画像形成装置の構成を説明する。
[画像形成装置の構成]
画像形成装置の一例として、レーザビームプリンタを例にあげて説明する。図11に電子写真方式のプリンタの一例であるレーザビームプリンタの概略構成を示す。レーザビームプリンタ300は、静電潜像が形成される像担持体としての感光ドラム311、感光ドラム311を一様に帯電する帯電部317(帯電手段)、感光ドラム311に形成された静電潜像をトナーで現像する現像部312(現像手段)を備えている。そして、感光ドラム311に現像されたトナー像をカセット316から供給された記録材としてのシート(不図示)に転写部318(転写手段)によって転写して、シートに転写したトナー像を定着器314で定着してトレイ315に排出する。この感光ドラム311、帯電部317、現像部312、転写部318が画像形成部である。また、レーザビームプリンタ300は、実施例1、2で説明した電源装置400を備えている。なお、実施例1〜3の電源装置400を適用可能な画像形成装置は、図11に例示したものに限定されず、例えば複数の画像形成部を備える画像形成装置であってもよい。更に、感光ドラム311上のトナー像を中間転写ベルトに転写する一次転写部と、中間転写ベルト上のトナー像をシートに転写する二次転写部を備える画像形成装置であってもよい。
画像形成装置の一例として、レーザビームプリンタを例にあげて説明する。図11に電子写真方式のプリンタの一例であるレーザビームプリンタの概略構成を示す。レーザビームプリンタ300は、静電潜像が形成される像担持体としての感光ドラム311、感光ドラム311を一様に帯電する帯電部317(帯電手段)、感光ドラム311に形成された静電潜像をトナーで現像する現像部312(現像手段)を備えている。そして、感光ドラム311に現像されたトナー像をカセット316から供給された記録材としてのシート(不図示)に転写部318(転写手段)によって転写して、シートに転写したトナー像を定着器314で定着してトレイ315に排出する。この感光ドラム311、帯電部317、現像部312、転写部318が画像形成部である。また、レーザビームプリンタ300は、実施例1、2で説明した電源装置400を備えている。なお、実施例1〜3の電源装置400を適用可能な画像形成装置は、図11に例示したものに限定されず、例えば複数の画像形成部を備える画像形成装置であってもよい。更に、感光ドラム311上のトナー像を中間転写ベルトに転写する一次転写部と、中間転写ベルト上のトナー像をシートに転写する二次転写部を備える画像形成装置であってもよい。
レーザビームプリンタ300は、画像形成部による画像形成動作や、シートの搬送動作を制御する不図示のコントローラを備えており、実施例1〜3に記載の電源装置400は、例えばコントローラに電力を供給する。また、実施例1〜3に記載の電源装置400は、感光ドラム311を回転するため、又はシートを搬送する各種ローラ等を駆動するためのモータ等の駆動部に電力を供給する。そして、これらの負荷が過負荷状態となった場合には、電源装置400は負荷への電力供給(電圧出力)を停止する。
以上説明したように、本実施例によれば、電源装置の回路規模や部材を増やすことなく小さい構成で、過負荷時に出力電圧の出力を停止することができる。
Cmp1 コンパレータ
FET1 電界効果トランジスタ
Ls インダクタ
Tr1、Tr2 トランジスタ
FET1 電界効果トランジスタ
Ls インダクタ
Tr1、Tr2 トランジスタ
Claims (17)
- インダクタと、
前記インダクタへの電圧の入力側に接続され、前記インダクタを介して出力される出力電圧を制御するための制御手段と、
前記出力電圧に応じた電圧が入力され、入力される前記出力電圧に応じた電圧と基準電圧を比較した結果に基づいて、前記制御手段を駆動する差動増幅手段と、
前記制御手段を流れる電流が所定の値を超えたことを検知すると、前記出力電圧に応じた電圧に前記電圧の入力側の入力電圧を重畳した電圧を前記差動増幅手段に入力することにより過負荷保護を行う過負荷保護手段と、
電圧の出力側から出力される出力電流が所定の電流値以上であることを検知した場合には、前記過負荷保護手段により前記電圧の入力側の入力電圧を重畳した電圧を前記差動増幅手段に入力するように制御する負荷異常検知手段と、
前記制御手段が駆動する際の周波数を検知する検知手段と、
を備え、
前記検知手段は、前記制御手段の周波数が所定の周波数以上であることを検知すると、前記負荷異常検知手段により前記出力電圧の出力を停止することを特徴とする電源装置。 - 前記制御手段は、電流流入端子が前記電圧の入力側に接続され、電流流出端子が前記インダクタに接続され、制御端子が前記差動増幅手段の出力端子に接続された第一のスイッチング素子であることを特徴とする請求項1に記載の電源装置。
- 前記差動増幅手段は、前記出力電圧に応じた電圧が入力される端子の電圧が前記基準電圧が入力される端子の電圧より高いときには前記制御手段をオフし、前記出力電圧に応じた電圧が入力される端子の電圧が前記基準電圧が入力される端子の電圧より低いときには前記制御手段をオンすることを特徴とする請求項1又は2に記載の電源装置。
- 前記過負荷保護手段は、
一端が前記電圧の入力側に接続され、他端が前記制御手段の電流流入端子に接続された電流検出抵抗と、
電流流入端子が前記電圧の入力側に接続され、電流流出端子が前記差動増幅手段の前記出力電圧に応じた電圧が入力される端子に接続され、前記電流検出抵抗の電圧降下が閾値を越えたときにオン状態となる第二のスイッチング素子と、を有し、
前記第二のスイッチング素子がオン状態となったとき、前記出力電圧に応じた電圧に前記電圧の入力側の電圧を重畳した電圧を前記差動増幅手段に入力することを特徴とする請求項2又は3に記載の電源装置。 - 前記第二のスイッチング素子の電流流出端子と前記差動増幅手段の前記出力電圧に応じた電圧が入力される端子との間に接続されたタイマ回路を備え、
前記タイマ回路は、抵抗とコンデンサとを有することを特徴とする請求項4に記載の電源装置。 - 前記コンデンサの放電時間は、装置が定常状態の場合の前記第一のスイッチング素子がオフ状態である時間よりも短いことを特徴とする請求項5に記載の電源装置。
- 前記負荷異常検知手段は、電流流入端子が前記第二のスイッチング素子の制御端子に接続され、電流流出端子が前記出力電圧の出力側に接続され、制御端子には前記電圧の出力側から出力される出力電流が前記所定の電流値以上になるとオン状態となる電圧が印加された第三のスイッチング素子を有し、
前記第三のスイッチング素子は、前記出力電流が前記所定の電流値以上になるとオン状態となり、前記第二のスイッチング素子をオンすることを特徴とする請求項4ないし6のいずれか1項に記載の電源装置。 - 前記第三のスイッチング素子は、npnタイプのトランジスタであることを特徴とする請求項7に記載の電源装置。
- 前記第三のスイッチング素子は、電界効果トランジスタであることを特徴とする請求項7に記載の電源装置。
- 前記負荷異常検知手段は、前記第三のスイッチング素子のオン状態を継続させるタイマ手段を更に有し、
前記タイマ手段は、抵抗とコンデンサとを有することを特徴とする請求項7ないし9のいずれか1項に記載の電源装置。 - 前記検知手段は、所定の周波数よりも低い周波数の入力信号を減衰させるハイパスフィルタと、前記ハイパスフィルタに直列に接続されたローパスフィルタと、を有し、
前記ローパスフィルタの出力電圧は、前記第三のスイッチング素子の制御端子に印加される電圧に重畳されることを特徴とする請求項7ないし10のいずれか1項に記載の電源装置。 - 前記検知手段の前記ハイパスフィルタには、前記第一のスイッチング素子の電流流出端子から出力される電圧信号が入力されることを特徴とする請求項11に記載の電源装置。
- 前記検知手段の前記ハイパスフィルタには、前記第一のスイッチング素子の制御端子に入力される電圧信号が入力されることを特徴とする請求項11に記載の電源装置。
- 前記検知手段の前記ハイパスフィルタには、前記第二のスイッチング素子の電流流出端子から出力される電圧信号が入力されることを特徴とする請求項11に記載の電源装置。
- 装置が過負荷状態の場合に前記ハイパスフィルタに入力される前記電圧信号の周波数は、装置が定常状態の場合の前記電圧信号の周波数よりも高いことを特徴とする請求項12ないし14のいずれか1項に記載の電源装置。
- 前記所定の周波数は、装置が過負荷状態の場合の前記第一のスイッチング素子の発振周波数であることを特徴とする請求項11ないし15のいずれか1項に記載の電源装置。
- 記録材に画像を形成するための画像形成手段と、
前記画像形成手段に電圧を印加する請求項1ないし16のいずれか1項に記載の電源装置と、
を備えることを特徴とする画像形成装置。
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JP2013214884A JP2015080299A (ja) | 2013-10-15 | 2013-10-15 | 電源装置及び画像形成装置 |
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Application Number | Priority Date | Filing Date | Title |
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JP (1) | JP2015080299A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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2013
- 2013-10-15 JP JP2013214884A patent/JP2015080299A/ja active Pending
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