JPH10304555A - Ｄｃ／ｄｃコンバータの制御回路 - Google Patents
Ｄｃ／ｄｃコンバータの制御回路Info
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- JPH10304555A JPH10304555A JP11627397A JP11627397A JPH10304555A JP H10304555 A JPH10304555 A JP H10304555A JP 11627397 A JP11627397 A JP 11627397A JP 11627397 A JP11627397 A JP 11627397A JP H10304555 A JPH10304555 A JP H10304555A
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Abstract
(57)【要約】
【課題】 ＤＣ／ＤＣコンバータの出力側に接続される
負荷回路に対して安定的に電力を供給する。 【解決手段】 ＤＣ／ＤＣコンバータ２０の出力側に接
続されたキャパシタ７０のキャパシタ電圧をコンパレー
タ５０によって監視し，その監視結果に基づきコンパレ
ータ５２によってＤＣ／ＤＣコンバータをオンオフ制御
し，キャパシタ電圧を一定の範囲内に保つ。これにより
ＤＣ／ＤＣコンバータの出力側に接続される負荷回路３
０に対して安定的に電力を供給することができる。また
キャパシタの充電時における突入電流は，ほとんど発生
しないために，ＤＣ／ＤＣコンバータの入力側に接続さ
れる主電源４０に影響を与えることはない。
負荷回路に対して安定的に電力を供給する。 【解決手段】 ＤＣ／ＤＣコンバータ２０の出力側に接
続されたキャパシタ７０のキャパシタ電圧をコンパレー
タ５０によって監視し，その監視結果に基づきコンパレ
ータ５２によってＤＣ／ＤＣコンバータをオンオフ制御
し，キャパシタ電圧を一定の範囲内に保つ。これにより
ＤＣ／ＤＣコンバータの出力側に接続される負荷回路３
０に対して安定的に電力を供給することができる。また
キャパシタの充電時における突入電流は，ほとんど発生
しないために，ＤＣ／ＤＣコンバータの入力側に接続さ
れる主電源４０に影響を与えることはない。
Description
【０００１】
【発明の属する技術分野】本発明は，ＤＣ／ＤＣコンバ
ータの制御回路に関するものである。
ータの制御回路に関するものである。
【０００２】
【従来の技術】ＤＣ／ＤＣコンバータは，その内部にお
いてスイッチング動作が行われているためにスイッチン
グロスが生じ，かかるスイッチングロスは前記ＤＣ／Ｄ
Ｃコンバータが接続される回路全体の電力損失の一因と
なっている。そこでＤＣ／ＤＣコンバータの作動／停止
を制御するための制御入力端子としてのイネーブル端子
を備えたＤＣ／ＤＣコンバータを用いて，例えば当該Ｄ
Ｃ／ＤＣコンバータに接続される負荷回路が連続動作で
はなく極めて間欠的にしか動作しない場合，前記ＤＣ／
ＤＣコンバータが停止（アイドリング）中にあっては，
前記ＤＣ／ＤＣコンバータを外部からの制御入力信号に
よって停止させるようして，回路全体の電力損失の低減
を図っている。
いてスイッチング動作が行われているためにスイッチン
グロスが生じ，かかるスイッチングロスは前記ＤＣ／Ｄ
Ｃコンバータが接続される回路全体の電力損失の一因と
なっている。そこでＤＣ／ＤＣコンバータの作動／停止
を制御するための制御入力端子としてのイネーブル端子
を備えたＤＣ／ＤＣコンバータを用いて，例えば当該Ｄ
Ｃ／ＤＣコンバータに接続される負荷回路が連続動作で
はなく極めて間欠的にしか動作しない場合，前記ＤＣ／
ＤＣコンバータが停止（アイドリング）中にあっては，
前記ＤＣ／ＤＣコンバータを外部からの制御入力信号に
よって停止させるようして，回路全体の電力損失の低減
を図っている。
【０００３】一方，当該ＤＣ／ＤＣコンバータに接続さ
れる負荷回路における電流変動に対処するために，通
常，ＤＣ／ＤＣコンバータと負荷回路の間にはキャパシ
タが設けられている。この場合，キャパシタの静電容量
が不足していると，前記負荷回路における電流変動を吸
収しきれず，前記ＤＣ／ＤＣコンバータの入力電流は負
荷回路における電流変動の２倍の周期で大きく変動して
しまい，かかる入力電流の供給源である主電源に対して
雑音を誘導してしまう。この問題に対しては，前記キャ
パシタの容量を適宜の定数，例えば数百μＦとする事で
対応している。
れる負荷回路における電流変動に対処するために，通
常，ＤＣ／ＤＣコンバータと負荷回路の間にはキャパシ
タが設けられている。この場合，キャパシタの静電容量
が不足していると，前記負荷回路における電流変動を吸
収しきれず，前記ＤＣ／ＤＣコンバータの入力電流は負
荷回路における電流変動の２倍の周期で大きく変動して
しまい，かかる入力電流の供給源である主電源に対して
雑音を誘導してしまう。この問題に対しては，前記キャ
パシタの容量を適宜の定数，例えば数百μＦとする事で
対応している。
【０００４】
【発明が解決しようとする課題】上述のように，負荷回
路の電流変動を吸収するに充分な静電容量を有するキャ
パシタをＤＣ／ＤＣコンバータの出力側に設けるととも
に，回路全体の電力損失を低減させる目的で，負荷回路
の作動／停止に同期してＤＣ／ＤＣコンバータを作動／
停止させるようにした場合，前記キャパシタの充電に要
する時間分，前記負荷回路への電力供給が遅れ，負荷回
路の動作にとっては好ましくない。加えて，前記キャパ
シタの充電に伴うＤＣ／ＤＣコンバータ出力電流の瞬間
的な増大，いわゆる突入電流の発生が危惧される。この
突入電流によって，ＤＣ／ＤＣコンバータの入力電流が
増大し，かかる入力電流の供給源である主電源の電流保
護回路が作動し，当該主電源がトリップしかねない。多
くの場合，主電源にはＤＣ／ＤＣコンバータ以外にも複
数の回路が接続されるために，上記のような主電源のト
リップ現象は是非とも防がなければならない。
路の電流変動を吸収するに充分な静電容量を有するキャ
パシタをＤＣ／ＤＣコンバータの出力側に設けるととも
に，回路全体の電力損失を低減させる目的で，負荷回路
の作動／停止に同期してＤＣ／ＤＣコンバータを作動／
停止させるようにした場合，前記キャパシタの充電に要
する時間分，前記負荷回路への電力供給が遅れ，負荷回
路の動作にとっては好ましくない。加えて，前記キャパ
シタの充電に伴うＤＣ／ＤＣコンバータ出力電流の瞬間
的な増大，いわゆる突入電流の発生が危惧される。この
突入電流によって，ＤＣ／ＤＣコンバータの入力電流が
増大し，かかる入力電流の供給源である主電源の電流保
護回路が作動し，当該主電源がトリップしかねない。多
くの場合，主電源にはＤＣ／ＤＣコンバータ以外にも複
数の回路が接続されるために，上記のような主電源のト
リップ現象は是非とも防がなければならない。
【０００５】本発明はかかる点に鑑みてなされたもので
あり，ＤＣ／ＤＣコンバータの動作を必要最小限に止め
ることによって，当該ＤＣ／ＤＣコンバータが接続され
ている回路全体の電力損失を低減させるとともに，負荷
回路に対して安定的に電力を供給し，さらに主電源への
影響を防止するＤＣ／ＤＣコンバータの制御回路を提供
し，前記従来の問題の解決を図ることを目的としてい
る。
あり，ＤＣ／ＤＣコンバータの動作を必要最小限に止め
ることによって，当該ＤＣ／ＤＣコンバータが接続され
ている回路全体の電力損失を低減させるとともに，負荷
回路に対して安定的に電力を供給し，さらに主電源への
影響を防止するＤＣ／ＤＣコンバータの制御回路を提供
し，前記従来の問題の解決を図ることを目的としてい
る。
【０００６】
【課題を解決するための手段】前記の目的を達成するた
め，請求項１によれば，制御入力端子を備えたＤＣ／Ｄ
Ｃコンバータの制御回路であって，前記ＤＣ／ＤＣコン
バータの出力に対して並列に接続されたキャパシタと，
前記キャパシタのキャパシタ電圧を監視する監視手段
と，前記監視手段により監視される前記キャパシタ電圧
が基準値以上である場合には前記ＤＣ／ＤＣコンバータ
を停止させ，前記キャパシタ電圧が基準値未満である場
合には前記ＤＣ／ＤＣコンバータを駆動するオンオフ制
御手段とを備えたことを特徴とするＤＣ／ＤＣコンバー
タの制御回路が提供される。かかる構成によれば，前記
監視手段によって監視される前記キャパシタのキャパシ
タ電圧が基準値以上に保持されるように，前記ＤＣ／Ｄ
Ｃコンバータのオンオフ駆動制御が行われるために，前
記キャパシタのキャパシタ電圧の変動を一定の範囲内に
抑えることができる。したがって前記キャパシタを介し
て前記ＤＣ／ＤＣコンバータの出力に接続される負荷回
路に対して，安定的に電力を供給することができる。ま
た電流変動が大きい負荷回路が接続され，かかる電流変
動を吸収するに十分な静電容量を有するキャパシタが採
用された場合でも，ＤＣ／ＤＣコンバータの出力側に
は，ほとんど突入電流は発生しない。したがって当該Ｄ
Ｃ／ＤＣコンバータの入力側に接続される主電源に影響
を与えることはない。さらに前記ＤＣ／ＤＣコンバータ
は前記キャパシタを充電する時のみ動作するために，前
記ＤＣ／ＤＣコンバータのスイッチングロスによる制御
回路全体の電力損失を低減させることができる。
め，請求項１によれば，制御入力端子を備えたＤＣ／Ｄ
Ｃコンバータの制御回路であって，前記ＤＣ／ＤＣコン
バータの出力に対して並列に接続されたキャパシタと，
前記キャパシタのキャパシタ電圧を監視する監視手段
と，前記監視手段により監視される前記キャパシタ電圧
が基準値以上である場合には前記ＤＣ／ＤＣコンバータ
を停止させ，前記キャパシタ電圧が基準値未満である場
合には前記ＤＣ／ＤＣコンバータを駆動するオンオフ制
御手段とを備えたことを特徴とするＤＣ／ＤＣコンバー
タの制御回路が提供される。かかる構成によれば，前記
監視手段によって監視される前記キャパシタのキャパシ
タ電圧が基準値以上に保持されるように，前記ＤＣ／Ｄ
Ｃコンバータのオンオフ駆動制御が行われるために，前
記キャパシタのキャパシタ電圧の変動を一定の範囲内に
抑えることができる。したがって前記キャパシタを介し
て前記ＤＣ／ＤＣコンバータの出力に接続される負荷回
路に対して，安定的に電力を供給することができる。ま
た電流変動が大きい負荷回路が接続され，かかる電流変
動を吸収するに十分な静電容量を有するキャパシタが採
用された場合でも，ＤＣ／ＤＣコンバータの出力側に
は，ほとんど突入電流は発生しない。したがって当該Ｄ
Ｃ／ＤＣコンバータの入力側に接続される主電源に影響
を与えることはない。さらに前記ＤＣ／ＤＣコンバータ
は前記キャパシタを充電する時のみ動作するために，前
記ＤＣ／ＤＣコンバータのスイッチングロスによる制御
回路全体の電力損失を低減させることができる。
【０００７】請求項２によれば，前記監視手段は，前記
キャパシタ電圧と第１基準電圧とを比較し，前記キャパ
シタ電圧が前記第１基準電圧以上または未満に変化する
ごとに，その出力を反転させる第１コンパレータとする
ことができる。さらに前記オンオフ制御手段は，前記第
１コンパレータの出力と第２基準電圧とを比較して，Ｄ
Ｃ／ＤＣコンバータをオンオフ制御する制御信号を前記
制御入力端子に出力する第２コンパレータを含むように
してもよい。かかる構成によれば，第１基準電圧を調整
することにより，前記キャパシタのキャパシタ電圧の基
準値を調整することができる。また第２基準電圧を調整
することによって，ＤＣ／ＤＣコンバータのオンオフ制
御タイミングを調整することができる。したがって簡単
な構成で応用範囲の広いＤＣ／ＤＣコンバータの制御回
路を提供することができる。
キャパシタ電圧と第１基準電圧とを比較し，前記キャパ
シタ電圧が前記第１基準電圧以上または未満に変化する
ごとに，その出力を反転させる第１コンパレータとする
ことができる。さらに前記オンオフ制御手段は，前記第
１コンパレータの出力と第２基準電圧とを比較して，Ｄ
Ｃ／ＤＣコンバータをオンオフ制御する制御信号を前記
制御入力端子に出力する第２コンパレータを含むように
してもよい。かかる構成によれば，第１基準電圧を調整
することにより，前記キャパシタのキャパシタ電圧の基
準値を調整することができる。また第２基準電圧を調整
することによって，ＤＣ／ＤＣコンバータのオンオフ制
御タイミングを調整することができる。したがって簡単
な構成で応用範囲の広いＤＣ／ＤＣコンバータの制御回
路を提供することができる。
【０００８】請求項３に記載のように，前記オンオフ制
御手段は，前記第１コンパレータの出力と前記第２コン
パレータの入力との間に介挿された，充電時定数がゼロ
で放電時定数が所定値に設定されたＣＲ時定数回路を含
むようにしてもよい。充電時定数がゼロであるために，
前記キャパシタ電圧が基準値未満に低下したと同時に前
記ＤＣ／ＤＣコンバータが駆動し，キャパシタ電圧を瞬
時に前記基準値以上に復帰させることができる。さらに
放電時定数を調整することによって，前記キャパシタの
充電時間を調整することが可能である。
御手段は，前記第１コンパレータの出力と前記第２コン
パレータの入力との間に介挿された，充電時定数がゼロ
で放電時定数が所定値に設定されたＣＲ時定数回路を含
むようにしてもよい。充電時定数がゼロであるために，
前記キャパシタ電圧が基準値未満に低下したと同時に前
記ＤＣ／ＤＣコンバータが駆動し，キャパシタ電圧を瞬
時に前記基準値以上に復帰させることができる。さらに
放電時定数を調整することによって，前記キャパシタの
充電時間を調整することが可能である。
【０００９】
【発明の実施の形態】以下，本発明の一実施形態を図に
基づいて説明すると，図１に示すように，実施の形態に
かかるＤＣ／ＤＣコンバータ制御回路１０は主に，ＤＣ
／ＤＣコンバータ２０，ＤＣ／ＤＣコンバータ２０制御
用のＮＰＮ型トランジスタ２２，負荷回路３０，負荷回
路３０制御用のＮＰＮ型トランジスタ３２，主電源４
０，監視手段としてのコンパレータ５０，およびオンオ
フ制御手段としてのコンパレータ５２とから構成され
る。
基づいて説明すると，図１に示すように，実施の形態に
かかるＤＣ／ＤＣコンバータ制御回路１０は主に，ＤＣ
／ＤＣコンバータ２０，ＤＣ／ＤＣコンバータ２０制御
用のＮＰＮ型トランジスタ２２，負荷回路３０，負荷回
路３０制御用のＮＰＮ型トランジスタ３２，主電源４
０，監視手段としてのコンパレータ５０，およびオンオ
フ制御手段としてのコンパレータ５２とから構成され
る。
【００１０】ＤＣ／ＤＣコンバータ２０の入力端子２０
ａは主電源４０の出力端子４０ａに接続され，ＤＣ／Ｄ
Ｃコンバータ２０の出力端子２０ｂは負荷回路３０の入
力端子３０ａに接続される。ＤＣ／ＤＣコンバータ２０
のグランド端子２０ｃ，負荷回路３０のグランド端子３
０ｂ，および主電源４０のグランド端子４０ｂは全てグ
ランドに接続される。
ａは主電源４０の出力端子４０ａに接続され，ＤＣ／Ｄ
Ｃコンバータ２０の出力端子２０ｂは負荷回路３０の入
力端子３０ａに接続される。ＤＣ／ＤＣコンバータ２０
のグランド端子２０ｃ，負荷回路３０のグランド端子３
０ｂ，および主電源４０のグランド端子４０ｂは全てグ
ランドに接続される。
【００１１】ＤＣ／ＤＣコンバータ２０の作動／停止を
制御するための制御入力端子としてのイネーブル端子２
０ｄは，上記したエミッタ接地のＮＰＮ型トランジスタ
２２のコレクタに接続され，負荷回路３０の作動／停止
を制御するためのイネーブル端子３０ｃは，上記したエ
ミッタ接地のＮＰＮ型トランジスタ３２のコレクタに接
続され，さらに２個のＮＰＮ型トランジスタ２２，３２
のベースはそれぞれ信号入力端子６０に接続される。な
お本実施の形態においては，イネーブル端子２０ｄおよ
びイネーブル端子３０ｃは低レベルアクティブと仮定す
る。すなわちイネーブル端子２０ｄに低レベル信号が入
力された時に出力端子２０ｂから所定の電圧が出力され
るＤＣ／ＤＣコンバータ２０，およびイネーブル端子３
０ｃに低レベル信号が入力された時に動作状態となる負
荷回路３０を用いた場合に即して以下説明する。ただし
これに限らず，周辺回路を適宜変更して，イネーブル端
子が高アクティブであるＤＣ／ＤＣコンバータおよび／
またはイネーブル端子が高アクティブである負荷回路を
採用してもよい。
制御するための制御入力端子としてのイネーブル端子２
０ｄは，上記したエミッタ接地のＮＰＮ型トランジスタ
２２のコレクタに接続され，負荷回路３０の作動／停止
を制御するためのイネーブル端子３０ｃは，上記したエ
ミッタ接地のＮＰＮ型トランジスタ３２のコレクタに接
続され，さらに２個のＮＰＮ型トランジスタ２２，３２
のベースはそれぞれ信号入力端子６０に接続される。な
お本実施の形態においては，イネーブル端子２０ｄおよ
びイネーブル端子３０ｃは低レベルアクティブと仮定す
る。すなわちイネーブル端子２０ｄに低レベル信号が入
力された時に出力端子２０ｂから所定の電圧が出力され
るＤＣ／ＤＣコンバータ２０，およびイネーブル端子３
０ｃに低レベル信号が入力された時に動作状態となる負
荷回路３０を用いた場合に即して以下説明する。ただし
これに限らず，周辺回路を適宜変更して，イネーブル端
子が高アクティブであるＤＣ／ＤＣコンバータおよび／
またはイネーブル端子が高アクティブである負荷回路を
採用してもよい。
【００１２】ＤＣ／ＤＣコンバータ２０の出力端子２０
ｂにはキャパシタ７０の一端が接続され，キャパシタ７
０の他端はグランドに接続される。また抵抗７２は，そ
の一端は上記の出力端子２０ｂへ接続され，他端はコン
パレータ５０の負入力および抵抗７４の一端に共通接続
される。抵抗７４の他端はグランドに接続される。コン
パレータ５０の正入力とグランドとの間には基準電源７
６が設けられる。なおキャパシタ７０のキャパシタ電圧
が所定の電圧ＶB以上である時，コンパレータ５０の負
入力電圧が正入力電圧を上回るように，抵抗７２，７４
の抵抗定数および基準電源７６は調整される。
ｂにはキャパシタ７０の一端が接続され，キャパシタ７
０の他端はグランドに接続される。また抵抗７２は，そ
の一端は上記の出力端子２０ｂへ接続され，他端はコン
パレータ５０の負入力および抵抗７４の一端に共通接続
される。抵抗７４の他端はグランドに接続される。コン
パレータ５０の正入力とグランドとの間には基準電源７
６が設けられる。なおキャパシタ７０のキャパシタ電圧
が所定の電圧ＶB以上である時，コンパレータ５０の負
入力電圧が正入力電圧を上回るように，抵抗７２，７４
の抵抗定数および基準電源７６は調整される。
【００１３】コンパレータ５０の出力にはダイオード７
８のアノードと抵抗８０の一端が接続され，ダイオード
７８のカソードと抵抗８０の他端はコンパレータ５２の
負入力に接続される。さらにコンパレータ５２の負入力
とグランドとの間にはキャパシタ８２が設けられ，正入
力とグランドとの間には基準電源８４が設けられる。な
おコンパレータ５２の負入力に対して高レベル信号が入
力された場合はコンパレータ５２は低レベル信号を出力
し，負入力に対して低レベル信号が入力された場合はコ
ンパレータ５２は高レベル信号を出力するように，基準
電源８４は調整される。そしてコンパレータ５２の出力
は抵抗８６を介して，ＤＣ／ＤＣコンバータ２０のイネ
ーブル端子２０ｄに接続される。
８のアノードと抵抗８０の一端が接続され，ダイオード
７８のカソードと抵抗８０の他端はコンパレータ５２の
負入力に接続される。さらにコンパレータ５２の負入力
とグランドとの間にはキャパシタ８２が設けられ，正入
力とグランドとの間には基準電源８４が設けられる。な
おコンパレータ５２の負入力に対して高レベル信号が入
力された場合はコンパレータ５２は低レベル信号を出力
し，負入力に対して低レベル信号が入力された場合はコ
ンパレータ５２は高レベル信号を出力するように，基準
電源８４は調整される。そしてコンパレータ５２の出力
は抵抗８６を介して，ＤＣ／ＤＣコンバータ２０のイネ
ーブル端子２０ｄに接続される。
【００１４】本実施の形態にかかるＤＣ／ＤＣコンバー
タ制御回路１０は以上のように構成されており，ＤＣ／
ＤＣコンバータ回路１０の動作を図２を用いて以下説明
する。なおＤＣ／ＤＣコンバータ制御回路１０の初期状
態は，主電源４０は停止状態，信号入力端子６０は低レ
ベル状態，コンパレータ５０およびコンパレータ５２の
出力は低レベル状態，キャパシタ７０およびキャパシタ
８２は十分に放電された状態とする。また図２のＡ〜Ｆ
の波形は，図１のＤＣ／ＤＣコンバータ制御回路１０中
のＡ〜Ｆの各ポイントの電圧の状態を示している。
タ制御回路１０は以上のように構成されており，ＤＣ／
ＤＣコンバータ回路１０の動作を図２を用いて以下説明
する。なおＤＣ／ＤＣコンバータ制御回路１０の初期状
態は，主電源４０は停止状態，信号入力端子６０は低レ
ベル状態，コンパレータ５０およびコンパレータ５２の
出力は低レベル状態，キャパシタ７０およびキャパシタ
８２は十分に放電された状態とする。また図２のＡ〜Ｆ
の波形は，図１のＤＣ／ＤＣコンバータ制御回路１０中
のＡ〜Ｆの各ポイントの電圧の状態を示している。
【００１５】図２中のＴ0のタイミングで主電源４０が
ＯＮされると，出力端子４０ａからは所定の電圧が出力
される。（ポイントＡ）
ＯＮされると，出力端子４０ａからは所定の電圧が出力
される。（ポイントＡ）
【００１６】一方，コンパレータ５０はＴ0のタイミン
グで正入力と負入力の電圧レベルを比較し，初期状態に
おける低レベル信号から高レベル信号へ反転出力する。
（ポイントＣ）
グで正入力と負入力の電圧レベルを比較し，初期状態に
おける低レベル信号から高レベル信号へ反転出力する。
（ポイントＣ）
【００１７】これに伴いコンパレータ５２の負入力へは
高レベル信号が入力され，コンパレータ５２は正入力と
負入力の電圧レベルを比較し，低レベル信号を出力す
る。（ポイントＥ）
高レベル信号が入力され，コンパレータ５２は正入力と
負入力の電圧レベルを比較し，低レベル信号を出力す
る。（ポイントＥ）
【００１８】上記したコンパレータ５２からの低レベル
信号によりＤＣ／ＤＣコンバータ２０のイネーブル端子
２０ｄへは低レベル信号が入力される。（ポイントＦ）
信号によりＤＣ／ＤＣコンバータ２０のイネーブル端子
２０ｄへは低レベル信号が入力される。（ポイントＦ）
【００１９】したがってＤＣ／ＤＣコンバータ２０は動
作を開始し，出力端子２０ｂの電圧レベルは上昇する。
（ポイントＢ）
作を開始し，出力端子２０ｂの電圧レベルは上昇する。
（ポイントＢ）
【００２０】ＤＣ／ＤＣコンバータ２０の出力電圧は，
コンパレータ５０によって監視されており，所定の電圧
ＶBを上回るタイミングＴ1において，コンパレータ５０
は高レベル信号から低レベル信号へ反転出力する。する
とコンパレータ５２の負入力の電圧レベルは，キャパシ
タ８２と抵抗８０によって決定される時定数に従って徐
々に低下し，コンパレータ５２の正入力の電圧ＶDを下
回るタイミングＴ2において，コンパレータ５２からの
出力信号は低レベルから高レベルへ反転し，ＤＣ／ＤＣ
コンバータ２０の動作を停止させる。
コンパレータ５０によって監視されており，所定の電圧
ＶBを上回るタイミングＴ1において，コンパレータ５０
は高レベル信号から低レベル信号へ反転出力する。する
とコンパレータ５２の負入力の電圧レベルは，キャパシ
タ８２と抵抗８０によって決定される時定数に従って徐
々に低下し，コンパレータ５２の正入力の電圧ＶDを下
回るタイミングＴ2において，コンパレータ５２からの
出力信号は低レベルから高レベルへ反転し，ＤＣ／ＤＣ
コンバータ２０の動作を停止させる。
【００２１】ＤＣ／ＤＣコンバータ２０と負荷回路３０
の停止状態が長時間継続すると，キャパシタ７０に蓄え
られている電荷は，負荷回路３０の内部における微少な
アイドリング電流として消費され，キャパシタ７０のキ
ャパシタ電圧は徐々に低下する。ところが，かかる電圧
低下はコンパレータ５０によって監視されており，所定
の電圧ＶBまで低下したタイミングＴ3において，コンパ
レータ５０は後段のコンパレータ５２の負入力へ高レベ
ル信号を出力し，コンパレータ５２は低レベル信号を出
力し，ＤＣ／ＤＣコンバータ２０の動作を再開させる。
これによってキャパシタ７０は充電され，キャパシタ電
圧は所定の電圧ＶB以上に復帰する。
の停止状態が長時間継続すると，キャパシタ７０に蓄え
られている電荷は，負荷回路３０の内部における微少な
アイドリング電流として消費され，キャパシタ７０のキ
ャパシタ電圧は徐々に低下する。ところが，かかる電圧
低下はコンパレータ５０によって監視されており，所定
の電圧ＶBまで低下したタイミングＴ3において，コンパ
レータ５０は後段のコンパレータ５２の負入力へ高レベ
ル信号を出力し，コンパレータ５２は低レベル信号を出
力し，ＤＣ／ＤＣコンバータ２０の動作を再開させる。
これによってキャパシタ７０は充電され，キャパシタ電
圧は所定の電圧ＶB以上に復帰する。
【００２２】上記のようにキャパシタ７０のキャパシタ
電圧が所定の電圧ＶB以上に復帰した時点で，コンパレ
ータ５０の出力信号は高レベルから低レベルへ反転す
る。その後，コンパレータ５２の負入力の電圧レベル
は，キャパシタ８２と抵抗８０によって決定される時定
数に従って徐々に低下し，コンパレータ５２の正入力の
電圧ＶDを下回るタイミングＴ4において，コンパレータ
５２からの出力信号は低レベルから高レベルへ反転し，
ＤＣ／ＤＣコンバータ２０の動作を停止させる。
電圧が所定の電圧ＶB以上に復帰した時点で，コンパレ
ータ５０の出力信号は高レベルから低レベルへ反転す
る。その後，コンパレータ５２の負入力の電圧レベル
は，キャパシタ８２と抵抗８０によって決定される時定
数に従って徐々に低下し，コンパレータ５２の正入力の
電圧ＶDを下回るタイミングＴ4において，コンパレータ
５２からの出力信号は低レベルから高レベルへ反転し，
ＤＣ／ＤＣコンバータ２０の動作を停止させる。
【００２３】このように負荷回路３０の入力端子３０ａ
における入力電圧は，常にキャパシタ７０により補償さ
れる。したがって信号入力端子６０に高レベル信号が入
力され，ＤＣ／ＤＣコンバータ２０および負荷回路３０
の動作が開始された場合，例えＤＣ／ＤＣコンバータ２
０の出力端子２０ｂからの電圧出力に遅れがあっても，
キャパシタ７０により所定の電圧が負荷回路３０へ瞬時
に供給されるために，負荷回路３０の動作への影響はな
い。
における入力電圧は，常にキャパシタ７０により補償さ
れる。したがって信号入力端子６０に高レベル信号が入
力され，ＤＣ／ＤＣコンバータ２０および負荷回路３０
の動作が開始された場合，例えＤＣ／ＤＣコンバータ２
０の出力端子２０ｂからの電圧出力に遅れがあっても，
キャパシタ７０により所定の電圧が負荷回路３０へ瞬時
に供給されるために，負荷回路３０の動作への影響はな
い。
【００２４】しかも上述のように負荷回路３０が停止し
ている間は，ＤＣ／ＤＣコンバータ２０はキャパシタ７
０の充電時に限って作動するため，ＤＣ／ＤＣコンバー
タ２０のスイッチングロスに伴う回路全体の電力損失を
低減させることができる。
ている間は，ＤＣ／ＤＣコンバータ２０はキャパシタ７
０の充電時に限って作動するため，ＤＣ／ＤＣコンバー
タ２０のスイッチングロスに伴う回路全体の電力損失を
低減させることができる。
【００２５】またキャパシタ７０のキャパシタ電圧は，
ＤＣ／ＤＣコンバータ回路１０が動作中は所定の電圧Ｖ
B以下には低下しない。したがって負荷回路３０の電流
変動を考慮し，キャパシタ７０の静電容量を例えば数百
μＦとした場合でも，キャパシタ７０を充電する際に，
ＤＣ／ＤＣコンバータ２０の出力における瞬間的な大電
流，いわゆる突入電流が発生し，主電源４０をトリップ
させることはない。さらに負荷回路３０における電流変
動の周期が大きく例えば数十Ｈｚで，かつ電流変動量が
大きい場合であっても，当該電流変動はキャパシタ７０
に吸収され，主電源４０へ影響を与えることはない。
ＤＣ／ＤＣコンバータ回路１０が動作中は所定の電圧Ｖ
B以下には低下しない。したがって負荷回路３０の電流
変動を考慮し，キャパシタ７０の静電容量を例えば数百
μＦとした場合でも，キャパシタ７０を充電する際に，
ＤＣ／ＤＣコンバータ２０の出力における瞬間的な大電
流，いわゆる突入電流が発生し，主電源４０をトリップ
させることはない。さらに負荷回路３０における電流変
動の周期が大きく例えば数十Ｈｚで，かつ電流変動量が
大きい場合であっても，当該電流変動はキャパシタ７０
に吸収され，主電源４０へ影響を与えることはない。
【００２６】以上，添付図面を参照しながら本発明の好
適な実施形態について説明したが，本発明はかかる例に
限定されない。当業者であれば，特許請求の範囲に記載
された技術的思想の範疇内において各種の変更例または
修正例に想到し得ることは明らかであり，それらについ
ても当然に本発明の技術的範囲に属するものと了解され
る。
適な実施形態について説明したが，本発明はかかる例に
限定されない。当業者であれば，特許請求の範囲に記載
された技術的思想の範疇内において各種の変更例または
修正例に想到し得ることは明らかであり，それらについ
ても当然に本発明の技術的範囲に属するものと了解され
る。
【００２７】
【発明の効果】以上説明したように本発明によれば，当
該ＤＣ／ＤＣコンバータの出力に対して接続されるキャ
パシタのキャパシタ電圧は一定に保たれる。したがって
当該ＤＣ／ＤＣコンバータの出力側に接続される負荷回
路に対して安定的に電力を供給することができる。また
キャパシタの充電時における突入電流は，ほとんど発生
しないために，ＤＣ／ＤＣコンバータの入力側に接続さ
れる主電源に影響を与えることはない。
該ＤＣ／ＤＣコンバータの出力に対して接続されるキャ
パシタのキャパシタ電圧は一定に保たれる。したがって
当該ＤＣ／ＤＣコンバータの出力側に接続される負荷回
路に対して安定的に電力を供給することができる。また
キャパシタの充電時における突入電流は，ほとんど発生
しないために，ＤＣ／ＤＣコンバータの入力側に接続さ
れる主電源に影響を与えることはない。
【図１】本発明にかかるＤＣ／ＤＣコンバータ制御回路
の実施の一形態の概略構成を示す回路図である。
の実施の一形態の概略構成を示す回路図である。
【図２】図１の回路のポイントＡ〜Ｆの電圧波形の変化
を示す波形図である。
を示す波形図である。
１０ ＤＣ／ＤＣコンバータ制御回路 ２０ ＤＣ／ＤＣコンバータ ３０ 負荷回路 ４０ 主電源 ５０，５２ コンパレータ ７０ キャパシタ
Claims (3)
- 【請求項１】 制御入力端子を備えたＤＣ／ＤＣコンバ
ータの制御回路であって：前記ＤＣ／ＤＣコンバータの
出力に対して並列に接続されたキャパシタと；前記キャ
パシタのキャパシタ電圧を監視する監視手段と；前記監
視手段により監視される前記キャパシタ電圧が基準値以
上である場合には前記ＤＣ／ＤＣコンバータを停止さ
せ，前記キャパシタ電圧が基準値未満である場合には前
記ＤＣ／ＤＣコンバータを駆動するオンオフ制御手段
と；を備えたことを特徴とするＤＣ／ＤＣコンバータの
制御回路。 - 【請求項２】 前記監視手段は，前記キャパシタ電圧と
第１基準電圧とを比較し，前記キャパシタ電圧が前記第
１基準電圧以上または未満に変化するごとに，その出力
を反転させる第１コンパレータであり；前記オンオフ制
御手段は，前記第１コンパレータの出力と第２基準電圧
とを比較して，ＤＣ／ＤＣコンバータをオンオフ制御す
る制御信号を前記制御入力端子に出力する第２コンパレ
ータを含むことを特徴とする，請求項１に記載のＤＣ／
ＤＣコンバータの制御回路。 - 【請求項３】 前記オンオフ制御手段は，前記第１コン
パレータの出力と前記第２コンパレータの入力との間に
介挿された，充電時定数がゼロで放電時定数が所定値に
設定されたＣＲ時定数回路を含むことを特徴とする，請
求項１または２に記載のＤＣ／ＤＣコンバータの制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11627397A JPH10304555A (ja) | 1997-04-18 | 1997-04-18 | Ｄｃ／ｄｃコンバータの制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11627397A JPH10304555A (ja) | 1997-04-18 | 1997-04-18 | Ｄｃ／ｄｃコンバータの制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10304555A true JPH10304555A (ja) | 1998-11-13 |
Family
ID=14683003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11627397A Withdrawn JPH10304555A (ja) | 1997-04-18 | 1997-04-18 | Ｄｃ／ｄｃコンバータの制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10304555A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7564673B2 (en) | 2004-02-24 | 2009-07-21 | Osram Gesellschaft Mit Beschraenkter Haftung | Control circuit for converters |
| US7944778B2 (en) | 2007-04-10 | 2011-05-17 | Seiko Epson Corporation | Motor drive control circuit, semiconductor device, electronic timepiece, and electronic timepiece with a power generating device |
| JP2014072977A (ja) * | 2012-09-28 | 2014-04-21 | Canon Inc | 電源装置及び画像形成装置 |
| JP2018182936A (ja) * | 2017-04-17 | 2018-11-15 | 株式会社今仙電機製作所 | 電源システムおよび電源ユニット |
-
1997
- 1997-04-18 JP JP11627397A patent/JPH10304555A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7564673B2 (en) | 2004-02-24 | 2009-07-21 | Osram Gesellschaft Mit Beschraenkter Haftung | Control circuit for converters |
| KR101109820B1 (ko) * | 2004-02-24 | 2012-02-13 | 오스람 아게 | 컨버터용 제어 회로 |
| US7944778B2 (en) | 2007-04-10 | 2011-05-17 | Seiko Epson Corporation | Motor drive control circuit, semiconductor device, electronic timepiece, and electronic timepiece with a power generating device |
| JP2014072977A (ja) * | 2012-09-28 | 2014-04-21 | Canon Inc | 電源装置及び画像形成装置 |
| JP2018182936A (ja) * | 2017-04-17 | 2018-11-15 | 株式会社今仙電機製作所 | 電源システムおよび電源ユニット |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040706 |