JP5613523B2

JP5613523B2 - 電子回路

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Publication number: JP5613523B2
Application number: JP2010231660A
Authority: JP
Inventors: 直史北野; 西村　俊郎; 俊郎西村
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2010-03-10
Filing date: 2010-10-14
Publication date: 2014-10-22
Anticipated expiration: 2030-10-14
Also published as: US20110222255A1; JP2011211155A; US8441807B2

Description

本発明は、集積回路からの電磁ノイズ放射を抑制した電子回路に関し、特に、より厳しい電磁ノイズ放射の抑制基準にも対応することができる電子回路に関する。

各種の電子・情報機器の基幹部品として、マイコン、ロジック回路などの機能を備えたさまざまな集積回路（ＩＣ，ＬＳＩなど）が使用されている。能動素子であるこれら集積回路が動作する場合に、その消費電力は瞬間ごとに変化して一定ではないため、集積回路に駆動電圧を供給する電源ラインの電源電圧も負荷変動に応じて瞬間ごとに変動する。この電圧の変動が、集積回路からの電磁ノイズ放射（ＥＭＩ）の原因となる。

このような集積回路が動作するときに周囲に放射される電磁ノイズ放射を規制値内に抑制するための方法として、集積回路の電源ラインとグランド間にバイパスコンデンサを挿入することが行われている。ここで、集積回路のような高周波で動作する回路からの電磁ノイズをバイパスコンデンサによって抑制する場合には、集積回路と接続する配線のインピーダンスが無視できなくなることから、バイパスコンデンサを、能動素子である集積回路の物理的に近くの位置に配置することが必要とされている。

図９および図１０に、電磁ノイズ放射抑制対策としてバイパスコンデンサを設けた、従来の電子回路の構成を示す。図９が従来の電子回路の要部拡大断面図であり、図１０が要部拡大平面図である。なお、図９は、図１０においてｘ−ｘ’矢視線として示した部分の断面構成を示している。

図９に示すように、従来の電子回路５００は、集積回路５１としてのＬＳＩと、回路基板５３、バイパスコンデンサ５７とを備えている。

集積回路５１は、一方の主面５１ａに形成された複数のバンプ電極５２を介して、回路基板５３にフリップチップ実装されている。回路基板５３の実装面５３ａには、集積回路５１のバンプ電極５２配置位置に対応した位置に、複数の電極パット５５が形成されている。また、回路基板の裏面５３ｂには、バイパスコンデンサ５７を搭載するための素子搭載電極５６が形成されていて、電極パッド５５と素子搭載電極５６とは、回路基板５３内に形成された貫通配線５４で接続されている。回路基板５３の裏面５３ｂには、第２の電極パット５６に両端の電極端子５８が接続されて、バイパスコンデンサ５７が搭載されている。

図１０は、従来の電子回路５００の平面構成を示す図であり、回路基板５３の裏面５３ｂ、すなわち、バイパスコンデンサ５７が搭載された側から見た図である。なお、図面が複雑になることを防ぐため、回路基板５３に形成された、第１のパット電極５５と貫通配線５４の図示は省略している。

図１０に示すように、従来の電子回路５００では、集積回路５１の主面上に縦横のマトリクス状に規則正しく配列されたバンプ電極５２の形成位置にそれぞれの電極端子５８の配置位置が対応するように、回路基板５３の裏面５３ｂ上に複数個のバイパスコンデンサ５７が配置され固着されている。なお、従来の電子回路５００において、それぞれのバイパスコンデンサ５７は、全て同じ方向に電流が流れるように配置されているため、回路基板５３の裏面５３ｂに形成された素子搭載電極５６は、図１０における上下方向に伸びる帯状に形成されていて、帯状の素子搭載電極５６には複数のバイパスコンデンサ５７の電極端子５８が接続されている。

図９および図１０に示すように、従来の電子回路５００では、集積回路５１のバンプ電極５２と、バイパスコンデンサ５７の両端の電極端子５８とが、これらを接続するための貫通配線５４とともに回路基板５３の厚さ方向に一直線になるように配置されている。このように従来の電子回路５００は、集積回路５１のバンプ電極５２とバイパスコンデンサ５７の電極端子５８とを、回路基板５３の貫通配線５４を介して最短距離で結ぶことで、両者を物理的に最も近接させて配置することができ、配線のインピーダンスの影響により高周波成分の電磁放射を防止する効果が低減することを防ぐものである。

なお、バイパスコンデンサによって集積回路からの電磁ノイズ放射を抑制する技術として、集積回路とバイパスコンデンサとを近接させるために、バイパスコンデンサをＩＣ内に内蔵する技術（特許文献１）や、共振周波数の異なる複数のバイパスコンデンサを用い、共振周波数の高い順に電源端子に近付けてバイパスコンデンサを配置する技術（特許文献２）などが開示されている。

特開２０００−１８３２８６号公報特開２００７− ４８８７９号公報

近年、ＬＳＩやＩＣなどの集積回路が必要とする供給電流の値は大きくなっており、また、他の電子回路との干渉防止や人体への悪影響への懸念から、電磁ノイズ放射（ＥＭＩ）規制値は益々厳しくなっている。このような状況の中、従来のように、ノイズ源である集積回路のなるべく近くにバイパスコンデンサを配置するという考え方だけでは、集積回路から放射される電磁ノイズを所望の数値にまで低減することが困難となっていた。

本発明はこのような従来技術の課題を解決するものであり、ノイズ源である集積回路とバイパスコンデンサとが搭載される回路基板を備えた電子回路であって、厳しい電磁ノイズ放射規制値に対応することができる電子回路を得ることを目的とする。

上記課題を解決するため本発明の電子回路は、集積回路と、バイパスコンデンサと、前記集積回路および前記バイパスコンデンサが搭載される回路基板とを備え、前記バイパスコンデンサの一方の電極端子と前記集積回路の一の接続電極とが前記回路基板に形成された第１の接続配線を介して接続され、前記バイパスコンデンサの他方の電極端子と前記集積回路の他の接続電極とが前記回路基板に形成された第２の接続配線を介して接続されていて、前記第１の接続配線と前記第２の接続配線との間隔が、前記集積回路における前記一の接続電極と前記他の接続電極との間隔、および、前記バイパスコンデンサの前記一方の電極端子と前記他方の電極端子との間隔のいずれよりも小さく、前記集積回路が、前記接続電極としてのバンプ電極によって前記回路基板の実装面にフリップチップ実装されるとともに、前記バイパスコンデンサが前記回路基板の裏面に搭載され、前記第１の接続配線および前記第２の接続配線が、前記回路基板の前記実装面と前記裏面とを接続する貫通配線であり、さらに、前記回路基板が、複数枚の基板が積層されて構成された積層基板であって、前記第１の接続配線と前記第２の接続配線が、前記積層基板を構成する各層の基板それぞれに形成された貫通配線の接続体として形成され、前記積層基板の厚さ方向において中央部に位置する基板に形成された前記貫通配線の形成間隔が、前記積層基板の表面に配置された基板に形成された前記貫通配線の形成間隔よりも小さく、前記第１の接続配線および前記第２の接続配線を形成する前記貫通配線が、それぞれ複数本形成されていて、前記第１の接続配線を形成する複数本の貫通配線が、前記第２の接続配線を形成する複数本の貫通配線の形成間隔内に入り込むように、千鳥状に配置されていることを特徴とする。

本発明の電子回路は、バイパスコンデンサの電極端子と集積回路の接続電極とを接続する接続配線同士の間隔を、集積回路における接続電極の間隔およびバイパスコンデンサの電極端子の間隔のいずれよりも小さくすることで、接続配線を流れる逆向きの電流による磁界キャンセル効果によって、電磁ノイズ放射が抑制された電子回路を得ることができる。

本発明の第１の実施形態にかかる電子回路のバイパスコンデンサ搭載部分の断面構成を示す要部拡大断面図である。本発明の第１の実施形態にかかる電子回路の回路基板の裏面の構成を示す要部拡大平面図である。本発明の第１の実施形態に示す電子回路によるＥＭＩ抑制効果を示す図である。本発明の第１の実施形態の変形例にかかる電子回路のバイパスコンデンサ搭載部分の構成を示す要部拡大平面図である。本発明の第２の実施形態にかかる電子回路のバイパスコンデンサ搭載部分の構成を示す要部拡大平面図である。本発明の第３の実施形態にかかる電子回路の、第７の基板における貫通配線の形成位置を示す部分拡大平面図である。本発明の第３の実施形態にかかる電子回路の、第４の基板における貫通配線の形成位置を示す部分拡大平面図である。本発明の第３の実施形態にかかる電子回路の、第４の基板に形成された配線パターンの例を示す部分拡大平面図である。ＥＭＩ対策がされた従来の電子回路のバイパスコンデンサ搭載部の断面構成を示す要部拡大断面図である。ＥＭＩ対策がされた従来の電子回路の裏面の構成を示す要部拡大平面図である。

本発明の電子回路は、集積回路と、バイパスコンデンサと、前記集積回路および前記バイパスコンデンサが搭載される回路基板とを備え、前記バイパスコンデンサの一方の電極端子と前記集積回路の一の接続電極とが前記回路基板に形成された第１の接続配線を介して接続され、前記バイパスコンデンサの他方の電極端子と前記集積回路の他の接続電極とが前記回路基板に形成された第２の接続配線を介して接続されていて、前記第１の接続配線と前記第２の接続配線との間隔が、前記集積回路における前記一の接続電極と前記他の接続電極との間隔、および、前記バイパスコンデンサの前記一方の電極端子と前記他方の電極端子との間隔のいずれよりも小さい。

このようにすることで、互いに異なる方向の電流が流れる２つの接続配線を近接して配置することができ、それぞれの接続配線から発生する異なる極性の漏洩磁界がお互いの磁界をキャンセルする磁界キャンセル効果を生じさせることができる。このため、高周波で動作する集積回路を能動素子としても、高い電磁ノイズ放射抑制効果を有する電子回路を得ることができる。

上記本発明にかかる電子回路では、前記集積回路が、前記接続電極としてのバンプ電極によって前記回路基板の実装面にフリップチップ実装されるとともに、前記バイパスコンデンサが前記回路基板の裏面に搭載され、前記第１の接続配線および前記第２の接続配線が、前記回路基板の前記実装面と前記裏面とを接続する貫通配線であるようにできる。このようにすることで、電磁ノイズ放射が効果的に抑制されたフリップチップ実装型の電子回路を得ることができる。

また、前記回路基板が、複数枚の基板が積層されて構成された積層基板であり、前記第１の接続配線と前記第２の接続配線が、前記積層基板を構成する各層の基板それぞれに形成された貫通配線の接続体として形成され、前記積層基板の厚さ方向において中央部に位置する基板に形成された前記貫通配線の形成間隔が、前記積層基板の表面に配置された基板に形成された前記貫通配線の形成間隔よりも小さいことが好ましい。このようにすることで、積層基板により高密度に一体化された電磁ノイズ放射の少ない電子回路を、積層基板の表面に配置された基板に形成される貫通配線の位置や形状を変更することなく得ることができる。

この場合において、前記第１の接続配線および前記第２の接続配線を形成する前記貫通配線が、それぞれ複数本形成されていることが好ましい。このようにすることで、貫通配線の配線抵抗を低減することができる。

また、前記第１の接続配線を形成する複数本の貫通配線が、前記第２の接続配線を形成する複数本の貫通配線の形成間隔内に入り込むように、千鳥状に配置されていることが好ましい。このようにすることで、それぞれの貫通配線の独立性を確保しながら、逆向きに電流が流れる貫通配線同士を近接して配置することができる。

さらに、前記回路基板の裏面に搭載された前記バイパスコンデンサが２個で一つの組を形成していて、前記組を形成する２個のバイパスコンデンサは、それぞれが接続される前記集積回路の前記バンプ電極の配置ピッチよりも狭い配置ピッチで、かつ、前記組を形成する２個のバイパスコンデンサに流れる電流が互いに逆方向となるように配置されていることが好ましい。このようにすることで、バイパスコンデンサ内部を流れる電流による磁界キャンセル効果を用いて、より一層電磁ノイズ放射の少ない電子回路を得ることができる。

また、前記集積回路が、前記接続電極としてのリードフレーム端子によって前記回路基板に搭載されていて、前記第１の接続配線および前記第２の接続配線が、前記リードフレーム端子と前記バイパスコンデンサの電極端子とを接続する前記回路基板に形成された配線パターンであることが好ましい。このようにすることで、電磁ノイズ放射の少ないリードフレームタイプの集積回路を備えた電子回路を得ることができる。

以下、本発明の電子回路の具体的な実施形態について、図面を参照して説明する。

なお、以下で参照する各図は、説明の便宜上、本発明の電子回路の構成部材のうち、本発明を説明するために必要な主要部材のみを簡略化して示したものである。従って、本発明にかかる電子回路は、参照する各図に示されていない任意の構成部材を備えることができる。また、各図中の部材の寸法は、実際の構成部材の寸法および各部材の寸法比率等を必ずしも忠実に表したものではない。

（第１の実施形態）
図１は、第１の実施形態に係る電子回路として、集積回路が回路基板にフリップチップ実装された電子回路の断面構成を示す要部断面図である。

図１に示すように本実施形態の電子回路１００は、集積回路１としてのＬＳＩと、回路基板３と、バイパスコンデンサ７とを備えている。

集積回路１は、フリップチップ実装されるタイプの例えばＬＳＩであり、集積回路１の一方の主面、図１における下側の面１ａ上に、回路基板３との接続を行うための接続電極としてのバンプ電極２（２ａ、２ｂ）が複数個配列されている。図１では便宜上バンプ電極２として２つのバンプ電極２ａ、２ｂのみを示しているが、本実施形態の集積回路１のバンプ電極２は、後述する図２にも示すように、集積回路１の主面１ａ全体にわたって縦方向および横方向に整列したマトリクス状に配列されている。なお、本実施形態にかかるバンプ電極２を有するフリップチップ実装タイプの集積回路１において、バンプ電極２の配列パターンには何ら制約はない。また、本実施形態における集積回路とは、半導体技術を用いて狭い面積に多数の回路要素が搭載された電子部材をいい、一般にＬＳＩ、ＩＣと称されるものに代表されるがこれに限定されるものではない。

回路基板３は、集積回路１がフリップチップ実装されるタイプの基板であり、集積回路１が実装される面、図１では上側に位置する実装面３ａには、集積回路１のバンプ電極２の形成位置に対応した位置に、集積回路１との接続を行う実装電極パッド５（５ａ、５ｂ）が形成されている。

回路基板３の実装面３ａに対する裏側の面、すなわち、図１では下側に位置する面である裏面３ｂには、バイパスコンデンサ７が搭載される。このため、回路基板３の裏面３ｂには、バイパスコンデンサ７の両端に位置する電極端子８（８ａ、８ｂ）の間隔に合わせて、素子搭載電極６（６ａ、６ｂ）が形成されている。そして、回路基板３の実装面３ａに形成された実装電極パッド５と、裏面３ｂに形成された素子搭載電極６とは、回路基板３を貫通するビアホール内に設けられた第１の貫通配線４ａと第２の貫通配線４ｂにより接続されている。

バイパスコンデンサ７は、例えばチップタイプのセラミックコンデンサであり、その両端に形成された電極端子８（８ａ、８ｂ）が、回路基板３の裏面３ｂに形成された素子搭載電極６（６ａ、６ｂ）にはんだ付けされている。このようにして、バイパスコンデンサ７の一方の電極端子８ａは、回路基板３の裏面に形成された素子搭載電極６ａ、回路基板３の内部に形成された第１の接続配線である第１の貫通配線４ａ、回路基板３の搭載面３ａに形成された実装電極パッド５ａを経て、集積回路１の一の接続電極であるバンプ電極２ａと接続される。また、バイパスコンデンサ７の他方の電極端子８ｂは、回路基板３の裏面３ｂに形成された素子搭載電極６ｂ、回路基板３の内部に形成された第２の接続配線である第２の貫通配線４ｂ、回路基板３の搭載面３ａに形成された実装電極パッド５ｂを経て、集積回路１の他の接続電極であるバンプ電極２ｂと接続される。

なお、バイパスコンデンサとしては、上記例示したセラミックコンデンサの他に、電解コンデンサなど他のタイプのコンデンサも適用することができる。

図１に示すように、本実施形態の電子回路１００では、バイパスコンデンサ７の一方の電極端子８ａと、集積回路１のバンプ電極２ａとを接続する第１の貫通配線４ａと、バイパスコンデンサ７の他方の電極端子８ｂと、集積回路１のバンプ電極２ｂとを接続する第２の貫通配線４ｂとの間隔ｃが、集積回路１におけるバンプ電極２ａ、２ｂの間隔ａ、バイパスコンデンサ７の電極端子８ａ、８ｂの間隔ｂよりも小さくなっている。なお、本明細書において「間隔」とは、文字通り２つの部材間の最短の距離をいい、２つの部材の中心部の距離である「配置ピッチ」とは異なる概念である。

図１に白矢印で示すように、第１の貫通配線４ａを流れる電流と第２の貫通配線４ｂを流れる電流とは逆向きであるから、第１の貫通配線４ａを流れる電流により生じる漏洩磁界と、第２の貫通配線４ｂを流れる電流により生じる漏洩磁界とは、互いに逆極性を有しキャンセルし合う。本発明の電子回路では、第１の貫通配線４ａと第２の貫通配線４ｂの間隔ｃを、電極端子８ａ、８ｂの間隔ｂ、および、接続電極２ａ、２ｂの間隔ａのいずれよりも小さく、近接させて配置することで、漏洩磁界のキャンセル効果を発揮させて電子回路１００から放射される電磁ノイズを低減するものである。

図２は、本実施形態にかかる電子回路１００の回路基板３の裏面３ｂ側の構成を示した要部拡大平面図である。なお、図２は、従来の電子回路５００の平面構成を示す図７に対応する図であり、図２においても図面が煩雑化することを防ぐため、回路基板３に形成された実装電極パッド５と回路基板３に形成された貫通配線４の図示は省略する。

図２に示すように、本実施形態の電子回路１００では、回路基板３の裏面３ｂに搭載されたバイパスコンデンサ７（７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆ、７ｇ、７ｈ）は、それぞれ隣り合う２個が一つの組を形成し、組を形成するペアとなった２個のバイパスコンデンサ（７ａと７ｂ）、（７ｃと７ｄ）、（７ｅと７ｆ）、（７ｇと７ｈ）同士の配置ピッチ、すなわち、バイパスコンデンサ７の中央部間の距離ｅが、それぞれのバイパスコンデンサ７が接続される集積回路１のバンプ電極２の配置ピッチ、すなわちバンプ電極２の中央部間の距離ｄよりも狭くなっている。

また、本実施形態の電子回路１００では、回路基板３の裏面３ｂに搭載された組を形成するバイパスコンデンサ（７ａと７ｂ）、（７ｃと７ｄ）、（７ｅと７ｆ）、（７ｇと７ｈ）は、図２に代表して７ａと７ｂについて白矢印で示すように、それぞれの電流が流れる向きが逆向きとなるように配置されている。

このように、２つ一組のバイパスコンデンサ７を近接させて配置し、かつ、その内部を流れる電流の向きを逆向きとすることで、バイパスコンデンサ７の内部を流れる電流についても、互いに異なる向きの電流により生じる逆極性の磁界を用いて漏洩磁界のキャンセル効果を発揮させることができる。このため、図１で示した第１の貫通配線４ａと第２の貫通配線４ｂとを流れる電流が逆向きであるために生じる、電磁ノイズ放射のキャンセル効果に加えて、より強い電磁ノイズ放射の抑制効果を得ることができる。

なお、上記のように、図２で示した本実施形態の電子回路１００では、隣り合って配置される組を形成するバイパスコンデンサ（７ａと７ｂ）、（７ｃと７ｄ）、（７ｅと７ｆ）、（７ｇと７ｈ）を流れる電流の向きが逆向きとなるようにしている。このため、図７に示した従来の電子回路５００における回路基板５３の裏面５３ｂでは、素子搭載電極５６が帯状に形成されていて、複数のバイパスコンデンサ５７の片側の端子電極５８が一つの素子搭載電極５６に共通して接続されていたが、本実施形態の電子回路１００の素子搭載電極６（６ａ、６ｂ）は島状に形成されていて、それぞれ一つのバイパスコンデンサ７のいずれか一方の電極端子８のみが接続されるようになっている。

以上、図１および図２を用いて説明したとおり、本実施形態の電子回路１００では、ノイズ源である集積回路１のバンプ電極２とバイパスコンデンサ７とを接続する第１および第２の貫通配線４ａ、４ｂに流れる電流と、バイパスコンデンサ７自体を流れる電流によって漏洩磁界のキャンセル効果を発揮させ、電磁ノイズ放射を抑制するものである。

効果を確認するために、本実施形態にかかる電子回路１００からの電磁ノイズ放射と、図９および図１０で示した従来の電子回路５００からの電磁ノイズ放射とを測定した。

なお、測定に用いた電子回路において、集積回路であるＬＳＩのバンプ電極の形成ピッチは、縦方向、横方向共に０．６ｍｍであった。そして、全部で４０個用いられていたバイパスコンデンサの内、回路基板における配線パターン形成状の制約が無い２４個のバイパスコンデンサに、上記本実施形態で説明した接続配線の近接化と、バイパスコンデンサ自体を流れる電流を逆向きにして近接配置するという、上記本実施形態で示した電磁ノイズ放射抑制対策を施した。具体的には、２４個のバイパスコンデンサに接続される貫通配線の間隔を、回路基板におけるビアを隣接して形成する限界値である０．０８ｍｍとした。また、これら２４個のバイパスコンデンサを２個で一つの組とし、組を形成するバイパスコンデンサの回路基板裏面での配置ピッチを０．３５ｍｍとした。従来の電子回路、および、本実施形態で説明した対策を施さなかった１６個のバイパスコンデンサでは、貫通配線の配置間隔および回路基板裏面でのバイパスコンデンサの配置ピッチは、いずれもバンプ電極の形成ピッチと同じく０．６ｍｍである。

図３は、本実施形態の電子回路における漏洩電磁ノイズの抑制効果を調べた、ＥＭＩ輻射レベル測定結果である。縦軸は、ＥＭＩ輻射レベルをｄｂで示し、横軸は、周波数帯域をＭＨｚで示している。

図３中にＡとして示した本実施形態の電子回路、すなわち、２４個のバイパスコンデンサに対して磁界キャンセル効果を発揮させた電子回路からのＥＭＩ輻射レベルは、図３中にＢとして示した従来の電子回路からのＥＭＩ輻射レベルと比べて、周波数帯域１５０ＭＨｚ近傍と、３００〜５００ＭＨｚ帯域で下がっていて、全ての周波数帯域で３５ｄＢ以下のレベルとなっている。したがって、特に高周波数帯域である３００〜５００ＭＨｚの帯域において、４５ｄＢ程度の高いノイズレベルを有していた従来の電子回路と比較して、電磁ノイズ放射が抑制されていることが確認できた。

なお、上記の実施形態においては、ノイズ源である集積回路１の接続電極であるバンプ電極２とバイパスコンデンサ７の端子電極８とを接続する、第１の接続配線と第２の接続配線である貫通配線４ａ、４ｂに流れる電流による漏洩磁界のキャンセル効果に加えて、バイパスコンデンサ７自体を流れる電流からの漏洩磁界のキャンセル効果も発生させたものを例示した。しかし、本実施形態の電子回路において、バイパスコンデンサを流れる電流に基づく漏洩磁界のキャンセル効果を発揮させることは必須の要件ではない。一般に電流の経路としてより長く、しかも近接して配置することがより容易な接続配線を流れる電流によって漏洩磁界キャンセル効果を発揮させることで、電磁放射ノイズを抑制する効果を十分に奏することができる。

以上説明したように、本実施形態の電子回路は、集積回路の接続電極であるバンプ電極の配置間隔とバイパスコンデンサの端子電極の配置間隔のいずれよりも、これらを接続する回路基板に形成された接続配線である貫通配線の配置間隔を小さくすることで、漏洩磁界のキャンセル効果によって電磁ノイズ放射を抑制した電子回路を得るものである。

従来方法の電磁ノイズ放射抑制対策が施された図６に示す従来の電子回路の断面構造と、本実施形態にかかる電子回路の断面構成を示す図１とを比較すると分かるように、本実施形態の電子回路では貫通配線の配置間隔を小さくしているために、集積回路の接続電極とバイパスコンデンサの端子電極とを接続する経路は、接続電極と端子電極とを一直線に結ぶ従来の電子回路での経路よりも長い。すなわち、本実施形態の電子回路は、バイパスコンデンサをノイズ源である集積回路に物理的にできるだけ近い位置に配置するという、高周波で動作する能動素子からの電磁ノイズ放射を抑制する従来からの手段とは反する解決策でありながら、より高い効果を奏する電磁ノイズ放射抑制手段を適用したものと言えるのである。

なお、図１に示した本実施形態の電子回路では、集積回路の接続電極の配置間隔ａと、バイパスコンデンサの両端の電極端子の配置間隔ｂとが、ほぼ同じ大きさであるものを例示したが、本実施形態の電子回路はこれに限られるものではない。本実施形態の電子回路は、集積回路の接続電極の配置間隔ａと、バイパスコンデンサの両端の電極端子の配置間隔ｂが異なる場合には、そのいずれか小さい方よりもさらに接続配線の配置間隔ｃを小さくすることにより、上記の格別の作用効果を奏するものである。

次に、本実施形態の変形例としての電子回路について、図４を用いて説明する。

図４は、本実施形態の変形例にかかる電子回路１１０の概略構成を示す、要部拡大断面図である。図４は、本実施形態の電子回路１００の断面構成を示した、図１に相当する図面である。

図４に示す変形例の電子回路１１は、回路基板３０が複数の基板が積層された積層基板である点で、図１に示した本実施形態の電子回路１００と異なっている。このため、回路基板３０以外の図１に示した電子回路１００と同じ部材には、同じ符号を付与し、その詳細の説明は省略する。

具体的には、回路基板３０は例えば７枚の基板３１，３２，３３，３４，３５，３６，３７が積層されて形成されている。これら７枚の基板３１〜３７のそれぞれの表面には、図示しない配線パターンが形成されていて、また、各基板３１〜３７には適宜貫通配線が形成されている。そして、これら各基板に設けられた配線パターンと貫通配線とが接続されて、回路基板３０全体の配線パターンを形成している。

図４に示す電子回路１１０では、積層されたそれぞれの基板３１〜３７に形成された貫通配線４１〜４７が接続されていて、回路基板３０の両外面に形成された実装電極パッド５と素子搭載電極６とを接続している。このとき、積層された各基板３１〜３７の中で、配線基板３０の中央部分に配置された基板３３、３４、３５では、形成された貫通配線４３，４４，４５の基板３３、３４、３５内での配置間隔が狭く設定されているのに対し、配線基板３０の表面に配置された基板３１と３７では、形成された貫通配線４１、４７の基板３１，３７内での配置間隔が広く設定されている。そして、これらの中間に位置する基板３２と３６では、貫通配線４２，４６の基板３２，３６内での配置間隔を中間的な広さとしている。この結果、図４に示すように、積層基板としての回路基板３０の表面に近い基板ではその配置間隔が広く、回路基板３０の中央部分の基板ではその配置間隔が狭い貫通配線を形成することができる。

なお、図４に示した変形例の電子回路１１０のように、接続配線の間隔が変化する場合には、その最も接近した部分の接続配線の間隔が、集積回路の接続電極の間隔、および、バイパスコンデンサの端子電極の間隔のいずれよりも小さいことが必要である。そしてもちろん、近接した接続配線を流れる逆向きの電流により生じる漏洩磁界キャンセル効果を十分に生じさせるためには、この接続配線が最も近接した部分の長さが一定以上となるように設計することが好ましい。

このように、本実施形態の変形例の電子回路１１０では、集積回路１の接続電極２とバイパスコンデンサ７の電極端子８とを接続する第１および第２の接続配線となる貫通配線を、積層基板を構成する各基板３１〜３７でその配置間隔を変更した貫通配線４１〜４７を接続して形成している。このようにすることで、回路基板３０の中間部分では、流れる電流の向きが逆方向である貫通配線を近接させて、高い漏洩磁界キャンセル効果を奏しつつ、回路基板３０の表面では、接続される集積回路１の接続電極２やバイパスコンデンサ７の電極端子８の配置間隔に対応した位置に設けた電極パッドや素子搭載電極にあわせて貫通配線を形成することができる。

本実施形態の変形例の電子回路１１０のように、各基板に形成される貫通配線の位置を変化させることで、図１に示した本実施形態の電子回路１００のように、その間隔が狭く形成された貫通電極と集積回路の接続電極、また、貫通配線とバイパスコンデンサの電極端子とを接続するために、回路基板表面に配置される実装電極パッド５や素子搭載電極６の面積を大きくする必要が無くなる。したがって、回路基板表面の配線パターンや電極の配置位置の設計裕度を高いまま確保して、高密度実装が可能な積層基板を回路基板として用いた電子回路を得ることができる。また、従来から積層基板タイプの回路基板を備えていた電子回路に適用する場合に、回路基板の最表面に配置されていた基板を改めて設計し直す必要が無く、従来の基板をそのまま利用することができるというメリットがある。

なお、積層基板によって回路基板を形成するに当たっての各基板の具体的構成には何らの制約はなく、例えば図４ではほぼ同じ厚さの７枚の基板３１〜３７を用いて積層基板としての回路基板３０を形成したが、基板の枚数やそれぞれの基板の厚さは適宜各種のものが利用できることは言うまでもない。

（第２の実施形態）
次に、第２の実施形態として、搭載される集積回路がリードフレーム端子によって回路基板に接続された電子回路を例示して説明する。

図５は、第２の実施形態にかかる電子回路の平面構成を示す要部拡大平面図である。

図５に示す、第２の実施形態にかかる電子回路２００は、回路基板１３上に集積回路１１が配置されている。第２の実施形態にかかる電子回路２００での集積回路１１は、その側面から接続電極であるリードフレーム端子１２（１２ａ、１２ｂ）が延出している、例えば半導体パッケージ化されたＬＳＩである。

リードフレーム端子１２の先端部分は、回路基板１３の表面に沿うように曲げられていて、回路基板１３上に配置された実装電極パッド１４（１４ａ、１４ｂ）に例えば図示しないはんだ材等によって固着されている。

回路基板１３の表面には、回路基板１３表面に形成された配線パターン１６（１６ａ、１６ｂ）で実装電極パッド１４に接続された素子搭載電極１５（１５ａ、１５ｂ）が形成されていて、素子搭載電極１５（１５ａ、１５ｂ）に両端の端子電極８（８ａ、８ｂ）が位置合わせされて、バイパスコンデンサ１７が搭載固着されている。

本実施形態の電子回路２００においても、回路基板１３において集積回路１１の一の接続電極であるリードフレーム端子１２ａとバイパスコンデンサ１７の一方の端子電極１８ａとを接続する第１の接続配線である第１の配線パターン１６ａと、集積回路１１の他の接続電極であるリードフレーム端子１２ｂとバイパスコンデンサ１７の他方の端子電極１８ｂとを接続する第２の接続配線である第２の配線パターン１６ｂとの間隔ｈが、リードフレーム１２ａとリードフレーム１２ｂとの間隔ｆ、バイパスコンデンサ７の一方の電極端子１８ａと他方の電極端子１８ｂとの間隔ｇのいずれよりも小さくなっている。

このように、図５中に白矢印で示した逆向きの方向の電流が流れる第１の配線パターン１６ａと第２の配線パターン１６ｂとを近接させることで、漏洩磁界のキャンセル効果が発揮され、電磁ノイズ放射を効果的に抑制することができる。

なお、図５を用いて説明した第２の実施形態にかかる電子回路２００においては、集積回路１１とバイパスコンデンサ１７とを回路基板１３の同じ表面に搭載したものとして例示、説明したが、本実施形態の電子回路はこれに限られるものではなく、バイパスコンデンサ１７が回路基板１３の裏面に搭載されていてもかまわない。

また、図５では、集積回路１１の接続電極であるリードフレーム端子１２ａ、１２ｂの間隔ｆと、バイパスコンデンサ１７の両端の接続電極１８ａ、１８ｂの間隔ｇが、ほぼ同じ大きさである場合を例示したが、本実施形態の電子回路はこれに限られるものではない。リードフレーム端子１２ａ、１２ｂの間隔ｆと、バイパスコンデンサ１７の両端の接続電極１８ａ、１８ｂの間隔ｇとが異なる場合には、そのいずれか小さい方よりも第１の接続配線である第１の配線パターン１６ａと第２の接続配線である第２の配線パターン１６ｂとの間隔ｈを小さくすることで、接続電極内を流れる逆向きの電流による漏洩磁界キャンセル効果を得ることができる。

なお、本実施形態の電子回路２００においても、集積回路のリードフレーム端子とバイパスコンデンサの電極端子とを接続する経路を最も短くするためには、第１の配線パターンと第２の配線パターンを図５における左右方向に、直線的に接続することとなる。すなわち、図１に示した第１の実施形態の電子回路１００と同様、本実施形態の電子回路２００もまた、従来の電磁ノイズ放射を抑制する手段に捕らわれない新しい構成によって、電磁ノイズ放射の抑制を図る画期的なものである。

（第３の実施形態）
次に、第３の実施形態として、電子回路を構成する回路基板が積層基板である場合における、積層された基板間を接続する貫通配線の配置例について説明する。

図６は、図４に例示した回路基板３０として積層基板が用いられた電子回路１１０の、バイパスコンデンサ７が配置された側である７層目の基板３７に形成された貫通配線４７（４７ａ、４７ｂ）の配置位置を示す部分拡大平面図である。

図４に示すように、基板３７は、積層基板３０において集積回路１が搭載された第１層目の基板３１の反対側の表面に配置された基板であり、その表面にバイパスコンデンサ７が配置されている。この７層目の基板３７では、図６に示すように、基板３７上に形成された素子搭載電極６ａ、６ｂにバイパスコンデンサ７の両端の端子電極８ａおよび８ｂが、それぞれ接続されている。

素子搭載電極６ａ、６ｂには、それぞれ基板３７を貫通する貫通配線４７ａ、４７ｂが接続され、積層基板３０の一つ内側に位置する６層目の基板３６に形成された図示しない配線パターンに接続されている。

図４では、便宜上、貫通配線４１〜４７をそれぞれ１本の柱状のものとして図示したが、積層基板３０を構成する各層の基板３１〜３７を貫通する貫通配線４１〜４７は、基板３１〜３７をエッチングして形成されたビアホール内に金属を注入して形成されるという製造方法面からの制約などから、その径が限られている。このため、集積回路１とバイパスコンデンサ７とを接続する、本実施形態の電子回路を構成する積層基板３０の各基板３１〜３７に形成される貫通配線４１〜４７のように、配線抵抗成分をなるべく小さくしたい配線経路を構成する貫通配線４１〜４７として、一つの接続配線としての配線経路を構成する貫通配線４１〜４７を複数本のビア配線として形成することが行われている。

図６に示すように、本実施形態の７層目の基板３７では、バイパスコンデンサ７の一つの端子電極８ａ、８ｂに対して２列計１５個のビア配線として貫通配線４７ａ、４７ｂを構成している。なお、一つの端子電極８に対応して形成される貫通配線４７の列数や個数は、基板上のスペース、特に、バイパスコンデンサなどの回路素子を接続する場合には、接続される素子の電極端子の大きさなどに応じて適宜選択されるべきものであることは言うまでもない。

図７は、本実施形態の電子回路１１０を構成する積層基板３０の積層方向中央部分に位置する４層目の基板３４に形成された貫通配線４４（４４ａ、４４ｂ）の配置位置を示す部分拡大平面図である。

図７に示すように、４層目の基板３４に形成された貫通配線４４ａ、４４ｂは、複数個形成された一方の貫通配線４４ａにおける最も他方の貫通配線４４ｂ側の位置ｌ−４４ａが、他方の複数個形成された貫通配線４４ｂにおける最も一方の貫通配線４４ａ側の位置ｌ−４４ｂよりも、他方の貫通配線４４ｂ側になるように配置されている。すなわち、近接し合う貫通配線同士を、第１の接続配線を形成する複数本の貫通配線が、第２の接続配線を形成する複数本の貫通配線の形成間隔内に入り込むように、千鳥状に配置している。このようにすることで、複数本ずつ形成される貫通配線４４ａ、４４ｂそれぞれの独立性を確保することができるとともに、逆方向に流れる電流の流路の間隔を小さくすることができるので、高い漏洩磁界キャンセル効果を奏することができる。

図８は、実際の電子回路における基板に形成された配線パターンを示す図である。

図８に示すように、４層目の基板３４に形成された配線パターンでは、貫通配線４４ａと４４ｂとが、互いに千鳥状となるように近接して配置されている。

なお、図８では、貫通配線４４ａと貫通配線４４ｂとが、それぞれ１列に５個または６個で形成されているが、これはあくまで例示であり、バイパスコンデンサ７の一つの端子８に接続される貫通配線４４の列数、個数は、基板３４上の面積に応じてなるべく多く形成できる範囲で適宜設計されるものである。

また、図４に示すように、本実施形態で示した電子回路１１０では、積層基板３０を構成する積層方向中央部分の３つの基板３３、３４、３５において、同じ間隔で貫通配線４３、４４、４５が形成されている。したがって図示は省略するが、３層目の基板３３，５層目の基板３５においても、図７、および、図８に示した４層目の基板３４と同じように貫通配線４３、４５が形成されている。

以上、具体的な構成例を用いて説明したように、上述した各実施形態の電子回路では、回路基板において集積回路の接続電極とバイパスコンデンサの電極端子とを接続する接続配線を、その配置間隔が、集積回路の接続電極の間隔、および、バイパスコンデンサの電極端子の間隔のいずれよりも小さく形成することで、接続配線を流れる逆向きの電流による漏洩磁界のキャンセル効果を発揮させて、電磁ノイズ放射を抑制することができるものである。

本発明の電子回路は、高周波の能動回路である集積回路を備えながら電磁ノイズ放射の抑制された電子回路として、各種の電子・情報機器の基幹部品として有用に利用することができる。

１集積回路（ＬＳＩ）
２ａバンプ電極（一の接続電極）
２ｂバンプ電極（他の接続電極）
３回路基板
４ａ第１の貫通配線（第１の接続配線）
４ｂ第２の貫通配線（第２の接続配線）
５実装電極パッド
６素子搭載電極
７バイパスコンデンサ
８ａ一方の端子電極
８ｂ他方の端子電極
１００電子回路

Claims

集積回路と、
バイパスコンデンサと、
前記集積回路および前記バイパスコンデンサが搭載される回路基板とを備え、
前記バイパスコンデンサの一方の電極端子と前記集積回路の一の接続電極とが前記回路基板に形成された第１の接続配線を介して接続され、前記バイパスコンデンサの他方の電極端子と前記集積回路の他の接続電極とが前記回路基板に形成された第２の接続配線を介して接続されていて、
前記第１の接続配線と前記第２の接続配線との間隔が、前記集積回路における前記一の接続電極と前記他の接続電極との間隔、および、前記バイパスコンデンサの前記一方の電極端子と前記他方の電極端子との間隔のいずれよりも小さく、
前記集積回路が、前記接続電極としてのバンプ電極によって前記回路基板の実装面にフリップチップ実装されるとともに、前記バイパスコンデンサが前記回路基板の裏面に搭載され、前記第１の接続配線および前記第２の接続配線が、前記回路基板の前記実装面と前記裏面とを接続する貫通配線であり、
さらに、前記回路基板が、複数枚の基板が積層されて構成された積層基板であって、
前記第１の接続配線と前記第２の接続配線が、前記積層基板を構成する各層の基板それぞれに形成された貫通配線の接続体として形成され、前記積層基板の厚さ方向において中央部に位置する基板に形成された前記貫通配線の形成間隔が、前記積層基板の表面に配置された基板に形成された前記貫通配線の形成間隔よりも小さく、
前記第１の接続配線および前記第２の接続配線を形成する前記貫通配線が、それぞれ複数本形成されていて、
前記第１の接続配線を形成する複数本の貫通配線が、前記第２の接続配線を形成する複数本の貫通配線の形成間隔内に入り込むように、千鳥状に配置されていることを特徴とする電子回路。
前記回路基板の裏面に搭載された前記バイパスコンデンサが２個で一つの組を形成していて、前記組を形成する２個のバイパスコンデンサは、それぞれが接続される前記集積回路の前記バンプ電極の配置ピッチよりも狭い配置ピッチで、かつ、前記組を形成する２個のバイパスコンデンサに流れる電流が互いに逆方向となるように配置されている請求項１に記載の電子回路。