JP2006310435A - 多層プリント基板 - Google Patents

Abstract

【課題】高密度に実装された場合においてもノイズを抑制することが可能な多層プリント基板を提供することを目的とする。
【解決手段】ＬＳＩ２１の電源端子は、信号層１１に部分的に形成された導電性の銅箔パターン２１Ｖａを介して、層間接続導体２０Ｖに接続されている。また、バイパスコンデンサ２４の正側端子は、信号層１４に部分的に形成された導電性の正側銅箔パターン２４Ｖを介して、層間接続導体２０Ｖに接続されている。電源層１３において、電源パターン領域２３ａは、電源層１３に部分的に形成された導電性の銅箔パターン２３Ｖａを介して、層間接続導体２０Ｖに接続されている。
【選択図】図１

Description

本発明は、多層プリント基板に関し、特に、多層プリント基板上に実装された集積回路素子から発生する電源ノイズを抑制するための技術に関する。

従来の多層プリント基板においては、実装された集積回路素子から発生する電源ノイズを抑制するために、集積回路素子の近傍において集積回路素子の電源端子間にバイパスコンデンサを接続させている。

例えば、特許文献１によれば、バイパスコンデンサの正負の端子と集積回路素子の正負の電源端子とは第１の電源パターンと第１のグランドパターンとによって接続され、定電圧電源の正負の端子とバイパスコンデンサの正負の端子とは第２の電源パターンと第２のグランドパターンとによって接続されている。しかも、第１／第２の電源パターンや第１／第２のグランドパターンを分離しておくことによって、バイパスコンデンサと集積回路素子とに流れる高周波電流が第２の電源パターンや第２のグランドパターンに流れ込むのを防止して、電源回路に高周波電圧リップルが発生しないようにしている。

また、特許文献２によれば、電源層とグランド層との間にインダクタンス素子を介してバイパスコンデンサを接続し、接続されるインダクタンス素子は配線パターンによって生成する例が開示されている。

また、特許文献３によれば、多層プリント基板に設置された集積回路素子の近傍の電源線間に接続したバイパスコンデンサの共振周波数をＦＭ放送周波数帯（７６〜１１０ＭＨｚ）にして、同周波数帯域の放射電磁ノイズを抑制する例が開示されている。

また、特許文献４〜５においても、バイパスコンデンサを用いてノイズを抑制する例が開示されている。

特開２０００−０９１７８５号公報（第１図） 特開２０００−３４９４４３号公報（第１図） 特開２０００−２０４１６６号公報（第１図） 特開平１０−１１２５７４号公報 特開２０００−１５６５４８号公報

従来の多層プリント基板では、各種の回路部品が高密度に実装された場合には、スペースに余裕がなくなるので、集積回路素子の近傍において集積回路素子の電源端子間にバイパスコンデンサを接続させることが困難となる。すなわち、高密度に実装された多層プリント基板においてはノイズを抑制することが困難となるという問題点があった。

本発明は以上の問題点を解決するためになされたものであり、高密度に実装された場合においてもノイズを抑制することが可能な多層プリント基板を提供することを目的とする。

本発明に係る多層プリント基板は、グランド端子および電源端子を有する集積回路素子が設けられた第１信号層と、一方端子および他方端子を有するバイパスコンデンサが設けられた第２信号層と、第１信号層・第２信号層間に配置され第１信号層および第２信号層に電源電位を与えるための電源パターンが設けられた電源層と、第１信号層・第２信号層間に配置され第１信号層および第２信号層に接地電位を与えるためのグランドパターンが設けられたグランド層と、グランド端子からグランドパターンまで層間方向に延設された第１層間接続導体と、一方端子からグランドパターンまで層間方向に延設された第２層間接続導体と、他方端子から層間方向に延設された第３層間接続導体と、第１信号層に設けられ第１インダクタンスＬ１を有し電源端子・第３層間接続導体間に介在する第１導体パターンと、電源層に設けられ第２インダクタンスＬ２を有し第３層間接続導体・電源パターン間に介在する第２導体パターンとを備える。

本発明に係る多層プリント基板は、グランド端子および電源端子を有する集積回路素子が設けられた第１信号層と、一方端子および他方端子を有するバイパスコンデンサが設けられた第２信号層と、第１信号層・第２信号層間に配置され第１信号層および第２信号層に電源電位を与えるための電源パターンが設けられた電源層と、第１信号層・第２信号層間に配置され第１信号層および第２信号層に接地電位を与えるためのグランドパターンが設けられたグランド層と、グランド端子からグランドパターンまで層間方向に延設された第１層間接続導体と、一方端子からグランドパターンまで層間方向に延設された第２層間接続導体と、他方端子から層間方向に延設された第３層間接続導体と、第１信号層に設けられ第１インダクタンスＬ１を有し電源端子・第３層間接続導体間に介在する第１導体パターンと、電源層に設けられ第２インダクタンスＬ２を有し第３層間接続導体・電源パターン間に介在する第２導体パターンとを備える。従って、多層プリント基板が高密度に実装されバイパスコンデンサを集積回路素子の近傍に配置することが困難な場合においても、集積回路素子から生じるノイズを抑制することが可能となる。

＜実施の形態１＞
図１は、実施の形態１に係る多層プリント基板１０ａの構成を模式的に示す斜視図である。また、図２は、図１に示される多層プリント基板１０ａの構成を示す断面図である。

以下では、図１〜２を用いて、多層プリント基板１０ａの構成について説明する。

図１に示されるように、多層プリント基板１０ａおよびその各層は、矩形状を有し、信号層１１（第１信号層）、グランド層１２、電源層１３、および信号層１４（第２信号層）を積層した構成からなる。また、図２に示されるように、上記の各層の間には、絶縁層３１〜３３が形成されている。

多層プリント基板１０ａ上面すなわち信号層１１上面には、例えばマイクロプロセッサ等からなる集積回路素子であるＬＳＩ２１が搭載されている。また、多層プリント基板１０ａ下面すなわち信号層１４下面には、ＬＳＩ２１から生じる電源ノイズを抑制するための例えばチップ型のセラミックコンデンサからなるバイパスコンデンサ２４が搭載されている。

グランド層１２には、導電性銅箔部からなるグラントパターン領域２２ａが形成されている。このグラントパターン領域２２ａは、空白領域２２ｃを除きグランド層１２のほぼ全面に渡って形成されている。

電源層１３には、導電性銅箔部からなる電源パターン領域２３ａが形成されている。この電源パターン領域２３ａは、空白領域２３ｃを除き電源層１３のほぼ全面に渡って形成されている。

層間接続導体２１Ｇ（第１層間接続導体）、層間接続導体２０Ｇ（第２層間接続導体）、および層間接続導体２０Ｖ（第３層間接続導体）は、スルーホールメッキにより構成され、多層プリント基板１０ａを貫通している。

ＬＳＩ２１のグランド端子２１Ｎは、信号層１１に部分的に形成された導電性の銅箔パターン２１Ｌを介して、層間接続導体２１Ｇに接続されている。層間接続導体２１Ｇは、グランド層１２においてグラントパターン領域２２ａに接続されている。

すなわち、層間接続導体２１Ｇは、銅箔パターン２１Ｌとグラントパターン領域２２ａとを接続している。

また、バイパスコンデンサ２４の負側端子２４Ｎ（一方端子）は、信号層１４に部分的に形成された導電性の負側銅箔パターン２４Ｇを介して、層間接続導体２０Ｇに接続されている。層間接続導体２０Ｇは、グラントパターン領域２２ａに接続されている。

すなわち、層間接続導体２０Ｇは、負側銅箔パターン２４Ｇとグラントパターン領域２２ａとを接続している。

また、ＬＳＩ２１の電源端子２１Ｐは、信号層１１に部分的に形成された導電性の銅箔パターン２１Ｖａを介して、層間接続導体２０Ｖに接続されている。図１に示されるように、銅箔パターン２１Ｖａは、所定の長さを有するように細長く形成されており、（第１）インダクタンスＬ１を有している。

また、バイパスコンデンサ２４の正側端子２４Ｐ（他方端子）は、信号層１４に部分的に形成された導電性の正側銅箔パターン２４Ｖを介して、層間接続導体２０Ｖに接続されている。

また、電源層１３において、電源パターン領域２３ａは、電源層１３に部分的に形成された導電性の銅箔パターン２３Ｖａを介して、層間接続導体２０Ｖに接続されている。図１に示されるように、銅箔パターン２３Ｖａは、所定の長さを有するように細長く形成されており、（第２）インダクタンスＬ２を有している。

すなわち、層間接続導体２０Ｖは、銅箔パターン２１Ｖａと銅箔パターン２３Ｖａと正側銅箔パターン２４Ｖとを接続している。

図１において、銅箔パターン２１Ｖａの長さＢは、長さＢ方向におけるＬＳＩ２１の幅Ａに比べて大きい。すなわち、多層プリント基板１０ａにおいて、バイパスコンデンサ２４は、ＬＳＩ２１から所定距離だけ離れた位置に形成されている。

また、図２において、層間接続導体２０Ｖと層間接続導体２０Ｇとは、これらの間の距離Ｅが、バイパスコンデンサ２４における正側端子２４Ｐと負側端子２４Ｎとの間の距離Ｄに比べて小さくなるように形成されている。

なお、図１〜２には示されていないが、多層プリント基板１０ａ上面すなわち信号層１１上面および多層プリント基板１０ａ下面すなわち信号層１４下面には、各種の回路部品が多数搭載され、グラントパターン領域２２ａまたは電源パターン領域２３ａに接続されている。また、グラントパターン領域２２ａと電源パターン領域２３ａとの間には、ＬＳＩ２１を駆動するための直流電圧である安定化電圧が印加されている。この安定化電圧は、信号層１１上面に設置された図示しない電源ユニットから出力され、この電源ユニットにより、ＬＳＩ２１や上記の各種の回路部品への給電が行われる。

図３は、図１〜２における接続構成を示す回路図である。図３において、ＬＳＩ２１の電源端子２１Ｐは、インダクタンスＬ１を有する銅箔パターン２１Ｖａ、層間接続導体２０Ｖ、インダクタンスＬ２を有する銅箔パターン２３Ｖａ、および太線で示される電源パターン領域２３ａを介して、安定化電圧源３０の正極に接続されている。上記のインダクタンスＬ１，Ｌ２の和は、ＬＳＩ２１に供給される負荷電流に対して十分小さいものとする。また、層間接続導体２０Ｖは、バイパスコンデンサ２４の正側端子２４Ｐに接続されている。

ＬＳＩ２１のグランド端子２１Ｎは、層間接続導体２１Ｇ，２０Ｇ、および太線で示されるグランドパターン領域２２ａを介して、安定化電圧源３０の負極に接続されている。また、層間接続導体２０Ｇは、バイパスコンデンサ２４の負側端子２４Ｎに接続されている。

バイパスコンデンサ２４は、静電容量Ｃおよび（第３）インダクタンスＬ３を有するとする。また、ＬＳＩ２１から発生する主要な電源ノイズは、周波数ｆおよび角周波数ω（＝２πｆ）を有するとする。

図３に示される接続構成においては、インダクタンスＬ１，Ｌ３と静電容量Ｃと角周波数ωとの間に下記の式（１）が成立する場合には、ＬＳＩ２１の電源端子２１Ｐ−銅箔パターン２１Ｖａ−層間接続導体２０Ｖ−バイパスコンデンサ２４−層間接続導体２０Ｇ−層間接続導体２１Ｇ−ＬＳＩ２１のグランド端子２１Ｎを通る経路において、共振が発生する。

ω²×（Ｌ１＋Ｌ３）×Ｃ＝１・・・（１）

すなわち、式（１）が成立するようにインダクタンスＬ１，Ｌ３および静電容量Ｃを定めることにより、共振を発生させることができる。このとき、上記の経路を流れる電流が最大となるとともに、銅箔パターン２３Ｖａにはノイズによる電流はほとんど流れなくなる。また、このとき、電源端子２１Ｐとグランド端子２１Ｎと間のインピーダンスは最小となる。従って、ＬＳＩ２１から発生する電源ノイズを最大限に抑制することが可能となる。

また、インダクタンスＬ２を比較的に大きく定めることにより（例えば、以下の式（２）が成立するように定めることにより）、周波数ｆよりも小さい周波数においてＬＳＩ２１から発生する電源ノイズが安定化電圧源３０へ流入するのを抑制することができる。

Ｌ２＞Ｌ３・・・（２）

なお、式（１）において、周波数ｆが（角周波数ωが）、ＬＳＩ２１から発生する主要な電源ノイズの基本成分または高調波成分の周波数のうちＦＭ放送周波数帯（７６〜１１０ＭＨｚ）に含まれ且つ最も低い成分の周波数に等しくなるように、インダクタンスＬ１と静電容量Ｃと定めることにより、カーラジオ等における雑音制御を行うことが可能となる。

以上、説明したように、本実施の形態に係る多層プリント基板１０ａにおいては、バイパスコンデンサ２４の正側端子２４Ｐ・ＬＳＩ２１の電源端子２１Ｐ間が層間接続導体２０Ｖによって結ばれ、インダクタンスＬ１を有する銅箔パターン２１Ｖａが、電源端子２１Ｐ・層間接続導体２０Ｖ間に介在している。従って、バイパスコンデンサ２４をＬＳＩ２１の近傍に配置することが困難な高密度実装電子基板においても、ＬＳＩ２１から生じるノイズを抑制することが可能となる。

また、ＬＳＩ２１の幅Ａに比べて大きい長さＢを有する銅箔パターン２１Ｖａを用いることにより、小さいスペースで安価に所望のインダクタンスＬ１を得ることが可能となる。

また、インダクタンスＬ２を有し正側端子２４・電源パターン２３ａ間に介在する第２導体パターンとして、電源層１３に形成された銅箔パターン２３Ｖａを用いている。従って、実施の形態２において後述する多層プリント基板１０ｂのように第２導体パターンを信号層１４に形成する場合に比べて、必要な層間接続導体の個数が少ないので、より小さいスペースでより安価にインダクタンスＬ１を得ることが可能となる。

また、バイパスコンデンサ２４の充電／放電を行うときには、層間接続導体２０Ｖと層間接続導体２０Ｇとには、それぞれ、常に逆向きの電流が流れるので、この電流による生じる磁界も常に逆向きとなる。従って、層間接続導体２０Ｖと層間接続導体２０Ｇとの距離Ｅを小さく定めることより、これらの磁界同士による相殺を大きくし電磁ノイズを抑制することができる。本実施の形態に係る多層プリント基板１０ａにおいては、距離Ｅを、バイパスコンデンサ２４における正側端子２４Ｐと負側端子２４Ｎとの間の距離Ｄに比べて小さくなるように形成することにより、電磁ノイズを効果的に抑制することを可能としている。

＜実施の形態２＞
実施の形態１に係る多層プリント基板１０ａは、第２導体パターンとして、電源層１３に形成された銅箔パターン２３Ｖａを用いている。しかし、電源層１３においてスペースに余裕がない場合には、第２導体パターンは、電源層１３にではなく信号層１４に形成されてもよい。以下では、実施の形態１に係る図１の多層プリント基板１０ａにおいて、電源層１３およびグランド層１２のスペースに余裕がない場合（すなわち、空白領域２３ｃ，２２ｃがそれぞれ形成されない場合）に適用可能な構成について説明する。

図４は、実施の形態２に係る多層プリント基板１０ｂの構成を模式的に示す斜視図である。また、図５は、図４に示される多層プリント基板１０ｂの構成を示す断面図である。

本実施の形態に係る多層プリント基板１０ｂは、実施の形態１に係る多層基板１０ａにおいて電源層１３に形成された銅箔パターン２３Ｖａに代えて、信号層１４’に形成された正側銅箔パターン２４Ｖｂを用いるとともに、層間接続導体２３Ｖをさらに加えたものである。従って、上述したように必要な層間接続導体の個数は多くなるが、電源層１３においてスペースに余裕がない場合にも第２導体パターンを形成できる。

以下では、図４〜５を用いて、多層プリント基板１０ｂの構成について説明する。

図４に示されるように、多層プリント基板１０ｂおよびその各層は、矩形状を有し、信号層１１’（第１信号層）、グランド層１２’、電源層１３’、および信号層１４’（第２信号層）を積層した構成からなる。また、図５に示されるように、上記の各層の間には、絶縁層３１〜３３が形成されている。

多層プリント基板１０ｂ上面すなわち信号層１１’上面には、例えばマイクロプロセッサ等からなる集積回路素子であるＬＳＩ２１が搭載されている。また、多層プリント基板１０ｂ下面すなわち信号層１４’下面には、ＬＳＩ２１から生じる電源ノイズを抑制するための例えばチップ型のセラミックコンデンサからなるバイパスコンデンサ２４が搭載されている。

グランド層１２’には、導電性銅箔部からなるグラントパターン領域２２ｂが形成されている。このグラントパターン領域２２ｂは、グランド層１２’の全面に渡って形成されている。すなわち、グランド層１２’は、実施の形態１に係る図１のグランド層１２から空白領域２２ｃを省いたものである。

電源層１３’には、導電性銅箔部からなる電源パターン領域２３ｂが形成されている。この電源パターン領域２３ｂは、電源層１３’の全面に渡って形成されている。すなわち、電源層１３’は、実施の形態１に係る図１の電源層１３から空白領域２３ｃ（および銅箔パターン２３Ｖａ）を省いたものである。

層間接続導体２１Ｇ（第１層間接続導体）、層間接続導体２０Ｇ（第２層間接続導体）、層間接続導体２０Ｖ（第３層間接続導体）、および層間接続導体２３Ｖ（第４層間接続導体）は、スルーホールメッキにより構成され、多層プリント基板１０ｂを貫通している。

ＬＳＩ２１のグランド端子２１Ｎは、信号層１１’に部分的に形成された導電性の銅箔パターン２１Ｌを介して、層間接続導体２１Ｇに接続されている。層間接続導体２１Ｇは、グランド層１２’においてグラントパターン領域２２ｂに接続されている。

すなわち、層間接続導体２１Ｇは、銅箔パターン２１Ｌとグラントパターン領域２２ｂとを接続している。

また、バイパスコンデンサ２４の負側端子２４Ｎ（一方端子）は、信号層１４’に部分的に形成された導電性の負側銅箔パターン２４Ｇを介して、層間接続導体２０Ｇに接続されている。層間接続導体２０Ｇは、グラントパターン領域２２ｂに接続されている。

すなわち、層間接続導体２０Ｇは、負側銅箔パターン２４Ｇとグラントパターン領域２２ｂとを接続している。

また、ＬＳＩ２１の電源端子２１Ｐは、信号層１１’に部分的に形成された導電性の銅箔パターン２１Ｖｂを介して、層間接続導体２０Ｖに接続されている。図１に示されるように、銅箔パターン２１Ｖｂは、実施の形態１に係る図１の銅箔パターン２１Ｖａに比べて屈折して形成されており、（第１）インダクタンスＬ１’を有している。このように形成することにより、銅箔パターン２１ＶｂのインダクタンスＬ１’を、銅箔パターン２１ＶａのインダクタンスＬ１より大きくすることが可能となるが、勿論、銅箔パターン２１Ｖｂは矩形状に形成されてもよい。

また、バイパスコンデンサ２４の正側端子２４Ｐ（他方端子）は、信号層１４’に部分的に形成された導電性の正側銅箔パターン２４Ｖを介して、層間接続導体２０Ｖに接続されている。

すなわち、層間接続導体２０Ｖは、銅箔パターン２１Ｖｂと正側銅箔パターン２４Ｖとを接続している。

また、正側銅箔パターン２４Ｖは、信号層１４’に部分的に形成された導電性の正側銅箔パターン２４Ｖｂを介して、層間接続導体２３Ｖに接続されている。正側銅箔パターン２４Ｖｂは、実施の形態１に係る図１の銅箔パターン２３Ｖａに比べて屈折して形成されており、（第２）インダクタンスＬ２’を有している。このように形成することにより、正側銅箔パターン２４ＶｂのインダクタンスＬ２’を、銅箔パターン２３ＶａのインダクタンスＬ２より大きくすることが可能となるが、勿論、銅箔パターン２４Ｖｂは矩形状に形成されてもよい。

また、電源層１３’において、電源パターン領域２３ｂは、層間接続導体２３Ｖに接続されている。

すなわち、層間接続導体２３Ｖは、電源パターン領域２３ｂと正側銅箔パターン２４Ｖｂとを接続している。

図４において、銅箔パターン２１Ｖｂの長さＢ’は、ＬＳＩ２１の幅Ａに比べて大きい。すなわち、多層プリント基板１０ｂにおいて、バイパスコンデンサ２４は、ＬＳＩ２１から所定距離だけ離れた位置に形成されている。

また、図５において、層間接続導体２０Ｖと層間接続導体２０Ｇとは、これらの間の距離Ｅが、バイパスコンデンサ２４における正側端子２４Ｐと負側端子２４Ｎとの間の距離Ｄに比べて小さくなるように形成されている。

なお、図４〜５には示されていないが、多層プリント基板１０ｂ上面すなわち信号層１１’上面および多層プリント基板１０ｂ下面すなわち信号層１４’下面には、各種の回路部品が多数搭載され、グラントパターン領域２２ｂまたは電源パターン領域２３ｂに接続されている。また、グラントパターン領域２２ｂと電源パターン領域２３ｂとの間には、ＬＳＩ２１を駆動するための直流電圧である安定化電圧が印加されている。この安定化電圧は、信号層１１’上面に設置された図示しない電源ユニットから出力され、この電源ユニットにより、ＬＳＩ２１や上記の各種の回路部品への給電が行われる。

図６は、図４〜５における接続構成を示す回路図である。図６において、ＬＳＩ２１の電源端子２１Ｐは、インダクタンスＬ１’を有する銅箔パターン２１Ｖｂ、層間接続導体２０Ｖ、インダクタンスＬ２’を有する正側銅箔パターン２４Ｖｂ、層間接続導体２３Ｖ、および太線で示される電源パターン領域２３ｂを介して、安定化電圧源３０の正極に接続されている。上記のインダクタンスＬ１’，Ｌ２’の和は、ＬＳＩ２１に供給される負荷電流に対して十分小さいものとする。また、層間接続導体２０Ｖは、（正側銅箔パターン２４Ｖを介して）バイパスコンデンサ２４の正側端子２４Ｐに接続されている。

ＬＳＩ２１のグランド端子２１Ｎは、層間接続導体２１Ｇ，２０Ｇ、および太線で示されるグランドパターン領域２２ｂを介して、安定化電圧源３０の負極に接続されている。また、層間接続導体２０Ｇは、バイパスコンデンサ２４の負側端子２４Ｎに接続されている。

バイパスコンデンサ２４は、静電容量Ｃおよび（第３）インダクタンスＬ３を有するとする。また、ＬＳＩ２１から発生する主要な電源ノイズは、周波数ｆおよび角周波数ω（＝２πｆ）を有するとする。

図６に示される接続構成においては、インダクタンスＬ１’，Ｌ３と静電容量Ｃと角周波数ωとの間に下記の式（３）が成立する場合には、ＬＳＩ２１の電源端子２１Ｐ−銅箔パターン２１Ｖｂ−層間接続導体２０Ｖ−バイパスコンデンサ２４−層間接続導体２０Ｇ−層間接続導体２１Ｇ−ＬＳＩ２１のグランド端子２１Ｎを通る経路において、共振が発生する。

ω²×（Ｌ１’＋Ｌ３）×Ｃ＝１・・・（３）

すなわち、式（３）が成立するようにインダクタンスＬ１’，Ｌ３および静電容量Ｃを定めることにより、共振を発生させることができる。このとき、上記の経路を流れる電流が最大となるとともに、正側銅箔パターン２４Ｖｂにはノイズによる電流はほとんど流れなくなる。また、このとき、電源端子２１Ｐとグランド端子２１Ｎと間のインピーダンスは最小となる。従って、ＬＳＩ２１から発生する電源ノイズを最大限に抑制することが可能となる。

また、インダクタンスＬ２’を比較的に大きく定めることにより（例えば、以下の式（４）が成立するように定めることにより）、周波数ｆよりも小さい周波数においてＬＳＩ２１から発生する電源ノイズが安定化電圧源３０へ流入するのを抑制することができる。

Ｌ２’＞Ｌ３・・・（４）

以上、説明したように、本実施の形態に係る多層プリント基板１０ｂにおいては、実施の形態１に係る多層プリント基板１０ａにおいて電源層１３に形成された銅箔パターン２３Ｖａに代えて、信号層１４’に形成された正側銅箔パターン２４Ｖｂを用いている。従って、実施の形態１の効果に加えて、電源層１３’においてスペースに余裕がない場合にも第２導体パターンを形成できるという効果を有する。

実施の形態１に係る多層プリント基板の構成を模式的に示す斜視図である。 実施の形態１に係る多層プリント基板の構成を示す断面図である。 実施の形態１に係る接続構成を示す回路図である。 実施の形態２に係る多層プリント基板の構成を模式的に示す斜視図である。 実施の形態２に係る多層プリント基板の構成を示す断面図である。 実施の形態２に係る接続構成を示す回路図である。

符号の説明

１０ａ 多層プリント基板、１１，１４ 信号層、１２ グランド層、１３ 電源層、２０Ｇ，２０Ｖ，２１Ｇ，２３Ｖ 層間接続導体、２１ ＬＳＩ、２１Ｌ，２１Ｖａ，２３Ｖａ 銅箔パターン、２１Ｎ グランド端子、２１Ｐ 電源端子、２２ａ グラントパターン領域、２２ｃ，２３ｃ 空白領域、２３ａ 電源パターン領域、２４ バイパスコンデンサ、２４Ｇ 負側銅箔パターン、２４Ｎ 負側端子、２４Ｐ 正側端子、２４Ｖ 正側銅箔パターン、３０ 安定化電圧源、３１〜３３ 絶縁層、Ａ 幅、Ｂ 長さ、Ｃ 静電容量、Ｄ，Ｅ 距離、ｆ 周波数、Ｌ１〜Ｌ３ インダクタンス、ω 角周波数。

Claims (6)

1. グランド端子および電源端子を有する集積回路素子が設けられた第１信号層と、
   一方端子および他方端子を有するバイパスコンデンサが設けられた第２信号層と、
   前記第１信号層・前記第２信号層間に配置され前記第１信号層および前記第２信号層に電源電位を与えるための電源パターンが設けられた電源層と、
   前記第１信号層・前記第２信号層間に配置され前記第１信号層および前記第２信号層に接地電位を与えるためのグランドパターンが設けられたグランド層と、
   前記グランド端子から前記グランドパターンまで層間方向に延設された第１層間接続導体と、
   前記一方端子から前記グランドパターンまで層間方向に延設された第２層間接続導体と、
   前記他方端子から層間方向に延設された第３層間接続導体と、
   前記第１信号層に設けられ第１インダクタンスＬ１を有し前記電源端子・前記第３層間接続導体間に介在する第１導体パターンと、
   前記電源層に設けられ第２インダクタンスＬ２を有し前記第３層間接続導体・前記電源パターン間に介在する第２導体パターンと
   を備える多層プリント基板。
2. グランド端子および電源端子を有する集積回路素子が設けられた第１信号層と、
   一方端子および他方端子を有するバイパスコンデンサが設けられた第２信号層と、
   前記第１信号層・前記第２信号層間に配置され前記第１信号層および前記第２信号層に電源電位を与えるための電源パターンが設けられた電源層と、
   前記第１信号層・前記第２信号層間に配置され前記第１信号層および前記第２信号層に接地電位を与えるためのグランドパターンが設けられたグランド層と、
   前記グランド端子から前記グランドパターンまで層間方向に延設された第１層間接続導体と、
   前記一方端子から前記グランドパターンまで層間方向に延設された第２層間接続導体と、
   前記他方端子から層間方向に延設された第３層間接続導体と、
   前記第１信号層に設けられ第１インダクタンスＬ１を有し前記電源端子・前記第３層間接続導体間に介在する第１導体パターンと、
   層間方向に延設された第４層間接続導体と、
   前記第２信号層に設けられ第２インダクタンスＬ２を有し前記第４層間接続導体・前記他方端子間に介在する第２導体パターンと
   を備える多層プリント基板。
3. 請求項１又は請求項２に記載の多層プリント基板であって、
   前記第１導体パターンは、所定の長さを有する矩形状の銅箔パターンからなり、
   前記長さは、前記長さ方向における前記集積回路素子の幅より大きい
   多層プリント基板。
4. 請求項１乃至請求項３のいずれかに記載の多層プリント基板であって、
   前記バイパスコンデンサは、第３インダクタンスＬ３および静電容量Ｃを有しており、
   前記第１インダクタンスＬ１、前記第３インダクタンスＬ３、前記静電容量Ｃ、および前記集積回路素子において生じるノイズの周波数ｆは、
   （２πｆ）²×（Ｌ１＋Ｌ３）×Ｃ＝１
   で表される関係を満たす
   多層プリント基板。
5. 請求項１乃至請求項４のいずれかに記載の多層プリント基板であって、
   前記第２層間接続導体・第３層間接続導体間の距離は、前記一方端子・前記他方端子間の距離よりも大きい
   多層プリント基板。
6. 請求項１乃至請求項５のいずれかに記載の多層プリント基板であって、
   前記第２インダクタンスＬ２は、前記第１インダクタンスＬ１より大きい
   多層プリント基板。
   

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