KR101090016B1 - 전자 부품 - Google Patents

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다께오 다까하시
사또시 우에다
다쯔야 가께하시
히데히꼬 이시구로
신야 야마모또
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후지쯔 가부시끼가이샤
다이요 유덴 가부시키가이샤
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Abstract

도전성의 칩과 스파이럴 인덕터를 갖는 전자 부품에서, 도전성의 칩의 오동작을 억제하는 것이다. 본 발명은, 절연성 기판과, 상기 절연성 기판의 상면에 형성된 배선층으로 이루어지는 스파이럴 인덕터와, 상기 절연성 기판의 하면에 탑재되고, 상기 스파이럴 인덕터와 전기적으로 접속되고, 도전성 기판으로 이루어지는 제1 칩과, 상기 절연성 기판의 상면 또는 하면에 형성되어 상기 절연성 기판으로부터 돌출되고, 상기 스파이럴 인덕터 또는 상기 제1 칩을 외부와 전기적으로 접속하는 제1 융기부를 구비하는 전자 부품이다.
절연성 기판, 제1 칩, 제2 칩, 제3 칩, 인덕터, 제1 융기부, 제2 융기부

Description

전자 부품{ELECTRONIC DEVICE}
본 발명은 전자 부품에 관한 것으로, 특히 절연성 기판에 스파이럴 인덕터와 도전성 칩이 설치된 전자 부품에 관한 것이다.
예를 들면, 이동 통신 단말기나 퍼스널 컴퓨터 등의 정보 처리 장치에서는, 처리 속도의 고속화, 장치의 소형화, 다기능화 및 전력 절약화 등이 진행되고 있다. 이들의 실현을 위해 전자 부품의 고집적화나 고성능화를 도모되고 있다. 그 수단으로서 반도체 칩이나 인덕터 등의 복수의 소자를 1개의 모듈로 하는 멀티 칩 모듈이 개발되어 있다(특허 문헌 1 및 특허 문헌 2).
또한, 특허 문헌 3 및 특허 문헌 4에는, 절연성 기판 상에 스파이럴 인덕터가 형성된 전자 부품이 개시되어 있다.
[특허 문헌 1] 일문 특허 공개 평10-294421호 공보
[특허 문헌 2] 일문 특허 공개 제2000-36657호 공보
[특허 문헌 3] 일문 특허 공개 제2006-157738호 공보
[특허 문헌 4] 일문 특허 공개 제2007-67236호 공보
반도체 칩과 인덕터를 집적화한 전자 부품에서, 인덕터의 소형화 및 고Q화를 위해서는, 특허 문헌 3 및 특허 문헌 4와 같이, 절연성 기판 상의 배선층에서 스파이럴 인덕터를 형성하는 것이 바람직하다. 그러나, 배선층에서 형성된 스파이럴 인덕터에 의해 발생하는 자계는 크다. 한편, 집적 회로 등의 반도체 칩은 일반적으로 도전성 실리콘 기판으로 형성되어 있다. 따라서, 스파이럴 인덕터에 의해 발생한 자계 내에 도전성의 반도체 칩이 설치되면, 반도체 칩내에 와전류가 발생하여, 반도체 칩에 형성된 회로 등이 오동작하는 가능성이 높아진다.
본 발명은, 상기 과제를 감안하여 이루어진 것으로서, 도전성의 칩과 스파이럴 인덕터를 갖는 전자 부품에서, 도전성의 칩의 오동작을 억제하는 것을 목적으로한다.
본 발명은, 절연성 기판과, 상기 절연성 기판의 상면에 형성된 배선층으로 이루어지는 스파이럴 인덕터와, 상기 절연성 기판의 하면에 탑재되고, 상기 스파이럴 인덕터가 포함되는 수동 회로와 전기적으로 접속되고, 도전성 기판을 갖는 제1 칩과, 상기 절연성 기판의 상면 또는 하면에 형성되어 상기 절연성 기판으로부터 돌출되고, 상기 수동 회로 또는 상기 제1 칩을 외부와 전기적으로 접속하는 제1 융기부를 구비하는 것을 특징으로 하는 전자 부품이다. 본 발명에 따르면, 스파이럴 인덕터는 절연성 기판의 상면에 형성되고, 또한 도전성 기판을 갖는 제1 칩은 제1 기판의 하면에 탑재되어 있다. 이 때문에, 스파이럴 인덕터와 제1 칩의 간격을 넓 게 할 수 있다. 이에 의해, 제1 칩에서의 스파이럴 인덕터에 기인한 자속 밀도를 작게 할 수 있다. 따라서, 제1 칩의 오동작을 억제할 수 있다. 또한, 스파이럴 인덕터에서의 제1 칩에 기인하는 와전류 손실을 억제할 수 있다. 또한, 스파이럴 인덕터와 제1 칩을 효율적으로 실장할 수 있다.
상기 구성에서, 상기 절연성 기판의 상면에 제2 칩이 탑재되어 있는 구성으로 할 수 있다.
상기 구성에서, 상기 제2 칩은 상기 제1 칩보다 도전성이 낮은 기판을 갖는 구성으로 할 수 있다. 이 구성에 따르면, 절연성 기판에 2개의 칩을 탑재하는 경우, 보다 자계의 영향이 큰 제1 칩을 절연성 기판의 하면에 탑재함으로써, 제1 칩의 오동작을 억제할 수 있다.
상기 구성에서, 상기 제2 칩은, 상기 스파이럴 인덕터 상방에 탑재되어 있는 구성으로 할 수 있다. 이 구성에 따르면, 전자 부품을 소형화할 수 있다.
상기 구성에서, 상기 스파이럴 인덕터는, 상기 절연성 기판 상에 설치된 스파이럴 형상의 제1 코일과, 상기 제1 코일 상방에 공극을 두고 이격하여 설치된 스파이럴 형상의 제2 코일을 갖는 구성으로 할 수 있다.
상기 구성에서, 상기 제1 융기부는, 절연성 부재와, 상기 절연성 부재의 선단에 설치되고 상기 수동 회로 또는 상기 제1 칩을 외부와 전기적으로 접속하는 제1 전극을 갖는 구성으로 할 수 있다.
상기 구성에서, 상기 절연성 부재는, 상기 절연성 기판과 일체로서 형성되어 있는 구성으로 할 수 있다.
상기 구성에서, 상기 제1 융기부는, 상기 절연성 기판과는 분리되어 있고, 상기 절연성 기판과 상기 제1 융기부를 접속하는 접속부를 구비하는 구성으로 할 수 있다. 이 구성에 따르면, 절연성 기판 표면에의 패드 등의 형성 방법으로서 인쇄법 등을 이용할 수 있어 제조 공정이 용이하게 된다.
상기 구성에서, 상기 제1 융기부는, 상기 제1 칩 또한 상기 스파이럴 인덕터를 밀봉하는 제1 덮개부를 갖는 구성으로 할 수 있다.
상기 구성에서, 상기 제1 융기부는, 상기 제1 덮개부의 외면에 형성되고 상기 수동 회로 또는 상기 제1 칩을 외부와 전기적으로 접속하는 제1 전극을 갖는 구성으로 할 수 있다. 이 구성에 따르면, 많은 제1 전극을 형성할 수 있다.
상기 구성에서, 상기 제1 덮개부는 실드 전극을 포함하는 구성으로 할 수 있다. 이 구성에 따르면, 스파이럴 인덕터의 자계가 외부에 영향을 주는 것을 억제할 수 있다.
상기 구성에서, 상기 절연성 기판의 상면에 형성되고, 상기 스파이럴 인덕터 상에 상기 제2 칩을 탑재하는 제2 융기부를 구비하는 구성으로 할 수 있다.
상기 구성에서, 상기 제2 융기부 및 상기 제2 칩은, 상기 스파이럴 인덕터를 밀봉하고 있는 구성으로 할 수 있다.
상기 구성에서, 상기 제2 칩의 밀봉된 면에는, SAW 디바이스, FBAR 디바이스 또는 MEMS 디바이스가 형성되어 있고, 상기 스파이럴 인덕터는, 상기 절연성 기판 상에 설치된 스파이럴 형상의 제1 코일과, 상기 제1 코일 상방에 공극을 두고 이격하여 설치된 스파이럴 형상의 제2 코일을 갖는 구성으로 할 수 있다. 이 구성에 따르면, 밀봉이 요구되어 있는 SAW 디바이스, FBAR 디바이스 또는 MEMS 디바이스와 인덕터를 한번에 밀봉할 수 있다.
상기 구성에서, 상기 절연성 기판의 상기 제1 융기부가 형성된 면과는 반대의 면에 형성되고, 상기 제1 칩 또 상기 스파이럴 인덕터를 밀봉하는 제2 덮개부를 갖는 제2 융기부를 구비하는 구성으로 할 수 있다.
상기 구성에서, 상기 제2 덮개부의 외면에 탑재된 제3 칩을 구비하는 구성으로 할 수 있다. 이 구성에 따르면, 실장 밀도를 향상시킬 수 있다.
상기 구성에서, 상기 제2 융기부는 상기 절연성 기판의 상면에 형성되고, 상기 제2 덮개부는, 상기 스파이럴 인덕터와 상기 스파이럴 인덕터 상에 탑재된 제2 칩을 밀봉하는 구성으로 할 수 있다. 이 구성에 따르면, 스파이럴 인덕터 및 제2 칩을 한번에 밀봉할 수 있다.
상기 구성에서, 상기 제2 칩에는 SAW 디바이스, FBAR 디바이스 또는 MEMS 디바이스가 형성되어 있고, 상기 스파이럴 인덕터는, 상기 절연성 기판 상에 설치된 스파이럴 형상의 제1 코일과, 상기 제1 코일 상방에 공극을 두고 이격하여 설치된 스파이럴 형상의 제2 코일을 갖는 구성으로 할 수 있다. 이 구성에 따르면, 밀봉이 요구되어 있는 SAW 디바이스, FBAR 디바이스 또는 MEMS 디바이스와 인덕터를 한번에 밀봉할 수 있다.
상기 구성에서, 상기 절연성 기판은 세라믹 기판인 구성으로 할 수 있다.
본 발명에 따르면, 스파이럴 인덕터는 절연성 기판의 상면에 형성되고, 또한 도전성 기판을 갖는 제1 칩은 제1 기판의 하면에 탑재되어 있다. 이 때문에, 스파이럴 인덕터와 제1 칩의 간격을 넓게 할 수 있다. 이에 의해, 제1 칩에서의 스파이럴 인덕터에 기인한 자속 밀도를 작게 할 수 있다. 따라서, 제1 칩의 오동작을 억제할 수 있다. 또한, 스파이럴 인덕터에서의 제1 칩에 기인하는 와전류 손실을 억제할 수 있다. 또한, 스파이럴 인덕터와 제1 칩을 효율적으로 실장할 수 있다.
우선, 본 발명의 원리를 설명한다. 도 1은 본 발명의 원리를 설명하기 위한 도면이며, 전자 부품의 단면도이다. HTCC(high Temperature Co-fired Ceramics)나 LTCC(Low Temperature Co-fired Ceramics) 등의 절연성 기판(10)의 상면에 Cu나 Au 등의 금속으로 이루어지는 배선층이 형성되어 있다. 스파이럴 인덕터(40)는 배선층으로 이루어진다. 스파이럴 인덕터(40)는 절연성 기판(10)의 상면에 직접 형성되어 있어도 되고, 산화 실리콘막 등의 절연막을 개재하여 형성되어 있어도 된다. 절연성 기판(10)의 하면에는 실리콘 기판 등의 도전성 기판을 갖는 제1 칩(20)이 탑재되어 있다. 제1 칩(20)은 절연성 기판(10)에 플립 칩 실장되어 있어도 되고, 페이스 업 실장되어 있어도 된다. 제1 칩(20)은, 스파이럴 인덕터(40)와 절연성 기판(10) 내의 배선이나 그 밖의 부재(예를 들면, 후술하는 실시예에서의 제2 칩, 제3 칩 또는 표면 실장 부품)를 통하여 전기적으로 접속되어 있다. 또한, 제1 칩(20)은 스파이럴 인덕터(40)가 포함되는 수동 회로와 접속되어 있으면 된다. 수동 회로란, 스파이럴 인덕터(40)만의 회로, 또는 인덕터(40) 이외에 캐패시터, 저항 및 선로 중 적어도 하나를 포함하는 회로이다. 또한, 복수의 인덕터나 복수의 캐패시터를 포함하여도 된다.
절연성 기판(10)의 하면에 제1 융기부(60)가 형성되어 있다. 제1 융기부(60)는 절연성 기판(10)으로부터 돌출되어 있고, 스파이럴 인덕터(40)가 포함되는 수동 회로 또는 제1 칩(20)을 외부의 실장 기판 등에 전기적으로 접속하기 위한 부재이다. 도 1에서는, 제1 융기부(60)는 절연성 기판(10)의 하면에 형성되어 있지만 절연성 기판(10)의 상면에 형성되어도 된다. 수동 회로 또는 제1 칩(20)은, 그 밖의 부재(예를 들면, 후술하는 실시예에서의 제2 칩, 제3 칩 또는 표면 실장 부품)를 통하여 외부와 전기적으로 접속되어도 된다.
도 1의 구성에 따르면, 제1 칩(20)은 스파이럴 인덕터(40)와 겹치도록 탑재되기 때문에 전자 부품을 소형화할 수 있다. 또한, 스파이럴 인덕터(40)는 절연성 기판(10)의 상면에 형성되고, 또한 도전성의 제1 칩(20)은 절연성 기판(10)의 하면에 탑재되어 있다. 이 때문에, 스파이럴 인덕터(40)와 제1 칩(20)의 간격을 넓게 할 수 있다. 이에 의해, 제1 칩(20)에서의 스파이럴 인덕터(40)에 기인한 자속 밀도를 작게 할 수 있다. 따라서, 제1 칩(20)의 오동작을 억제할 수 있다. 또한, 스파이럴 인덕터(40)에서의 제1 칩(20)에 기인하는 와전류 손실을 억제할 수 있다. 또한, 스파이럴 인덕터(40)와 제1 칩(20)을 효율적으로 실장할 수 있다.
이하, 도면을 참조로, 본 발명의 실시예에 대해서 설명한다.
<실시예 1>
도 2의 (a)는, 실시예 1에 따른 전자 부품의 상면도, 도 2의 (b)는 하면도, 도 2의 (c)는 도 2의 (a) 및 도 2의 (b)의 A-A 단면도이다. 도 2의 (a) 내지 도 2 의 (c)를 참조로, 다층 세라믹 기판으로 이루어지는 절연성 기판(10)은 예를 들면 3층(10a, 10b 및 10c)으로 구성되어 있다. 절연성 기판(10)에는 관통 전극(12), 내부 배선(14) 및 패드 전극(16)이 설치되어 있다. 절연성 기판(10)의 상면에는 스파이럴 인덕터(40) 및 MIM(Metal Insulator Metal) 캐패시터(50)가 형성되어 있다. 인덕터(40)와 캐패시터(50)는 수동 회로를 구성한다. 절연성 기판(10)의 상면은 인덕터(40) 및 캐패시터(50)를 둘러싸도록 제2 융기부(80)가 형성되어 있다. 제2 융기부(80)는, 예를 들면 세라믹 등의 절연성 캐비티 월(81)로 이루어진다. 제2 융기부(80) 상에는 제2 칩(30)이 탑재되어 있다. 제2 융기부(80) 및 제2 칩(30)은 밀봉 재료(98)로 덮여져 있다. 이에 의해, 제2 융기부(80) 및 제2 칩(30)으로 둘러싸여진 중공 공간(90)이 기밀 밀봉된다. 밀봉 재료(98)로서는, 예를 들면 절연성 수지나 글래스를 주성분으로 하는 절연성 재료나 도체 재료를 포함하는 땜납 재료를 이용할 수 있다.
인덕터(40)는 제1 코일(41), 제2 코일(42) 및 제1 코일(41)과 제2 코일(42)을 접속하는 접속부(45)로 구성되어 있다. 또한, 캐패시터(50)는 하부 전극(51), 유전체층(52) 및 상부 전극(53)으로 구성되어 있다. 인덕터(40)와 캐패시터(50)는 배선(46 및 47)에 의해 접속되어 있다. 접속부(55)는, 제2 칩(30)과 인덕터 또는 제1 칩(20)을 전기적으로 접속하고 있다.
도 3은, 인덕터(40)의 사시도이다. 인덕터(40)는 절연성 기판(10) 상에 설치된 스파이럴 형상의 제1 코일(41)과, 제1 코일(41) 상방에 공극을 두고 이격하여 설치된 스파이럴 형상의 제2 코일(42)을 갖고 있다. 제1 코일(41)과 제2 코일(42) 은, 최내주의 단부에서 접속부(45)에 의해 접속되어 있다. 또한, 각각 최외주의 단부에서 배선(46)에 접속되어 있다. 이와 같은 인덕터(40)는, 제1 코일(41)과 제2 코일(42) 사이를 공극으로 함으로써, 소형이고 고Q한 인덕터를 실현하고 있다. 인덕터(40)가 중공 공간(90)에 설치되어 있기 때문에, 제1 코일(41)과 제2 코일(42) 사이에 공극을 유지할 수 있다.
도 2의 (a) 내지 도 2의 (c)를 다시 참조하면, 절연성 기판(10)의 상면에는 땜납 등의 접속부(35)를 통하여, 제3 칩(32) 및 표면 실장 부품(34)이 탑재되어 있다. 표면 실장 부품(34)은, 예를 들면 칩 컨덴서나 칩 인덕터 등이다.
절연성 기판(10)의 하면에는, 땜납 등의 접속 부재(28)를 통하여, 도전성 기판을 갖는 제1 칩(20)이 탑재되어 있다. 제1 칩(20)을 둘러싸도록 제1 융기부(60)가 형성되어 있다. 제1 융기부(60)는 세라믹 등의 절연성 캐비티 월(61)(절연성 부재), 내부 배선(62) 및 제1 전극(63)을 갖고 있다. 제1 전극(63)은, 캐비티 월(61)의 선단에 설치되어 있고 제1 칩(20) 또는 인덕터(40)가 포함되는 수동 회로를 외부와 전기적으로 접속하기 위한 전극이다. 또한, 제1 칩(20) 또는 수동 회로 외에 제2 칩(30)(또는 후술하는 제3 칩)이 제1 융기부(80)의 선단에 설치된 제1 전극(63)을 통하여 외부와 전기적으로 접속되어 있어도 된다. 제1 칩(20) 또는 수동 회로는, 그 밖의 부품(예를 들면, 캐패시터(50)나 표면 실장 부품(34))을 통하여, 제1 전극(64)과 접속되어 있어도 된다. 또한, 캐비티 월(61)은 절연성 기판(10)과 일체로서 형성되어 있다.
인덕터(40)에 의해 발생하는 자계의 영향을 작게 하기 위해서는, 도전성이 높은 제1 칩(20)을 절연성 기판(10)의 하면(즉 인덕터(40)가 형성된 면과는 반대의 면)에, 제1 칩(20)보다 도전성이 낮은 기판을 갖는 제2 칩(30 및 32)을 절연성 기판(10)의 상면(즉 인덕터(40)가 형성된 면)에, 탑재하는 것이 바람직하다. 또한, 제2 칩(30)이 인덕터(40) 상방에 탑재되어 있다. 이에 의해, 전자 부품을 소형화할 수 있다. 제2 융기부(80)가 절연성 기판(10)의 상면에 형성되어 있음으로써, 인덕터(40) 상에 제2 칩(30)을 용이하게 탑재할 수 있다.
또한, 제2 융기부(80) 및 제2 칩(30)은 인덕터(40)를 기밀 밀봉하고 있다. 예를 들면, 제2 칩(30)의 밀봉된 면에, SAW(surface acoustic wave) 디바이스, FBAR(Film Bulk Acoustic Resonator) 디바이스 또는 MEMS(Micro Electro Mechanical Systems) 디바이스가 형성되어 있는 경우, 이들 디바이스도 밀봉된다. 이들 디바이스는 밀봉하는 것이 요구되어 있다. 한편, 인덕터(40)와 같이, 제1 코일(41)과 제1 코일(41)로 이루어지는 인덕터(40)도 제1 코일(41)과 제2 코일(42) 사이에 공극이 존재하기 때문에, 밀봉되는 것이 요구된다. 실시예 1에 따르면, 인덕터(40)와 이들 디바이스를 한번에 밀봉할 수 있다.
또한, 제1 융기부(60)가 제1 칩(20)보다 높게 형성되어 있다. 이에 의해, 예를 들면 외부의 실장 기판이 평탄한 경우도, 실시예 1에 따른 전자 부품을 용이하게 실장할 수 있다. 또한, 제2 융기부(80)는 인덕터(40) 및 캐패시터(50)의 높이보다 높게 형성되어 있다. 이에 의해, 평탄한 제2 칩(30)을 용이하게 탑재할 수 있다.
<실시예 2>
도 4의 (a)는, 실시예 2에 따른 전자 부품의 상면도, 도 4의 (b)는 하면도, 도 4의 (c)는 도 4의 (a) 및 도 4의 (b)의 A-A 단면도이다. 또한, 도 4의 (b)의 하면도는, 제1 덮개부를 투시하여 도시하고 있다. 도 4의 (a) 내지 도 4의 (c)를 참조로, 실시예 2에 따른 전자 부품은, 실시예 1과 비교하여, 제1 융기부(60)는 절연성의 캐비티 월(61)과 절연성의 제1 덮개부(65)를 갖고 있다. 제1 덮개부(65)는 땜납이나 접착제 등의 밀봉용 링(66)으로 캐비티 월(61)에 접착되어 있다. 이에 의해, 중공 공간(70)이 기밀 밀봉된다. 또한, 절연성 기판(10)의 하면에는, 복수의 제1 칩(20 및 22) 및 표면 실장 부품(24)이 탑재되어 있다. 그 밖의 구성은 실시예 1과 동일하며 설명을 생략한다.
실시예 2와 같이, 제1 융기부(60)는, 제1 칩(20 및 22)을 기밀 밀봉하는 제1 덮개부(65)를 가져도 된다. 또한, 제1 칩(20 및 22)은 복수이어도 되고, 또한 절연성 기판(10)의 하면에 표면 실장 부품(24)이 탑재되어 있어도 된다.
<실시예 3>
도 5의 (a)는, 실시예 3에 따른 전자 부품의 상면도, 도 5의 (b)는 하면도, 도 5의 (c)는 도 5의 (a) 및 도 5의 (b)의 A-A 단면도이다. 또한, 도 5의 (b)의 하면도는, 제1 덮개부를 투시하여 도시하고 있다. 도 5의 (a) 내지 도 5의 (c)를 참조로, 실시예 3에 따른 전자 부품은, 실시예 2와 비교하여, 제2 융기부(80)가 형성되어 있지 않고, 인덕터(40)는 밀봉되어 있지 않다. 그 밖의 구성은 실시예 2와 동일하며 설명을 생략한다.
<실시예 4>
도 6의 (a)는, 실시예 4에 따른 전자 부품의 상면도, 도 6의 (b)는 하면도, 도 6의 (c)는 도 6의 (a) 및 도 6의 (b)의 A-A 단면도이다. 또한, 도 6의 (b)의 하면도는, 제1 덮개부를 투시하여 도시하고 있다. 도 6의 (a)로부터 도 6의 (c)를 참조로, 실시예 4에 따른 전자 부품은, 실시예 3과 비교하여, 제1 덮개부(65)가 내부 배선(69)을 갖는 다층 기판이다. 캐비티 월(61)의 선단에 설치된 제1 전극(63) 외에 제1 덮개부(65)의 외면에도 제1 전극(68)이 설치되어 있다. 제1 전극(68)은, 제1 전극(63)과 마찬가지로, 제1 칩(20) 또는 인덕터(40)가 포함되는 수동 회로를 외부와 전기적으로 접속하기 위한 전극이다. 그 밖의 구성은, 실시예 3과 동일하며 설명을 생략한다.
실시예 4에 따르면, 제1 덮개부(65)의 하면에도 제1 전극(68)을 형성할 수 있기 때문에, 볼 그리드 어레이 등 많은 제1 전극(68)을 설치할 수 있다.
<실시예 5>
도 7의 (a)는, 실시예 5에 따른 전자 부품의 상면도, 도 7의 (b)는 하면도, 도 7의 (c)는 도 7의 (a) 및 도 7의 (b)의 A-A 단면도이다. 또한, 도 7의 (b)의 하면도는, 제1 덮개부를 투시하여 도시하고 있다. 도 7의 (a) 내지 도 7의 (c)를 참조로, 실시예 5에 따른 전자 부품은, 실시예 4와 비교하여, 예를 들면 세라믹으로 이루어지는 절연성의 캐비티 월(61)과 제1 덮개부(65)가 일체로 형성되어 있다. 제1 융기부(60)는 절연성 기판(10)과 분리되어 있고, 땜납이나 접착제 등의 밀봉용 링(75)과, 절연성 기판(10)의 내부 배선(14)과 제2 융기부의 내부 배선(62)을 전기적으로 접속하는 땜납 등의 접속부에 의해 절연성 기판(10)에 접속되어 있다. 그 밖의 구성은 실시예 3과 동일하며 설명을 생략한다.
실시예 5와 같이, 제1 융기부(60)는 절연성 기판(10)과는 분리되어 있고, 절연성 기판(10)과 제1 융기부(60)는 접속부(74 및 75)에 의해 접속되어 있어도 된다. 이에 의해, 절연성 기판(10) 표면에의 패드 전극(16) 등의 형성 방법으로서 인쇄법 등을 이용할 수 있어 제조 공정이 용이하게 된다.
<실시예 6>
실시예 6은, 제1 융기부(60)를 절연성 기판(10)의 상면에 형성한 예이다. 도 8의 (a)는 실시예 6에 따른 전자 부품의 상면도, 도 8의 (b)는 하면도, 도 8의 (c)는 도 8의 (a) 및 도 8의 (b)의 A-A 단면도이다. 또한, 도 8의 (a)의 상면도는, 제1 덮개부를 투시하여 도시하고 있다. 도 8의 (a) 내지 도 8의 (c)를 참조로, 실시예 6에 따른 전자 부품은, 실시예 5의 제1 융기부(60)가 절연성 기판(10)의 상면에 형성되어 있다. 제1 융기부(60)는 제2 칩(30), 인덕터(40), 캐패시터(50) 및 표면 실장 부품(34)을 밀봉하고 있다. 한편, 절연성 기판(10)의 하면에 탑재된 제1 칩(20)은 노출되어 있다. 실시예 6과 같이, 제1 융기부(60)는 절연성 기판(10)의 상면에 형성되어도 된다.
<실시예 7>
도 9의 (a)는, 실시예 7에 따른 전자 부품의 상면도, 도 9의 (b)는 하면도, 도 9의 (c)는 도 9의 (a) 및 도 9의 (b)의 A-A 단면도이다. 또한, 도 9의 (a)의 상면도는, 제1 덮개부를 투시하여 도시하고 있다. 도 9의 (a) 내지 도 9의 (c)를 참조로, 실시예 7에 따른 전자 부품은, 실시예 6과 비교하여, 제1 융기부(60)가 실 시예 2와 마찬가지로, 캐비티 월(61)과 제1 덮개부(65)가 분리되어 있고, 밀봉용 링(66)으로 접착되어 있다. 그 밖의 구성은 실시예 6과 동일하며 설명을 생략한다.
<실시예 8>
도 10의 (a)는, 실시예 8에 따른 전자 부품의 상면도, 도 10의 (b)는 하면도, 도 10의 (c)는 도 10의 (a) 및 도 10의 (b)의 A-A 단면도이다. 또한, 도 10의 (a)의 상면도는, 제1 덮개부를 투시하여 도시하고 있다. 도 10의 (a) 내지 도 10의 (c)를 참조로, 실시예 8에 따른 전자 부품은, 실시예 6과 비교하여, 제1 융기부(60)는 캐비티 월(61)과 제1 덮개부(65)가 일체로 형성되고, 제1 덮개부(65)는 내부 배선(69)을 갖고 있다. 또한, 제1 덮개부(65)의 상면에는, 제1 전극(68)이 형성되어 있다. 그 밖의 구성은 실시예 6과 동일하며 설명을 생략한다.
<실시예 9>
도 11의 (a)는, 실시예 9에 따른 전자 부품의 상면도, 도 11의 (b)는 하면도, 도 11의 (c)는 도 11의 (a) 및 도 11의 (b)의 A-A 단면도이다. 도 11의 (a) 내지 도 11의 (c)를 참조로, 실시예 9에 따른 전자 부품은, 실시예 6과 비교하여, 제1 융기부(60)는 제1 덮개부를 갖고 있지 않다. 그 밖의 구성은 실시예 6과 동일하며 설명을 생략한다.
<실시예 10>
도 12의 (a)는, 실시예 10에 따른 전자 부품의 상면도, 도 12의 (b)는 하면도, 도 12의 (c)는 도 12의 (a) 및 도 12의 (b)의 A-A 단면도이다. 도 12의 (a) 내지 도 12의 (c)를 참조로, 실시예 10에 따른 전자 부품은, 실시예 9와 비교하여, 제2 칩(30)이 제1 융기부(60)에 탑재되어 있다. 제2 융기부(80) 및 제2 칩(30)을 덮는 밀봉 재료(98)가 형성되어 있다. 이에 의해, 인덕터(40) 및 캐패시터(50)가 실시예 1과 마찬가지로 밀봉되어 있다. 그 밖의 구성은 실시예 9와 동일하며 설명을 생략한다.
<실시예 11>
도 13의 (a)는, 실시예 11에 따른 전자 부품의 상면도, 도 13의 (b)는 하면도, 도 13의 (c)는 도 13의 (a) 및 도 13의 (b)의 A-A 단면도이다. 도 13의 (a) 내지 도 13의 (c)를 참조로, 실시예 11에 따른 전자 부품은, 실시예 7과 비교하여, 절연성의 제1 덮개부(65) 내에 금속으로 이루어지는 실드 전극(71)이 설치되어 있다. 이에 의해, 인덕터(40)의 자계가 외부에 영향을 주는 것을 억제할 수 있다. 그 밖의 구성은 실시예 7과 동일하며 설명을 생략한다.
<실시예 12>
도 14의 (a)는, 실시예 12에 따른 전자 부품의 상면도, 도 14의 (b)는 하면도, 도 14의 (c)는 도 14의 (a) 및 도 14의 (b)의 A-A 단면도이다. 도 14의 (a) 내지 도 14의 (c)를 참조로, 실시예 12에 따른 전자 부품은, 실시예 11과 비교하여, 제1 덮개부(65)가 금속으로 이루어진다. 이와 같이, 제1 덮개부(65) 전체를 실드 전극으로 하여도 된다. 이에 의해, 인덕터(40)의 자계가 외부에 영향을 주는 것을 억제할 수 있다. 그 밖의 구성은 실시예 11과 동일하며 설명을 생략한다.
<실시예 13>
실시예 13은 절연성 기판(10)의 하면에 제1 융기부(60), 절연성 기판(10)의 상면에 제2 융기부(80)가 형성된 예이다. 도 15의 (a)는, 실시예 13에 따른 전자 부품의 상면도, 도 15의 (b)는 하면도, 도 15의 (c)는 도 15의 (a) 및 도 15의 (b)의 A-A 단면도이다. 도 15의 (a) 내지 도 15의 (c)를 참조로, 실시예 13에 따른 전자 부품은, 실시예 4와 비교하여, 절연성 기판(10) 상에 제2 융기부(80)가 형성되어 있다. 제2 융기부(80)는, 캐비티 월(81) 및 제2 덮개부(85)가 세라믹 등의 절연성 부재로 일체로 형성되어 있다. 이 캐비티 월(81) 및 제2 덮개부(85) 내에는 각각 내부 배선(82 및 89)이 설치되어 있다. 제2 덮개부(85)의 외면에는 제2 전극(88)이 설치되어 있다. 제2 전극(88)은 인덕터(40)가 포함되는 수동 회로, 제1 칩(20) 또는 제2 칩(30)과 외부를 전기적으로 접속하기 위한 전극이다. 제2 융기부(80)는 땜납이나 접착제로 이루어지는 밀봉용 링(95)으로 절연성 기판(10)에 접착되어 있다. 절연성 기판(10)의 내부 배선(14)과 캐비티 월(81)의 내부 배선(82)은 땜납 등의 접속부(94)에 의해 접속되어 있다. 그 밖의 구성은 실시예 4와 동일하며 설명을 생략한다.
실시예 13에 따르면, 제2 융기부(80)가 절연성 기판(10)의 상면(제1 융기부(60)가 형성된 면과는 반대의 면)에 형성되어 있다. 제2 융기부(80)는 제2 덮개부(85)를 갖고, 제2 칩(30) 및 인덕터를 기밀 밀봉하고 있다. 이와 같이, 인덕터(40) 및 제2 칩(30)을 한번에 밀봉할 수도 있다.
<실시예 14>
도 16의 (a)는, 실시예 14에 따른 전자 부품의 상면도, 도 16의 (b)는 하면 도, 도 16의 (c)는 도 16의 (a) 및 도 16의 (b)의 A-A 단면도이다. 도 16의 (a) 내지 도 16의 (c)를 참조로, 실시예 14에 따른 전자 부품은, 실시예 13과 비교하여, 제3 칩(100)이 제2 융기부(80)의 제2 전극(83 및 88)에 땜납 등의 범프(102)를 통하여 탑재되어 있다. 그 밖의 구성은 실시예 13과 동일하며 설명을 생략한다.
실시예 14와 같이 제2 덮개부(85)의 외면에 제3 칩(100)을 탑재할 수도 있다. 이에 의해, 실장 밀도를 향상시킬 수 있다.
<실시예 15>
실시예 15는 절연성 기판(10)의 상면에 제1 융기부(60), 절연성 기판(10)의 하면에 제2 융기부(80)가 형성된 예이다. 도 17의 (a)는, 실시예 15에 따른 전자 부품의 상면도, 도 17의 (b)는 하면도, 도 17의 (c)는 도 17의 (a) 및 도 17의 (b)의 A-A 단면도이다. 도 17의 (a) 내지 도 17의 (c)를 참조로, 실시예 15에 따른 전자 부품은, 실시예 8과 비교하여, 절연성 기판(10)의 하면에 제2 융기부(80)가 형성되어 있다. 제2 융기부(80)는 실시예 4의 제1 융기부(60)와 동일한 구조이다. 제3 칩(100)이 제2 융기부(80)의 제2 전극(83 및 88)에 땜납 등의 범프(102)를 통하여 탑재되어 있다. 그 밖의 구성은 실시예 8과 동일하며 설명을 생략한다.
실시예 15와 같이 절연성 기판(10)의 상면에 제1 융기부(60), 절연성 기판(10)의 하면에 제2 융기부(80)가 형성할 수도 있다.
<실시예 16>
실시예 16은 실시예 1에 따른 전자 부품의 제조 방법의 예이다. 도 18의 (a) 내지 도 19의 (c)는, 실시예 16의 제조 공정을 도시하는 단면도이다. 도 18의 (a)를 참조로, 절연성 기판(10)과 제1 융기부(60)가 일체로서 형성되어 LTCC 웨이퍼를 작성한다. 도 18의 (b)를 참조로, 절연성 기판(10) 상에 인덕터(40), 캐패시터(50) 및 접속부(55)를 형성한다. 인덕터(40) 및 캐패시터(50)를 형성 방법은 예를 들면 특허 문헌 3 및 4에 기재된 방법을 이용할 수 있다. 절연성 기판(10) 상에 예를 들면 세라믹으로 이루어지는 제2 융기부(80)나 표면 실장 부품을 실장하기 위한 땜납 등의 접속부(35)를 형성한다. 도 18의 (c)를 참조로, 접속부(55) 및 제2 융기부(80) 상에 예를 들면 SAW 디바이스를 갖는 제2 칩(30)을 플립 칩 실장한다. 제2 융기부(80) 및 제2 칩(30)을 덮도록 예를 들면 감광성 에폭시 수지(도시 생략)를 도포한다. 예를 들면 180℃ 내지 200℃에서 열 처리함으로써, 수지를 큐어하여 경화시킨다.
도 19의 (a)를 참조로, 절연성 기판(10)의 상면에 접속부(35)를 이용하여 표면 실장 부품(34)을 탑재한다. 도 19의 (b)를 참조로, SOG(Spin on Glass) 등의 코팅막(도면에서는, 감광성 에폭시 수지와 코팅막으로 밀봉 재료(98)로서 도시하고 있음)을 도포하고, 예를 들면 200℃에서 열 처리함으로써 경화시킨다. 코팅막은 수분이 투과하는 것을 방지하는 막이다. 도 19의 (c)를 참조로, 절연성 기판(10)의 하면에, 접속부(16)를 이용하여 예를 들면 제1 칩(20)을 플립 칩 실장한다. 이상에 의해 전자 부품이 완성된다.
<실시예 17>
실시예 17은, 실시예 12에 따른 전자 부품의 제조 방법의 예이다. 도 20의 (a) 내지 도 21의 (b)는, 실시예 17의 제조 공정을 도시하는 단면도이다. 도 22의 (a) 내지 도 23의 (b)는, 실시예 17의 제조 공정을 도시하는 사시도이다. 도 22의 (a), 도 22의 (b) 및 도 23의 (b)는 상면(120)으로부터 본 사시도이며, 도 22의 (c), 도 22의 (d) 및 도 23의 (a)는 하면(122)으로부터 본 사시도이다. 도 20의 (a)를 참조로, 다층 세라믹 기판으로 이루어지는 절연성 기판(10)을 작성한다. 도 20의 (b)를 참조로, 절연성 기판(10)의 상면(120)에 땜납으로 이루어지는 접속부(35)를 인쇄법을 이용하여 형성한다. 인덕터(40), 캐패시터(50) 및 접속부(55)를 예를 들면 특허 문헌 3 및 4의 방법을 이용하여 형성한다. 도 20의 (c) 및 도 22의 (a)를 참조로, 접속부(55) 상에 제2 칩(30)을 플립 칩 실장한다. 도 20의 (d) 및 도 22의 (b)를 참조로, 접속부(35) 상에 표면 실장 부품(34)을 탑재한다.
도 22의 (c)는 절연성 기판(10)의 하면(122)이다. 도 21의 (a) 및 도 22의 (d)를 참조로, 절연성 기판(10)의 하면(122)에, 땜납 등의 접속 부재(28)를 이용하여 제1 칩(20) 및 표면 실장 부품(24)을 플립 칩 실장한다. 도 23의 (a)를 참조로, 절연성 기판(10)의 상면(120)에 제1 융기부(60)의 캐비티 월(61)을 땜납 등의 접속부(74)를 이용하여 탑재한다. 도 21의 (b) 및 도 23의 (b)를 참조로, 캐비티 월(61)에 스테인레스 등의 금속제의 제1 덮개부(76a)를 탑재한다. 이에 의해, 전자 부품이 완성된다. 도 24의 (a)는 완성된 전자 부품의 상면으로부터 본 사시도이며, 도 24의 (b)는 하면으로부터 본 사시도이다.
실시예 17에 따르면, 절연성 기판(10)과 제1 융기부(60)의 캐비티 월(61)이 따로 따로의 세라믹 기판으로 형성되고, 땜납 등에 의해 접속되어 있다. 이에 의해, 도 20의 (b) 및 도 22의 (a)의 접속부(35)를 인쇄법 등에 의해 형성할 수 있 다.
실시예 1 내지 실시예 17에서, 절연성 기판(10)으로서 다층 세라믹 기판을 예로 설명하였다. 절연성 기판(10)으로서는, HTCC 또는 LTCC 등의 세라믹 기판을 웨이퍼 형상으로 가공한 것이 바람직하다. 이에 의해, 절연성 기판(10)의 강도를 유지할 수 있다. 또한, 실시예 17의 도 20의 (b)에서, 인덕터(40) 및 캐패시터(50)를 반도체 프로세스를 이용하여 형성할 수 있다. 절연성 기판(10)으로서는, 관통 전극을 갖는 글래스 기판이나, 고저항의 반도체 웨이퍼를 이용할 수도 있다. 또한, 절연성 기판(10)으로서 수지로 이루어지는 기판이나 프린트 기판을 이용할 수도 있다. 그러나, 캐패시터(50)의 유전체층(52)(도 2의 (c) 참조)을 형성할 때는 예를 들면 300℃ 이상의 고온으로 된다. 따라서, 절연성 기판(10)은 내열성이 높은 세라믹스, 반도체 또는 글래스로 이루어지는 것이 바람직하다.
제1 융기부(60) 및 제2 융기부(80)도 HTCC 또는 LTCC 등의 세라믹 기판을 웨이퍼 형상으로 가공한 것이 바람직하다. 내부 배선을 갖는 수지 기판을 이용할 수도 있다. 제1 덮개부 및 제2 덮개부도 HTCC 또는 LTCC 등의 세라믹 기판을 웨이퍼 형상으로 가공한 것이 바람직하다. 이에 의해, 실시예 4, 8, 13, 14 및 15와 같이, 제1 덮개부(65) 및 제2 덮개부(85)에 다층의 내부 배선을 형성할 수 있다. 또한, 제1 덮개부(65) 및 제2 덮개부(85)의 외면에 각각 제1 전극(68) 및 제2 전극(88)을 형성할 수 있다. 제1 전극(68) 및 제2 전극(88)을 그리드 형상으로 형성함으로써, 많은 제1 전극(68) 및 제2 전극(88)을 설치할 수 있다.
또한, 제1 융기부(60) 및 제2 융기부(80)는, 절연성 기판(10)의 각각 상면 및 하면을 복수 구획으로 분할하고 있어도 된다. 이 경우, 각각의 구획이 중공 공간이 형성되어 있어도 된다.
절연성 기판(10) 또는 다층 배선을 갖는 제1 덮개부(65) 및 제2 덮개부(85)는 내부 배선(14, 69 및 89)에 의해, 저항, 캐패시터, 인덕터, 분포 상수 선로(마이크로스트립 및 커플러 등), 분포 상수 공진기, 집중 상수 필터 및 분포 상수 필터 등의 전부나 일부가 형성되어 있어도 된다. 또한, IC칩 등의 능동 소자를 내장하고 있어도 된다.
절연성 기판(10) 상에 형성되는 수동 소자로서, 인덕터(40) 및 캐패시터(50) 이외에, 저항, 분포 상수 선로(마이크로스트립 또는 커플러 등), 분포 상수 공진기, 집중 상수 필터 및 분포 상수 필터 등의 전부나 일부가 형성되어 있어도 된다.
이상, 본 발명의 실시예에 대해서 상세하게 설명하였지만, 본 발명은 이러한 특정한 실시예에 한정되는 것이 아니라, 특허 청구 범위에 기재된 본 발명의 요지의 범위 내에서, 다양한 변형ㆍ변경이 가능하다.
도 1은 본 발명의 원리를 설명하는 도면.
도 2의 (a) 내지 도 2의 (c)는 실시예 1을 나타내는 도면.
도 3은 인덕터의 사시도.
도 4의 (a) 내지 도 4의 (c)는 실시예 2를 나타내는 도면.
도 5의 (a) 내지 도 5의 (c)는 실시예 3을 나타내는 도면.
도 6의 (a) 내지 도 6의 (c)는 실시예 4를 나타내는 도면.
도 7의 (a) 내지 도 7의 (c)는 실시예 5를 나타내는 도면.
도 8의 (a) 내지 도 8의 (c)는 실시예 6을 나타내는 도면.
도 9의 (a) 내지 도 9의 (c)는 실시예 7을 나타내는 도면.
도 10의 (a) 내지 도 10의 (c)는 실시예 8을 나타내는 도면.
도 11의 (a) 내지 도 11의 (c)는 실시예 9를 나타내는 도면.
도 12의 (a) 내지 도 12의 (c)는 실시예 10을 나타내는 도면.
도 13의 (a) 내지 도 13의 (c)는 실시예 11을 나타내는 도면.
도 14의 (a) 내지 도 14의 (c)는 실시예 12를 나타내는 도면.
도 15의 (a) 내지 도 15의 (c)는 실시예 13을 나타내는 도면.
도 16의 (a) 내지 도 16의 (c)는 실시예 14를 나타내는 도면.
도 17의 (a) 내지 도 17의 (c)는 실시예 15를 나타내는 도면.
도 18의 (a) 내지 도 18의 (c)는 실시예 16을 나타내는 도면(그 1).
도 19의 (a) 내지 도 19의 (c)는 실시예 16을 나타내는 도면(그 2).
도 20의 (a) 내지 도 20의 (d)는 실시예 17을 나타내는 도면(그 1).
도 21의 (a) 및 도 21의 (b)는 실시예 17을 나타내는 도면(그 2).
도 22의 (a) 내지 도 22의 (d)는 실시예 17을 나타내는 도면(그 3).
도 23의 (a) 및 도 23의 (b)는 실시예 17을 나타내는 도면(그 4).
도 24의 (a) 및 도 24의 (b)는 실시예 17을 나타내는 도면(그 5).
<도면의 주요 부분에 대한 부호의 설명>
10 : 절연성 기판
20 : 제1 칩
30 : 제2 칩
40 : 인덕터
60 : 제1 융기부
80 : 제2 융기부
100 : 제3 칩

Claims (19)

  1. 절연성 기판과,
    상기 절연성 기판의 상면에 형성된 배선층으로 이루어지는 스파이럴 인덕터와,
    상기 절연성 기판의 하면에 탑재되고, 상기 스파이럴 인덕터가 포함되는 수동 회로와 상기 절연성 기판 내의 배선이나 접속 부재를 통하여 전기적으로 접속되고, 도전성 기판을 갖는 제1 칩과,
    상기 절연성 기판의 상면 또는 하면에 형성되어 상기 절연성 기판으로부터 돌출되고, 상기 수동 회로 또는 상기 제1 칩을 외부와 전기적으로 접속하는 제1 융기부
    를 구비하는 것을 특징으로 하는 전자 부품.
  2. 제1항에 있어서,
    상기 절연성 기판의 상면에 제2 칩이 탑재되어 있는 것을 특징으로 하는 전자 부품.
  3. 제2항에 있어서,
    상기 제2 칩에는, SAW 디바이스 또는 FBAR 디바이스가 형성되어 있거나, 또는 상기 제2 칩은 도전성 기판을 갖고, 상기 제2 칩의 도전성 기판은 상기 제1 칩의 도전성 기판보다 도전성이 낮은 것을 특징으로 하는 전자 부품.
  4. 제2항 또는 제3항에 있어서,
    상기 제2 칩은, 상기 스파이럴 인덕터 상에 탑재되어 있는 것을 특징으로 하는 전자 부품.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 스파이럴 인덕터는, 상기 절연성 기판 상에 설치된 스파이럴 형상의 제1 코일과, 상기 제1 코일 상방에 공극을 두고 이격하여 설치된 스파이럴 형상의 제2 코일을 갖는 것을 특징으로 하는 전자 부품.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 융기부는, 상기 제1 융기부가 돌출되는 상기 절연성 기판의 면에 형성되는 절연성 부재와, 상기 절연성 부재의 선단에 설치되고 상기 수동 회로 또는 상기 제1 칩을 외부와 전기적으로 접속하는 제1 전극을 갖는 것을 특징으로 하는 전자 부품.
  7. 제6항에 있어서,
    상기 절연성 부재는, 상기 절연성 기판과 일체로서 형성되어 있는 것을 특징으로 하는 전자 부품.
  8. 제6항에 있어서,
    상기 제1 융기부는, 상기 절연성 기판과는 분리되어 있고, 상기 절연성 기판 과 상기 제1 융기부를 접속하는 접속부를 구비하는 것을 특징으로 하는 전자 부품.
  9. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 융기부는, 상기 제1 칩 또는 상기 스파이럴 인덕터를 밀봉하는 제1 덮개부를 갖는 것을 특징으로 하는 전자 부품.
  10. 제9항에 있어서,
    상기 제1 융기부는, 상기 제1 덮개부의 외면에 형성되고 상기 수동 회로 또는 상기 제1 칩을 외부와 전기적으로 접속하는 제1 전극을 갖는 것을 특징으로 하는 전자 부품.
  11. 제9항에 있어서,
    상기 제1 덮개부는 실드 전극을 포함하는 것을 특징으로 하는 전자 부품.
  12. 제2항에 있어서,
    상기 절연성 기판의 상면에 형성되고, 상기 스파이럴 인덕터 상에 상기 제2 칩을 탑재하는 제2 융기부를 구비하는 것을 특징으로 하는 전자 부품.
  13. 제12항에 있어서,
    상기 제2 융기부 및 상기 제2 칩은, 상기 스파이럴 인덕터를 밀봉하고 있는 것을 특징으로 하는 전자 부품.
  14. 제13항에 있어서,
    상기 절연성 기판의 상면과 마주보는 상기 제2 칩의 면에는, SAW 디바이스, FBAR 디바이스 또는 MEMS 디바이스가 형성되어 있고,
    상기 스파이럴 인덕터는, 상기 절연성 기판 상에 설치된 스파이럴 형상의 제1 코일과, 상기 제1 코일 상방에 공극을 두고 이격하여 설치된 스파이럴 형상의 제2 코일을 갖는 것을 특징으로 하는 전자 부품.
  15. 제1항에 있어서,
    상기 절연성 기판의 상기 제1 융기부가 형성된 면과는 반대의 면에 형성되고, 상기 제1 칩 또는 상기 스파이럴 인덕터를 밀봉하는 제2 덮개부를 갖는 제2 융기부를 구비하는 것을 특징으로 하는 전자 부품.
  16. 제15항에 있어서,
    상기 제2 덮개부의 외면에 탑재된 제3 칩을 구비하는 것을 특징으로 하는 전자 부품.
  17. 제15항 또는 제16항에 있어서,
    상기 제2 융기부는 상기 절연성 기판의 상면에 형성되고, 상기 제2 덮개부 는, 상기 스파이럴 인덕터와 상기 스파이럴 인덕터 상에 탑재된 제2 칩을 밀봉하는 것을 특징으로 하는 전자 부품.
  18. 제17항에 있어서,
    상기 제2 칩에는 SAW 디바이스, FBAR 디바이스 또는 MEMS 디바이스가 형성되어 있고,
    상기 스파이럴 인덕터는, 상기 절연성 기판 상에 설치된 스파이럴 형상의 제1 코일과, 상기 제1 코일 상방에 공극을 두고 이격하여 설치된 스파이럴 형상의 제2 코일을 갖는 것을 특징으로 하는 전자 부품.
  19. 제1항 내지 제3항 또는 제12항 내지 제16항 중 어느 한 항에 있어서,
    상기 절연성 기판은 세라믹 기판인 것을 특징으로 하는 전자 부품.
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