DE102006057332B4 - Zusammenbau aufweisend ein Substrat und einen auf dem Substrat montierten Chip - Google Patents

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Abstract

Zusammenbau, aufweisend:
ein Substrat (1),
einen auf dem Substrat (1) montierten Chip (2),
eine spannungsgesteuerte Oszillatorschaltung (3) aufweisend
einen Induktor (3.1; 7) und weitere Schaltungselemente (3.2), wobei der Induktor (3.1; 7) auf dem Substrat (1) montiert ist und die weiteren Schaltungselemente (3.2) auf oder in dem Chip (2) montiert sind,
dadurch gekennzeichnet, dass
der Induktor (3.1; 7) aus einer einzelnen Windung (7) mit symmetrischer Form besteht, welche auf der Oberfläche des Substrats (1) angeordnet ist,
eine Kugelgitter-Anordnung zum Montieren des Chips (2) auf dem Substrat (1) angeordnet ist, wobei die einzelne Windung (7) zwischen zwei Kugeln (5) der Kugelgitter-Anordnung verbunden ist, und
eine in einer weiteren Metallisierungsschicht unterhalb der Metallisierungsschicht der Windung (7) angeordnete Masseabschirmung (8) in Form einer metallischen Schicht oder einer elektrisch leitfähigen Schicht angeordnet ist.

Description

  • HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung bezieht sich auf einen Zusammenbau aufweisend ein Substrat und einen auf dem Substrat montierten Chip gemäß dem unabhängigen Patentanspruch 1.
  • In dem auf Zellen basierenden Telefonmarkt wird von den Verbrauchern ein Anstieg der Funktionalität, Vielseitigkeit und Brauchbarkeit nachgefragt, während zur gleichen Zeit erwartet wird, dass die zellularen Telefonkosten weiter absinken. Die Elektronik bei zellularen Telefonen verwendet eine Kombination aus Radiofrequenz-(RF-)Schaltkreisen und digitaler Elektronik. Die RF-Schaltkreise werden mittlerweile auf ein und demselben Chip oder einem Satz von Chips integriert, um dem Verbraucher ein kompaktes, leichtgewichtiges und leistungsstarkes elektronisches Gerät zu präsentieren.
  • Die effektive Kombination der RF-Funktionalität in der digitalen CMOS-Technologie der Hauptrichtung ist der Schlüsselfaktor für die Entwicklung von Niedrigleistungs- und kostengünstigen Lösungen für tragbare und zellulare Anwendungsgeräte. Einer der äußerst wichtigen, zu integrierenden RF-Baublöcke sind die Hochfrequenz-Oszillatoren, da diese normalerweise Induktoren, insbesondere Induktor-Spulen, enthalten und ihre Leistungsfähigkeit stark von dem Qualitätsfaktor der Induktoren abhängt. Über die letzten Jahre ist die Auf-dem-Chip-Integration der Spule erfolgreich vorgenommen worden, sodass die enge Phasenrauschen-Spezifikation für verschiedene Standards wie DECT, Bluetooth und sogar GSM eingehalten werden konnte. Heutzutage werden in den meisten CMOS-Technologien Hochqualitäts-Induktoren durch Prozessieren einer dicken oberseitigen Cu-Schicht auf Kosten eines zusätzlichen nicht-standardmäßigen Herstellungsprozesses der Endseite der Linie (back-end of line, BEOL) bereitgestellt. Der zusätzliche Herstellungsprozess ist jedoch sehr teuer. Der Qualitätsfaktor des Induktors wird durch die Verluste in den metallischen Schichten und bei höheren Frequenzen durch die Widerstandsverluste in dem Substrat bestimmt.
  • Die gattungsgemäße Druckschrift WO 99/57 763 A1 beschreibt ein elektronisches Bauelement umfassend ein Leadframe und darauf angeordnet ein Halbleiter-Bauelement und eine passive elektronische Komponente. Die 10 zeigt eine den Oberbegriff des vorliegenden Anspruchs 1 bildende Ausführungsform, bei welcher das Halbleiter-Bauelement auf einem Substrat montiert ist und das elektronische Bauelement ferner eine spannungsgesteuerte Oszillatorschaltung mit einem Induktor und weiteren Schaltungselementen aufweist, wobei der Induktor in dem Substrat montiert ist und die weiteren Schaltungselemente auf oder in dem Halbleiter-Bauelement montiert sind.
  • Die Druckschrift US 6 268 777 B1 beschreibt eine VCO-Schaltung und in der Ausführungsform der 1A und der zugehörigen Beschreibung eine derartige VCO-Schaltung, welche als integrierter Chip ausgestaltet ist, wobei die Spule für den LC-Oszillator extern ausgelagert ist.
  • Die Druckschrift WO 01/95 679 A1 beschreibt ein Hochfrequenz-Modul, welches gemäß 1, 2 und 4 aus einem integrierten RF-Chip auf einem PCB-Träger besteht, wobei passive Elemente wie Spulen (4) in den PCB-Träger integriert sind und das Modul mittels BGA-Kugeln elektrisch verbunden wird.
  • Die Druckschrift EP 1 128 326 A2 beschreibt gemäß deren 1 und 1A sowie der zugehörigen Beschreibung einen Zusammenbau aus integrierten Schaltungen (ICs 104, 106) auf einem Träger (102) mit einer Spule, welche auf beiden Seiten (102a, 102b) des Trägers Windungen aufweist.
  • Die Druckschrift WO 2006/020 873 A1 beschreibt einen Zusammenbau aus einem Substrat, einem auf dem Substrat montierten Chip und einem auf dem Substrat montierten Induktor, wobei der Induktor einen ersten Induktorabschnitt an der Unterseite des Substrats und einen zweiten Induktorabschnitt an der Oberseite des Substrats aufweist.
  • Die Druckschrift US 6 800 936 B2 beschreibt einen Zusammenbau aus einem Substrat, einem auf dem Substrat montierten Chip und einem auf dem Substrat montierten Induktor, wobei der Induktor einen ersten Induktorabschnitt in einer ersten Metallisierungsebene des Substrats und einen zweiten Induktorabschnitt in einer zweiten Metallisierungsebene des Substrats aufweist, wobei die erste Metallisierungsebene koplanar mit einer Oberfläche des Substrats ausgebildet ist und die zweite Metallisierungsebene eine von der Oberfläche des Substrats beabstandete Zwischenebene des Substrats ist.
  • Die Druckschrift US 6 838 970 B2 beschreibt einen Zusammenbau aus einem Substrat, einem auf dem Substrat montierten Chip, einen mindestens zum Teil auf dem Substrat geformten Transformator, und eine Kugelgitter-Anordnung zum Montieren des Chips auf dem Substrat, wobei der Transformator zwei Spulen aufweist.
  • Es ist Aufgabe der vorliegenden Erfindung, einen Zusammenbau aus einem Substrat, einem auf dem Substrat montierten Chip und einer einen Induktor und weitere Schaltungselemente enthaltenden spannungsgesteuerten Oszillatorschaltung anzugeben, welcher sich durch einen einfacheren Aufbau und die damit einhergehende Möglichkeit der einfacheren Herstellungsweise auszeichnet.
  • Diese Aufgabe wird durch die kennzeichnenden Merkmale des unabhängigen Patentanspruchs 1 gelöst.
  • Die 1 zeigt den Qualitätsfaktor eines integrierten Induktors mit 6,8 nH auf einem p–-Substrat aus Silizium. Bei niedrigen Frequenzen wird der Qualitätsfaktor durch die Verluste der metallischen Schichten bestimmt, wobei ein maximaler Qualitätsfaktor Q ≈ 6 bei ungefähr 2 Gigahertz erreicht wird. Bei höheren Frequenzen nimmt der Qualitätsfaktor aufgrund der Verluste in dem Silizium-Substrat rasch ab. In einem GSM-RF-Sende-Empfangsgerät arbeitet der RF-Oszillator normalerweise bei 3,8 GHz und das LO-Signal wird durch 2 bzw. 4 dividiert, je nachdem ob bei GSM ein unteres Band (GSM 850/900) oder bei GSM ein höheres Band (PCS/DC1800) ausgewählt wird. Somit ist das Erreichen von hohen Qualitätsfaktoren bei etwa 3,8 GHz von äußerster Wichtigkeit, um die Anforderungen eines niedrigen Phasenrauschens und eines niedrigen Leistungsverbrauchs in einem LC-VCO zu erfüllen.
  • KURZE BESCHREIBUNG DER VERSCHIEDENEN ANSICHTEN DER ZEICHNUNGEN
  • Ausführungsformen der Erfindung sowie weitere nicht zur Erfindung gehörige Beispiele werden unter Bezugnahme auf die folgenden Zeichnungen besser verstanden.
  • 1 ist ein Diagramm zur Erläuterung der Abhängigkeit des Qualitätsfaktors eines Induktors von der Frequenz;
  • 2 ist eine schematische Zeichnung zur Erläuterung eines Beispiels eines Zusammenbaus;
  • 3 ist eine schematische Zeichnung zur Erläuterung eines Beispiels eines Zusammenbaus;
  • 4 ist eine schematische Zeichnung zur Erläuterung eines Beispiels eines Zusammenbaus;
  • 5 ist ein Beispiel einer integrierten Schaltung, die auf einem Substrat mittels einer gitterförmigen Kugelanordnung flip-chip-montiert ist;
  • 6a, b ist eine Ausführungsform eines Induktors als Teil eines Zusammenbaus entsprechend der vorliegenden Erfindung;
  • 7a, b ist ein weiteres Beispiel eines Induktors als Teil eines Zusammenbaus;
  • 8a, b ist ein weiteres Beispiel eines Induktors als Teil eines Zusammenbaus;
  • 9 ist ein weiteres Beispiel eines Induktors als Teil eines Zusammenbaus;
  • 10 ist ein Beispiel eines Transformators als Teil eines Zusammenbaus; und
  • 11 ist ein Beispiel eines Transformators als Teil eines Zusammenbaus.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Die Aspekte und Ausführungsformen der Erfindung werden unter Bezugnahme auf die Zeichnungen beschrieben, worin gleiche Bezugsziffern im Allgemeinen verwendet werden, um gleiche Elemente durchgehend zu bezeichnen. In der folgenden Beschreibung werden für Zwecke der Erläuterung vielfältige spezifische Details dargelegt, um ein umfassendes Verständnis von einem oder mehreren Aspekten der Ausführungsformen der Erfindung zu ermöglichen.
  • Ein Zusammenbau umfassend ein Substrat und einen auf dem Substrat montierten Chip wird nachfolgend bezogen auf verschiedene Ausführungsformen und Beispiele beschrieben. Chips können jede Art von integrierten Schaltkreisen aufweisend jede Konfiguration und Anzahl von Schaltungselementen sein. Der Chip kann eine oder mehrere Metallisierungsschichten aufweisen und die Schaltungselemente können in einer oder mehreren der Metallisierungsschichten des Chips angeordnet sein. Das Substrat kann jede Art von Substrat sein, welches in der Lage ist, den Chip zu tragen. Insbesondere kann das Substrat beispielsweise eine gedruckte Schaltungsplatine (PCB, printed-circuit board) sein. Das Substrat kann ebenso ein anderes Substrat, z. B. ein keramisches Substrat, ein Glassubstrat oder ein Polymersubstrat sein. Das Substrat kann ebenso ein sogenannter Zwischenträger sein, welcher beispielsweise zwischen dem Chip und einer gedruckten Schaltungsplatine (PCB) angeordnet ist. Als ein Beispiel von oberflächenmontierten Chips wurden bei Chips oder Chipmodulen mit einer gitterförmigen Kugelanordnung (BGA, ball-grid array) oder einer gitterförmigen Säulenanordnung (CGA, column-grid array), Anordnungen von Lötkugeln oder -säulen (manchmal als Zylinder bezeichnet) als Eingangs- und Ausgangsverbindung verwendet. In dieser Anwendung wird der Terminus ”Kugeln” oder ”Höcker” allgemein verwendet, um auf jede Art von Kugeln, Höckern, Säulen, Zylindern oder anderen geeigneten Verbindungen Bezug zu nehmen, die als oberflächenmontierte Zwischenverbindungen verwendet werden. Mit einer dichten Anordnung von eine Oberfläche eines Substrats oder Chips bedeckenden Lötkugeln können BGA- und CGA-Module eine große Anzahl von Eingangs- und Ausgangsverbindungen zu dem Chip ohne Verwendung von übermäßigem Platz bereitstellen. In vielen Anwendungen wird die BGA- oder CGA-Technologie in Verbindung mit dem Flip-Chip-Konzept verwendet. Wenn die Chips oder Module mit der Systemplatine verbunden werden, werden die Chips umgedreht und derart platziert, dass die Anordnung der Lötkugeln mit der entsprechenden Anordnung der Landungspads oder -auflagebereiche auf dem Substrat oder der Systemplatine übereinstimmt. Der Chip und die Systemplatine werden dann erhitzt, um zu ermöglichen, dass die Lötpaste schmilzt und fließt, um eine physikalische und elektrische Verbindung zwischen dem Chip und dem Substrat oder der Systemplatine zu etablieren. Bei dieser Anwendung wird der Terminus ”Flip-Chip” allgemein verwendet, um sich auf einen Chip zu beziehen, der Kontaktelemente aufweist, wobei der Chip auf dem Substrat mit den dem Substrat gegenüberliegenden Kontaktelementen montiert wird.
  • Bezugnehmend auf 2 wird eine schematische Zeichnung zur Erläuterung eines Beispiels eines Zusammenbaus gezeigt. Die 2 zeigt eine Seitenansicht eines Zusammenbaus eines Substrats und eines Chips. Der Zusammenbau weist ein Substrat 1 auf, welches beispielsweise eine gedruckte Schaltungsplatine (PCB) sein kann. Das Substrat kann jedoch auch irgendeines der oben erwähnten Substrate, z. B. ein keramisches Substrat, ein BGA-Substrat etc. sein. Anstelle der Verwendung eines PCB ist es auch möglich, eine Platine oder ein Substrat zu verwenden, welches Schaltungen aufweist, die nicht auf der Platine oder dem Substrat gedruckt sind, sondern welche durch irgendwelche Dünnfilm-Abscheidungsprozeduren, welche im Stand der Technik wohl bekannt sind, abgeschieden sind. Der Zusammenbau kann ebenso einen Chip 2 aufweisen, welcher auf dem Substrat 1 montiert ist. Der Zusammenbau kann eine spannungsgesteuerte Oszillatorschaltung 3 aufweisen. Die spannungsgesteuerte Oszillatorschaltung 3 ist zu einem Teil in dem Chip 2 und zu dem anderen Teil in dem Substrat 1 angeordnet. Die spannungsgesteuerte Oszillatorschaltung 3 weist einen Induktor 3.1, welcher in dem Substrat 1 angeordnet ist, und weitere Schaltungselemente 3.2 auf, welche in dem Chip 2 angeordnet sind. Der Induktor 3.1 ist vorzugsweise aus einer Spule hergestellt.
  • Das Substrat 1 kann eine Metallisierungsschicht aufweisen und der Induktor 3.1 kann einen Abschnitt innerhalb der Metallisierungsschicht aufweisen. Das Substrat 1 kann ebenso weitere Metallisierungsschichten aufweisen und der Induktor 3.1 kann Abschnitte aufweisen, welche in einer oder mehreren dieser weiteren Metallisierungsschichten bereitgestellt sind. Details darüber, wie Induktoren von einer oder mehreren Metallisierungsschichten geformt werden können, werden weiter unten offenbart, z. B. in den 6a–b, 7a–b, 8a–b und 9. Der Chip 2 kann auf dem Substrat 1 mit der sogenannten Flip-Chip-Methode montiert werden, d. h. durch Umdrehen der Oberseite des Chips nach unten und Montieren mit seiner oberen Oberfläche auf dem Substrat 1. Das Montieren kann durch Kontaktelemente wie Kugelgitter-Anordnungen (nicht gezeigt) erfolgen, welche auf der Oberfläche des Substrats 1 oder auf der Oberfläche des Chips 2 oder auf beiden vorher hergestellt wurden.
  • Bezugnehmend auf 3 ist eine schematische Zeichnung zur Erläuterung eines Beispiels eines Zusammenbaus gezeigt. Die 3 zeigt eine Seitenansicht eines Zusammenbaus eines Substrats und eines Chips. Der Zusammenbau weist ein Substrat 1 auf, welches beispielsweise eine gedruckte Schaltungsplatine (PCB) sein kann. Der Zusammenbau weist ebenso einen Chip 2 auf, welcher auf dem Substrat 1 montiert ist. Das Substrat 1 weist eine erste Metallisierungsebene 1.1 und eine zweite Metallisierungsebene 1.2 auf. Das Substrat 1 weist ferner einen Induktor 1.3 auf, welcher in dem Substrat 1 montiert ist. Der Induktor 1.3 ist vorzugsweise aus einer Spule hergestellt.
  • Der Induktor 1.3 weist einen ersten Induktorabschnitt 1.31 in der ersten Metallisierungsebene 1.1 und einen zweiten Induktorabschnitt 1.32 in der zweiten Metallisierungsebene 1.2 auf. Die erste Metallisierungsebene 1.1 kann mit der oberen Oberfläche des Substrats 1 koplanar sein und die zweite Metallisierungsebene 1.2 kann eine Ebene sein, die parallel mit der ersten Metallisierungsebene innerhalb des Substrats 1 ist. Die zweite Metallisierungsebene kann ebenso koplanar mit der unteren Oberfläche des Substrats 1 sein. Das Substrat 1 kann ebenso weitere Metallisierungsebenen aufweisen. Zusätzlich kann der Induktor 1.3 weitere Induktorabschnitte aufweisen, die in einer oder mehreren von diesen weiteren Metallisierungsebenen bereitgestellt sind. Der Chip 2 kann auf dem Substrat 1 mit der Flip-Chip-Methode wie oben in Verbindung mit 2 erläutert montiert sein. Der Induktor 1.3 kann elektrisch mit einer Schaltungssektion des Chips 2 gekoppelt sein. Erneut sei gesagt, dass Details, wie Induktoren von einer oder mehreren Metallisierungsschichten geformt werden können, weiter unten, z. B. in den 6a–b, 7a–b, 8a–b und 9 offenbart werden.
  • Bezugnehmend auf 4 ist eine schematische Zeichnung zur Erläuterung eines Beispiels eines Zusammenbaus gezeigt. Die 4 zeigt eine Seitenansicht eines Zusammenbaus eines Substrats und eines Chips. Der Zusammenbau weist ein Substrat 1 auf, welches beispielsweise eine gedruckte Schaltungsplatine (PCB) sein kann. Der Zusammenbau weist ebenso einen Chip 2 auf, welcher auf dem Substrat 1 montiert ist. Der Zusammenbau weist ebenso einen Transformator 4 auf, welcher in dem Substrat 1 geformt ist. Der Transformator 4 kann elektrisch mit einer Schaltungssektion des Chips 2 gekoppelt sein. Details darüber, wie Transformatoren von einer oder mehreren Metallisierungsschichten geformt werden können, werden weiter unten, z. B. in den 10 und 11, offenbart.
  • Das Substrat 1 kann eine Metallisierungsschicht aufweisen und der Transformator 4 kann einen Abschnitt innerhalb der Metallisierungsschicht aufweisen. Das Substrat 1 kann ebenso weitere Metallisierungsschichten aufweisen und der Transformator 4 kann Abschnitte aufweisen, welcher in einer oder mehreren dieser weiteren Metallisierungsschichten bereitgestellt werden. Der Chip 2 kann auf dem Substrat 1 mit der sogenannten Flip-Chip-Methode wie oben beschrieben montiert sein, d. h. durch Umdrehen der Oberseite des Chips 2 nach unten und Montieren mit seiner oberen Oberfläche auf dem Substrat 1. Das Montieren kann mit Kontaktelementen wie Kugelgitter-Anordnungen (nicht gezeigt) erfolgen, welche auf der Oberfläche des Substrats 1 oder auf der Oberfläche des Chips 2 oder auf beiden vorher hergestellt wurden.
  • Bezugnehmend auf 5 ist eine schematische Zeichnung zur Erläuterung eines Beispiels eines Zusammenbaus gezeigt, welche in Verbindung mit einem der in den 2 bis 4 gezeigten Beispiel verwendet werden kann. 5 zeigt eine perspektivische Ansicht eines Zusammenbaus eines Substrats und eines Chips. Der Zusammenbau weist ein Substrat 1 auf, welches beispielsweise eine gedruckte Schaltungsplatine (PCB) sein kann. Der Zusammenbau weist ebenso einen Chip 2 auf, welcher auf dem Substrat 1 montiert ist. Der Chip 2 wird auf dem Substrat 1 mit der oben in Verbindung mit 2 beschriebenen Flip-Chip-Methode montiert, wobei eine Anordnung von Höckern 5 verwendet wird, welche auf der oberen Oberfläche des Substrats 1 oder der oberen Oberfläche des Chips 2 oder auf beiden vorher hergestellt wurde.
  • Das Substrat 1 weist eine erste Metallisierungsschicht, welche sich in der Ebene der oberen Oberfläche des Substrats 1 befindet, und eine zweite Metallisierungsschicht auf, welche sich in der Ebene der unteren Oberfläche des Substrats 1 befindet. Die zwei Metallisierungsschichten sind durch mindestens eine Via-Verbindung, die ein Pad ”Cu metal 1” in der ersten Metallisierungsschicht mit einem Pad ”Cu metal 2” in der zweiten Metallisierungsschicht verbindet, untereinander verbunden. Der Abstand zwischen benachbarten Höckern 5 kann um die 200 μm betragen, in welchem Fall die Verpackung wie gezeigt in der 5 auch als eine Flip-Chip-Kugelgitter-Anordnungsverpackung niedrigen Profils und feinem Abstand (S-LF2-BGA-Verpackung) bezeichnet wird. Eine Anordnung von Kugeln 6 wird auf der unteren Oberfläche des Substrats 1 zum elektrischen Verbinden des Substrats 1 mit einem weiteren Substrat wie einer gedruckten Schaltungsplatine (PCB) bereitgestellt. Das Substrat 1 kann wie oben beschrieben ein Zwischenträger sein.
  • Der in der 5 gezeigte Zusammenbau kann in Verbindung mit dem Beispiel der 2 verwendet werden, wobei ein spannungsgesteuerter Oszillator bereitgestellt wird, der einen Induktor und weitere Schaltungselemente aufweist, und wobei der Induktor in der ersten Metallisierungsschicht des Substrats 1 angeordnet ist und die weiteren Schaltungselemente in dem Chip 2 angeordnet sind und wobei der Induktor und die weiteren Schaltungselemente elektrisch durch die Höcker 5 verbunden sind. Der in der 5 gezeigte Zusammenbau 1 kann auch in Verbindung mit dem Beispiel der 3 verwendet werden, wobei ein Induktor, insbesondere eine Induktorspule, in dem Substrat 1 bereitgestellt wird und ein erster Abschnitt des Induktors, insbesondere ein erster Teil der elektrischen Windung oder Windungen, in der ersten Metallisierungsschicht bereitgestellt wird und ein zweiter Abschnitt des Induktors, insbesondere ein zweiter Teil der elektrischen Windung oder Windungen, in der zweiten Metallisierungsschicht bereitgestellt wird. Der in der 5 gezeigte Zusammenbau kann auch in Verbindung mit dem Beispiel der 4 verwendet werden, wobei ein Transformator in dem Substrat 1 bereitgestellt wird, wobei die elektrischen Spulen des Transformators in einer oder beiden der ersten und der zweiten Metallisierungsschicht angeordnet werden.
  • Bezugnehmend auf die 6a, b ist ein Beispiel eines Induktors gezeigt, welcher in Verbindung mit einem Zusammenbau als eine Ausführung der Erfindung verwendet werden kann. 6a zeigt eine Ansicht von oben des Induktors, welcher auf einem Substrat (nicht gezeigt) geformt ist. Der in der 6a gezeigte Induktor weist eine Spule auf, die eine aus einer einzelnen Windung 7 bestehende symmetrische Form aufweist. Die Windung 7 ist zwischen zwei Höckern 5 verbunden, welche einen Teil der in der 5 gezeigten Anordnung von Höckern 5 sein kann, die den Chip 2 und das Substrat 1 verbinden. Die Windung 7 kann auf der Oberfläche eines Substrats wie des in der 5 gezeigten Substrats angeordnet sein, wobei die Windung 7 durch Drucken auf der Oberfläche des Substrats 1 abgeschieden sein kann. In der 6b ist eine zusätzliche Masseabschirmung 8 gezeigt, welche eine in einer weiteren Metallisierungsschicht unterhalb der Metallisierungsschicht der Windung 7 angeordnete metallische Schicht oder elektrisch leitfähige Schicht aufweist. Die weitere Metallisierungsschicht kann eine Schicht innerhalb des Substrats sein oder sie kann sich auch in der Ebene der unteren Oberfläche des Substrats befinden. Die Masseabschirmung 8 schirmt den Induktor mit der Windung 7 von elektrischen Interferenzsignalen ab.
  • Bezugnehmend auf die 7a, b ist ein weiteres Beispiel eines Induktors gezeigt, welcher in Verbindung mit einem Zusammenbau als ein weiteres Beispiel verwendet werden kann. 7a zeigt eine Ansicht von oben des Induktors, welcher auf einem Substrat (nicht gezeigt) geformt ist. Der Induktor wie gezeigt in 7a besteht aus einer Spule mit zwei Windungen 7.1 und 7.2, welche z. B. in einer und derselben Metallisierungsschicht auf einer Oberfläche eines Substrats wie gezeigt in 5 angeordnet sind. Die zwei Windungen 7.1 und 7.2 sind zwischen zwei Höcker 5 verbunden, welche z. B. ein Teil der Anordnung von Höckern 5 wie gezeigt in 5 sind. Die Windungen 7.1 und 7.2 können auf der Oberfläche des Substrats 1 wie gezeigt in 5 angeordnet sein. Die Windungen 7.1 und 7.2 können durch Drucken auf der Oberfläche des Substrats 1 abgeschieden werden. Zwei weitere Höcker 5 der Anordnung von Höckern 5 werden für eine elektrische Verbindung zwischen zwei Punkten der Spule verwendet. Zwischen den zwei weiteren Höckern 5 ist eine metallische Verbindungsleitung bereitgestellt, welche auf der Oberfläche des Chips derart angeordnet ist, dass sie einen Abschnitt der Spule überbrückt, da die Spule auf der Oberfläche des Substrats angeordnet ist und ein Abstand zwischen beiden Oberflächen vorhanden ist. In der 7b ist eine zusätzliche Masseabschirmung 8 gezeigt, welche eine metallische Schicht oder eine elektrisch leitfähige Schicht aufweist, die in einer weiteren Metallisierungsschicht unterhalb der ersten Metallisierungsschicht der Windung 7 angeordnet ist. Die weitere Metallisierungsschicht kann eine Schicht innerhalb des Substrats sein oder sie kann ebenso in der Ebene der unteren Oberfläche des Substrats vorhanden sein. Die Masseabschirmung 8 schirmt den Induktor mit der Windung 7 von elektrischen Interferenzsignalen ab.
  • Bezugnehmend auf die 8a, b ist ein weiteres Beispiel für einen Induktor gezeigt, welcher in Verbindung mit einem Zusammenbau als ein weiteres Beispiel verwendet werden kann. 8a zeigt eine Ansicht von oben des Induktors, welcher auf einem Substrat (nicht gezeigt) geformt ist. Der Induktor wie gezeigt in 8a besteht aus einer Spule mit zwei Windungen 7.1 und 7.2, welche zwischen zwei Höckern 5 einer Anordnung von Höckern 5 verbunden sind, welche z. B. zwischen dem Substrat 1 und dem Chip 2 wie gezeigt in 5 angeordnet ist. Die zwei elektrischen Windungen 7.1 und 7.2 sind im Wesentlichen in einer ersten Metallisierungsebene auf der Oberfläche des Substrats angeordnet. Ein Teil des Induktors ist jedoch in einer zweiten Metallisierungsebene des Substrats unterhalb der ersten Metallisierungsebene angeordnet. Die zweite Metallisierungsebene kann eine Metallisierungsschicht 9 aufweisen, welche mit der ersten Metallisierungsebene durch zwei Via-Verbindungen (schwarze Kreise) verbunden ist. Die Via-Verbindungen und die Metallisierungsschicht 9 ermöglichen eine Überkreuzung zwischen den elektrischen Windungen 7.1 und 7.2, wobei sozusagen die erste elektrische Windung 7.1 unter der zweiten elektrischen Windung 7.2 durch Verwendung der Via-Verbindungen und der Metallisierungsschicht 9 durchgeführt wird. Anstelle der Metallisierungsschicht 9 kann ebenso ein elektrischer Draht bereitgestellt werden, welche die zwei Via-Verbindungen in der zweiten Metallisierungsebene verbindet. In der 8b ist eine zusätzliche Masseabschirmung 8 gezeigt, welche eine metallische Schicht oder eine elektrisch leitfähige Schicht aufweist, die in einer weiteren Metallisierungsschicht unterhalb der zweiten Metallisierungsebene angeordnet ist. Die weitere Metallisierungsschicht kann eine Schicht innerhalb des Substrats sein oder sie kann auch in der Ebene der unteren Oberfläche des Substrats vorhanden sein. Die Masseabschirmung 8 schirmt den Induktor mit der Windung 7 von elektrischen Interferenzsignalen ab.
  • Bezugnehmend auf 9 ist ein weiteres Beispiel eines Induktors gezeigt, welcher in Verbindung mit einem Zusammenbau als ein weiteres Beispiel verwendet werden kann. 9 zeigt eine Ansicht von oben des Induktors welcher auf einem Substrat (nicht gezeigt) geformt ist. Der Induktor wie gezeigt in 9 besteht aus einer Spule mit drei Windungen 7.1, 7.2 und 7.3, welche zwischen zwei Höckern 5 einer Anordnung von Höckern verbunden sind, welche z. B. zwischen dem Substrat 1 und dem Chip 2 wie gezeigt in 5 angeordnet ist. Das Substrat weist eine erste Metallisierungsschicht auf der oberen Oberfläche und eine weitere Metallisierungsschicht unterhalb der ersten Metallisierungsschicht auf, um die Bildung der drei elektrischen Windungen 7.1, 7.2 und 7.3 zu ermöglichen. Die Überkreuzung der elektrischen Leitungen wird durch Verwendung zweier Via-Verbindungen (schwarze Kreise) zwischen der ersten Metallisierungsebene und der weiteren Metallisierungsebene wie oben in Verbindung mit 8 beschrieben bewerkstelligt. Auf halber Strecke entlang den Windungen ist ein Abgriff bereitgestellt, welcher mit einem weiteren Höcker 5 der Anordnung von Höckern 5 verbunden ist. Der Abgriff und der weitere Höcker 5 sind jedoch nur beispielhaft und können ebenso in dieser Ausführungsform weggelassen werden.
  • Entsprechend dem Prinzip, wie gezeigt in den Beispielen dargestellt in den 8a, b und 9, ist es möglich, Induktoren herzustellen, die vier und sogar mehr Windungen aufweisen. Der Schritt von zwei zu drei Windungen, d. h. von 8a zu 9, besteht darin, dass eine weitere Überkreuzung zwischen elektrischen Leitungen hinzugefügt wird, die aufeinander zu laufen. Das Beispiel der 8a weist zwei Windungen und eine Überkreuzung auf, wobei die elektrischen Leitungen, nachdem sie die Überkreuzung passiert haben, miteinander in einem unteren Teil des Induktors verbunden werden. In dem Beispiel der 9 wird, um eine weitere Windung hinzuzufügen, diese Verbindung durch eine weitere Überkreuzung ersetzt. Nachdem sie diese weitere Überkreuzung passiert haben, werden die elektrischen Leitungen miteinander in einem oberen Teil des Induktors verbunden, wobei diese Verbindung gleichzeitig mit dem Abgriff verbunden wird, der zu dem weiteren Höcker 5 führt. Falls man eine vierte Windung haben möchte, sollte diese Verbindung durch eine weitere Überkreuzung ersetzt werden. Auf diese Weise kann im Allgemeinen ein Induktor mit n Windungen durch Bereitstellen von n – 1 Überkreuzungen hergestellt werden.
  • Bezugnehmend auf 10 ist ein Beispiel eines Transformators gezeigt, welcher in Verbindung mit einem Zusammenbau als ein weiteres Beispiel verwendet werden kann. 10 zeigt eine Ansicht von oben des Transformators, welcher auf einem Substrat (nicht gezeigt) geformt ist. Der Transformator wie gezeigt in 10 besteht aus zwei Spulen 10.1 und 10.2, wobei jede Spule jeweils zwei Windungen aufweist. Jede der zwei Spulen 10.1 und 10.2 wird jeweils zwischen zwei Höckern 5 einer Anordnung von Höckern 5 verbunden, die z. B. zwischen dem Substrat 1 und dem Chip 2 wie gezeigt in 5 angeordnet ist. Die Überkreuzung der elektrischen Leitungen wird erneut durch Verwendung von Via-Verbindungen (nicht gezeigt) zwischen einer ersten Metallisierungsebene und einer weiteren Metallisierungsebene, wie oben in Verbindung mit den 8 und 9 beschrieben, bewerkstelligt. Das Substrat weist vorzugsweise eine erste Metallisierungsebene an der Oberfläche des Substrats und eine weitere Metallisierungsebene innerhalb des Substrats auf, die für die Überkreuzungen verwendet wird.
  • Bezugnehmend auf 11 ist ein weiteres Beispiel eines Transformators gezeigt, welcher in Verbindung mit einem Zusammenbau als weiteres Beispiel verwendet werden kann. 11 zeigt eine Ansicht von oben des Transformators, welcher auf einem Substrat (nicht gezeigt) geformt ist. Der Transformator wie gezeigt in 11 besteht aus zwei Spulen 11.1 und 11.2, wobei jede Spule jeweils eine Windung aufweist. Eine erste Spule 11.1 der zwei Spulen ist auf dem Substrat angeordnet und zwischen zwei Höckern 5 der Anordnung von Höckern 5 verbunden, die beispielsweise zwischen dem Substrat 1 und dem Chip 2, wie gezeigt in 5, angeordnet ist. Eine zweite Spule 11.2 der zwei Spulen ist auf dem Chip angeordnet und mit einer elektrischen Schaltung in dem Chip verbunden. Das Substrat ist vorzugsweise ein Zweischichten-Substrat.

Claims (2)

  1. Zusammenbau, aufweisend: ein Substrat (1), einen auf dem Substrat (1) montierten Chip (2), eine spannungsgesteuerte Oszillatorschaltung (3) aufweisend einen Induktor (3.1; 7) und weitere Schaltungselemente (3.2), wobei der Induktor (3.1; 7) auf dem Substrat (1) montiert ist und die weiteren Schaltungselemente (3.2) auf oder in dem Chip (2) montiert sind, dadurch gekennzeichnet, dass der Induktor (3.1; 7) aus einer einzelnen Windung (7) mit symmetrischer Form besteht, welche auf der Oberfläche des Substrats (1) angeordnet ist, eine Kugelgitter-Anordnung zum Montieren des Chips (2) auf dem Substrat (1) angeordnet ist, wobei die einzelne Windung (7) zwischen zwei Kugeln (5) der Kugelgitter-Anordnung verbunden ist, und eine in einer weiteren Metallisierungsschicht unterhalb der Metallisierungsschicht der Windung (7) angeordnete Masseabschirmung (8) in Form einer metallischen Schicht oder einer elektrisch leitfähigen Schicht angeordnet ist.
  2. Zusammenbau nach Anspruch 1, wobei die spannungsgesteuerte Oszillatorschaltung (3) eine LC-Oszillatorschaltung aufweist, wobei die LC-Oszillatorschaltung den Induktor aufweist.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5154262B2 (ja) * 2008-02-26 2013-02-27 太陽誘電株式会社 電子部品
US8198714B2 (en) * 2008-03-28 2012-06-12 Broadcom Corporation Method and system for configuring a transformer embedded in a multi-layer integrated circuit (IC) package
US8237269B2 (en) * 2008-08-01 2012-08-07 Qualcomm Incorporated High Q transformer disposed at least partly in a non-semiconductor substrate
US9330826B1 (en) 2010-02-12 2016-05-03 The Board Of Trustees Of The University Of Alabama For And On Behalf Of The University Of Alabama Integrated architecture for power converters
US9263950B2 (en) 2010-04-30 2016-02-16 The Board Of Trustees Of The University Of Alabama Coupled inductors for improved power converter
US9281748B2 (en) 2012-03-02 2016-03-08 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Operating a DC-DC converter
US8901897B2 (en) 2012-03-02 2014-12-02 International Business Machines Corporation Operating a DC-DC converter
US9236347B2 (en) 2013-10-09 2016-01-12 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Operating and manufacturing a DC-DC converter
US9219422B1 (en) 2014-08-21 2015-12-22 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Operating a DC-DC converter including a coupled inductor formed of a magnetic core and a conductive sheet
US9379619B2 (en) 2014-10-21 2016-06-28 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Dividing a single phase pulse-width modulation signal into a plurality of phases
US9618539B2 (en) 2015-05-28 2017-04-11 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Sensing current of a DC-DC converter
TWI579997B (zh) * 2016-01-07 2017-04-21 Realtek Semiconductor Corp 積體電感結構

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999057763A1 (en) * 1998-05-06 1999-11-11 Conexant Systems, Inc. Leadframe having a paddle with an isolated area and a single paddle having a semiconductor device and a passive electronic component
US6268777B1 (en) * 1997-11-20 2001-07-31 Applied Micro Circuits Corporation Single inductor fully integrated differential voltage controlled oscillator with automatic amplitude adjustment and on-chip varactor
EP1128326A2 (de) * 2000-02-24 2001-08-29 The Goodyear Tire & Rubber Company Schaltungsmodul
WO2001095679A1 (en) * 2000-06-07 2001-12-13 Bluetronics Ab Module for radio communication
US6800936B2 (en) * 2001-05-07 2004-10-05 Sony Corporation High-frequency module device
US6838970B2 (en) * 1999-02-26 2005-01-04 Memscap Inductor for integrated circuit
WO2006020873A1 (en) * 2004-08-11 2006-02-23 Qualcomm Incorporated Coupled-inductor multi-band vco

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2288286A (en) 1994-03-30 1995-10-11 Plessey Semiconductors Ltd Ball grid array arrangement
GB2290171B (en) 1994-06-03 1998-01-21 Plessey Semiconductors Ltd Inductor chip device
US6162697A (en) * 1998-10-13 2000-12-19 Institute Of Microelectronics High Q inductor realization for use in MMIC circuits
US6338893B1 (en) * 1998-10-28 2002-01-15 Ngk Spark Plug Co., Ltd. Conductive paste and ceramic printed circuit substrate using the same
US6310386B1 (en) 1998-12-17 2001-10-30 Philips Electronics North America Corp. High performance chip/package inductor integration
US6183669B1 (en) * 1999-03-25 2001-02-06 Murata Manufacturing Co., Ltd. Paste composition, circuit board using the same, ceramic green sheet, ceramic substrate, and method for manufacturing ceramic multilayer substrate
JP2001185951A (ja) * 1999-12-24 2001-07-06 Murata Mfg Co Ltd 電圧制御発振器および通信装置
US6903617B2 (en) * 2000-05-25 2005-06-07 Silicon Laboratories Inc. Method and apparatus for synthesizing high-frequency signals for wireless communications
US6630725B1 (en) 2000-10-06 2003-10-07 Motorola, Inc. Electronic component and method of manufacture
JP3674501B2 (ja) * 2000-11-30 2005-07-20 株式会社村田製作所 感光性銅ペースト、銅パターンの形成方法、及びセラミック多層基板の製造方法
JP3614152B2 (ja) * 2001-08-07 2005-01-26 株式会社村田製作所 感光性導電ペースト、それを用いた回路基板及びセラミック多層基板の製造方法
JP3616605B2 (ja) * 2002-04-03 2005-02-02 沖電気工業株式会社 半導体装置
JP3980943B2 (ja) * 2002-06-06 2007-09-26 日本電波工業株式会社 Ｐｌｌ制御発振器
US20040075170A1 (en) * 2002-10-21 2004-04-22 Yinon Degani High frequency integrated circuits
US7230316B2 (en) * 2002-12-27 2007-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having transferred integrated circuit
DE10300955B4 (de) * 2003-01-13 2005-10-27 Epcos Ag Radar-Transceiver für Mikrowellen- und Millimeterwellenanwendungen
JP2004327946A (ja) 2003-04-30 2004-11-18 Samsung Electronics Co Ltd 低いインダクタンス、低いインダクタンス変化を有する高周波インダクタ及びその製造方法
EP1553812A3 (de) * 2003-12-11 2013-04-03 STMicroelectronics S.A. Halbleiterchip und Schaltungsanordnung mit abgeschirmter Induktivität
US20050133909A1 (en) 2003-12-18 2005-06-23 Intel Corporation Component packaging apparatus, systems, and methods
US7375598B2 (en) * 2004-02-19 2008-05-20 Texas Instruments Incorporated System and method for increasing radio frequency (RF)/microwave inductor-capacitor (LC) oscillator frequency tuning range
US7279391B2 (en) * 2004-04-26 2007-10-09 Intel Corporation Integrated inductors and compliant interconnects for semiconductor packaging
US7173498B2 (en) * 2004-09-28 2007-02-06 Texas Instruments Incorporated Reducing the coupling between LC-oscillator-based phase-locked loops in flip-chip ASICs
JP4795667B2 (ja) * 2004-11-05 2011-10-19 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR100688858B1 (ko) 2004-12-30 2007-03-02 삼성전기주식회사 스파이럴 3차원 인덕터를 내장한 인쇄회로기판 및 그 제조방법
US7295081B2 (en) * 2005-08-29 2007-11-13 Micron Technology, Inc. Time delay oscillator for integrated circuits
US8324028B2 (en) * 2006-12-01 2012-12-04 Infineon Technologies Ag Assembly comprising a support element and a chip, support element, method for shielding, and method for protecting

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6268777B1 (en) * 1997-11-20 2001-07-31 Applied Micro Circuits Corporation Single inductor fully integrated differential voltage controlled oscillator with automatic amplitude adjustment and on-chip varactor
WO1999057763A1 (en) * 1998-05-06 1999-11-11 Conexant Systems, Inc. Leadframe having a paddle with an isolated area and a single paddle having a semiconductor device and a passive electronic component
US6838970B2 (en) * 1999-02-26 2005-01-04 Memscap Inductor for integrated circuit
EP1128326A2 (de) * 2000-02-24 2001-08-29 The Goodyear Tire & Rubber Company Schaltungsmodul
WO2001095679A1 (en) * 2000-06-07 2001-12-13 Bluetronics Ab Module for radio communication
US6800936B2 (en) * 2001-05-07 2004-10-05 Sony Corporation High-frequency module device
WO2006020873A1 (en) * 2004-08-11 2006-02-23 Qualcomm Incorporated Coupled-inductor multi-band vco

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