DE10317101A1 - On-Chip-Rauschunterdrückungssystem und ein Verfahren, dieses herzustellen - Google Patents

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Abstract

Ein On-Chip-Rauschunterdrückungssystem und ein Verfahren, dieses herzustellen, sind bereitgestellt. Ein Rauschunterdrückungssystem ist mit einem Chip gekoppelt. Auf dem Chip sind Leiteinheiten zum Koppeln mit dem Rauschunterdrückungssystem vorgesehen, wodurch der Simultaneous Switching Noise des Chips reduziert wird.

Description

  • Die Erfindung schafft einen gehäusten Chip oder Die mit einem Rauschunterdrückungssystem. Insbesondere schafft die Erfindung ein Rauschunterdrückungssystem, das mit einem Chip elektrisch gekoppelt ist, eingerichtet, übermäßiges Rauschen zu reduzieren oder zu unterdrücken.
  • Es wird nun Bezug genommen auf 1. 1 stellt einen Querschnitt einer herkömmlichen auf einer Leiterplatte 11 befestigten Trägerstreifen-Gehäusestruktur 10 dar. Die Leiterplatte 11 weist eine obere Fläche 12 und eine untere Fläche 13 auf. Bei einer Vierschichten-Leiterplatte 11 können die obere Fläche 12 und die untere Fläche 13 eine der Schichten: Energiezufuhrschicht, Erdungsschicht, Signalschicht oder Geräteschicht sein. Passive Bauelemente 14 und 15 sind entweder auf der oberen Fläche 12 oder der unteren Fläche 13 mittels Surface Mount Technology (SMT) befestigt, wie aus dem Stand der Technik bekannt. Beispielsweise können die passiven Bauelemente 14 und 15 Entkoppel-Kondensatoren sein, die verwendet werden, um eine unerwünschte Kopplung zwischen Schaltkreisen oder den Simultaneous Switching Noise (SSN) zwischen der Energie-Zufuhrschicht und der Erdungsschicht eines Hochfrequenz-Schaltkreises zu reduzieren oder zu unterdrücken.
  • Es wird nun Bezug genommen auf 2. 2 ist eine Querschnittsansicht eines Ball Grid Array (BGA)-Gehäuses 20 gemäß dem Stand der Technik. Wie in 2 gezeigt, ist in einem Substrat 21 des BGA-Gehäuses 20 eine Leiterbahn 22 vorgesehen. Auf dem Substrat 21 ist ein Chip 23 befestigt und mit der Leiterbahn 22 des Substrates 21 mittels einer Drahtverbindung 24 gekoppelt. Ein passives Bauelement 14 ist auf einer oberen Fläche des Substrates 21 mittels SMT-Technologie befestigt. Der Chip 23 und das passives Bauelement 14 auf dem Substrat 21 sind mittels eines Encapsulants 25 gekapselt. Ferner kann das passives Bauelement 14 ein Entkoppel-Kondensator sein, der verwendet wird, um eine unerwünschte Kopplung zwischen Schaltkreisen oder einen SSN zwischen der Energiezufuhrschicht und der Erdungsschicht eines Hochfrequenz-Schaltkreises zu reduzieren oder zu unterdrücken.
  • Typischerweise ist der Entkoppel-Kondensator bevorzugt in der Nähe des Chips 23 angebracht, um das Leistungsverhalten des Entkoppel-Kondensators zu verbessern, um den SSN des Chips 23 zu reduzieren. Jedoch liegen bei den in 1 und 2 gezeigten Beispielen gemäß dem Stand der Technik der Chip 23 und der/die Entkoppel-Kondensator/en auf dem Substrat 21 oder der Leiterplatte 11 auf. In solch einem Fall ist unter Bezugnahme auf 3 die Effizienz des Entkoppel-Kondensators durch die akkumulierte Induktivität und den akkumulierten Widerstand im Koppelpfad reduziert. Dies führt dazu, dass die Leistungsfähigkeit des Entkoppel-Kondensators signifikant reduziert ist. Ferner nehmen unter Bezugnahme auf 1 die passiven Bauelemente 14 und 15 in der praktischen Anwendung einen Teil des Bereichs der oberen Fläche 12 oder der unteren Fläche 13 der Leiterplatte 11 ein. Unter Bezugnahme auf 2 ist das passive Bauelement 14 auf dem Substrat 21 angeordnet. Unter den oben beschriebenen Umständen gibt es, wenn sich die Anzahl der passiven Bauelemente 14 und 15 erhöht, keine Kapazität mehr für einen zusätzlichen Bonding-Pfad (bonding route) oder andere Vorrichtungen auf der Leiterplatte 11 oder auf dem Substrat 21. Mit anderen Worten schränkt die Gestaltung des Gehäuses gemäß dem Stand der Technik die Möglichkeit ein, die Abmaße der Leiterplatte 11 oder des Substrates 21 zu reduzieren.
  • Daher gibt es ein starkes Bedürfnis für ein verbessertes Chip-Gehäuse, das zuverlässig, kostengünstig und fähig ist, SSN effektiv zu unterdrücken.
  • Demgemäß liegt der Erfindung die Hauptaufgabe zugrunde, ein verbessertes Chip-Gehäuse in Verbindung mit einem Rauschunterdrückungssystem zu schaffen und ein Herstellungsverfahren desselben bereitzustellen, um die oben genannten Probleme zu lösen. Das Rauschunterdrückungssystem ist auf der oberen Fläche des Chips befestigt, so dass mittels des Rauschunterdrückungssystems die Energiezufuhreinheit und die Erdungseinheit so nah wie möglich zueinander angebracht werden können, wodurch die Leistungsfähigkeit des passiven Bauelements verbessert ist.
  • Der Erfindung liegt weiterhin die Aufgabe zugrunde, ein On-Chip-Rauschunterdrückungssystem und ein Herstellungsverfahren desselben bereitzustellen, um die Anzahl der zwischen dem Chip und dem Rauschunterdrückungssystem zu installierenden Vorrichtungen zu minimieren, wodurch die akkumulierte Impedanz zwischen dem Chip und dem Rauschunterdrückungssystem verringert wird, die durch einen Hochfrequenzschaltkreis hervorgerufen wird, wodurch die Leistungsfähigkeit des passives Bauelements verbessert ist.
    •
  • Der Erfindung liegt weiterhin die Aufgabe zugrunde, ein On-Chip-Rauschunterdrückungssystem und Herstellungsverfahren desselben bereitzustellen, bei dem das Rauschunterdrückungssystem direkt auf der oberen Fläche des Chips befestigt ist, wodurch viel Platz auf dem Substrat eingespart wird und es möglich wird, die Größe der Leiterplatte oder des Substrates zu verringern und daher die Kosten zu reduzieren.
  • Um die obigen Aufgaben zu lösen, werden ein On-Chip-Rauschunterdrückungssystem und ein Herstellungsverfahren desselben bereitgestellt. Ein Rauschunterdrückungssystem ist mit einem Chip gekoppelt. Es gibt Leiteinrichtungen, die auf dem Chip vorgesehen sind, mit dem Rauschunterdrückungssystem gekoppelt zu werden, wodurch der Simultaneous Switching Noise des Chips reduziert wird.
  • Gemäß einem Aspekt dieser Erfindung ist ein On-Chip-Rauschunterdrückungssystem bereitgestellt. Das On-Chip-Rauschunter drückungssystem weist einen Chip, eine auf dem Chip vorgesehene und mit dem Chip elektrisch gekoppelte Energiezufuhreinheit, eine auf dem Chip vorgesehene und mit dem Chip elektrisch gekoppelte Erdungseinheit, eine auf einer oberen Fläche des Chips und mit der Energiezufuhreinheit und der Erdungseinheit elektrisch gekoppelte installierte Leiteinheit und zumindest ein Rauschunterdrückungssystem auf, das eine Verbindungseinheit und eine Rauschunterdrückungseinheit aufweist, wobei die Verbindungseinheit mit der Rauschunterdrückungseinheit elektrisch gekoppelt ist, und wobei die Verbindungseinheit mit der Leiteinheit elektrisch gekoppelt ist.
  • Gemäß einem anderen Aspekt dieser Erfindung ist ein Verfahren zum Herstellen eines On-Chip-Rauschunterdrückungssystems bereitgestellt, das die Schritte aufweist:
    Bereitstellen eines Chips mit einer Energiezufuhreinheit und einer Erdungseinheit darauf;
    Ausbilden einer Leiteinrichtungsschicht auf einer oberen Fläche des Chips;
    Ätzen der Leiteinrichtungsschicht, um die Leiteinrichtungen auszubilden;
    Bereitstellen eines Rauschunterdrückungssystems;
    Verwenden der Surface Mount Technology, um das Rauschunterdrückungssystem auf der oberen Fläche des Chips zu installieren und das Rauschunterdrückungssystem mit den Leiteinrichtungen zu verbinden; und
    Verbinden des Übergangs zwischen dem Rauschunterdrückungssystem und den Leiteinrichtungen derart, dass das Rauschunterdrückungssystem mit den Leiteinrichtungen elektrisch gekoppelt ist.
    •
  • Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert.
  • Es zeigen
  • 1 eine Querschnittsansicht einer herkömmlichen Trägerstreifen-Gehäuse-Anordnung, die auf einer Leiterplatte befestigt ist.
  • 2 eine Querschnittsansicht eines Ball Grid Array (BGA)-Gehäuses gemäß dem Stand der Technik.
  • 3 den Simultaneous Switching Noise (SSN), der durch den Chip, die Drahtverbindung und die Leiterbahn akkumuliert wird.
  • 4 eine Querschnittsansicht, die das erfindungsgemäße BGA-Gehäuse zeigt.
  • 5 eine Querschnittsansicht eines Ausführungsbeispiels dieser Erfindung.
  • 6 eine Querschnittsansicht eines Ausführungsbeispiels dieser Erfindung.
  • 7 ein Diagramm eines Schaltkreises dieser Erfindung.
  • Es wird nun Bezug genommen auf 4 bis 6. Die Erfindung ist auf ein Chip-Gehäuse in Kombination mit einem Rauschunterdrückungssystem sowie ein Herstellungsverfahren desselben gerichtet. Wie in 4 gezeigt, sind eine Energiezufuhreinheit 30, eine Erdungseinheit 40 und ein Rauschunterdrückungssystem 50 direkt auf dem Chip 60 angeordnet und miteinander elektrisch gekoppelt, so dass das Rauschunterdrückungssystem 50 eine unerwünschte Kopplung zwischen Schaltkreisen oder einen SSN zwischen der Energiezufuhrschicht und der Erdungsschicht eines Hochfrequenz-Schaltkreises auf effektivere Weise unterdrücken kann. Solch ein Chip 60 mit dem direkt darauf angebrachten Rauschunterdrückungssystem 50 wird dann auf einem Substrat 70 angebracht. Die notwendige elektrische Verbindung wird bereitgestellt. Schließlich wird der Chip 60 mit dem Rauschunterdrückungssystem 50 auf dem Substrat 70 unter Verwenden eines Encapsulants 80 gehäust.
  • Wie in 4 bis 6 gezeigt, sind im Chip 60 die Energiezufuhreinheit 30 und die Erdungseinheit 40 vorgesehen. Sowohl die Energiezufuhreinheit 30 als auch die Erdungseinheit 40 weisen entsprechende Kontaktierflächen (Bond-Pads) 41 und Drahtverbindungen 42 auf. Die Kontaktierflächen 41 sind auf dem Chip 60 angeordnet und miteinander elektrisch gekoppelt. Die Drahtverbindungen 42, die mit leitfähigen Leiterbahnen (nicht gezeigt) auf dem Substrat 70 elektrisch gekoppelt sind, sind auf den jeweiligen Kontaktierflächen 41 aufgelötet.
  • Wie am Besten in 5 zu sehen, sind gemäß dem ersten Ausführungsbeispiel dieser Erfindung im Chip 60 eine erste Leiteinrichtung 61 und eine zweite Leiteinrichtung 62 installiert. Die erste Leiteinrichtung 61 ist in einem ersten Bereich 63 im Chip 60 befestigt, und die zweite Leiteinrichtung 62 ist in einem zweiten Bereich 64 im Chip 60 befestigt, wobei der erste und der zweite Bereich 63 und 64 mit einer Außenumgebung gekoppelt sind. Die erste Leiteinrichtung 61 ist mit der Kontaktierfläche 41 der Energiezufuhreinheit 30 gekoppelt, und die zweite Leiteinrichtung 62 ist mit der Kontaktierfläche 41 der Erdungseinheit 40 gekoppelt (nicht gezeigt). Auf der oberen Fläche 67 des Chips 60 ist eine Schutzschicht vorgesehen. Eine Öffnung 65 der ersten Leiteinrichtung und eine Öffnung 66 der zweiten Leiteinrichtung sind in der Schutzschicht ausgebildet, wobei die Öffnung 65 der ersten Leiteinrichtung mit der ersten Leiteinrichtung 61 im ersten Bereich 63 gekoppelt ist, und wobei die Öffnung 66 der zweiten Leiteinrichtung mit der zweiten Leiteinrichtung 62 im zweiten Bereich 64 gekoppelt ist, wobei der erste Bereich 63 und der zweite Bereich 64 auf dem Chip so angeordnet sind, dass die erste und die zweite Leiteinrichtung 61 und 62 mit einer Außenumgebung gekoppelt sind. Das Rauschunterdrückungssystem 50 weist eine Verbindungseinheit 51 und eine Rauschunterdrückungseinheit 52 auf, und beide sind miteinander elektrisch gekoppelt. Die Verbindungseinheit 51 weist zwei Verbindungsanschlüsse 53 auf, die von der Öffnung 65 der ersten Leiteinrichtung bzw. von der Öffnung 66 der zweiten Leiteinrichtung hervorstehen und jeweils mit der ersten Leiteinrichtung 61 im ersten Bereich 63 bzw. der zweiten Leiteinrichtung 62 im zweiten Bereich 64 gekoppelt sind. Das Rauschunterdrückungssystem 50 kann ein passives Bauelement sein, wie beispielsweise ein Entkoppel-Kondensator, und die oben beschriebenen Leiteinrichtungen 61 und 62 sind innere Schaltkreise des Chips 60. Die Energiezufuhreinheit 30, die Erdungseinheit 40 und das Rauschunterdrückungssystem 50 können an einer Seite des Chips 60 installiert sein.
  • Wie am Besten in 6 zu sehen, sind gemäß dem zweiten Ausführungsbeispiel dieser Erfindung ein Rauschunterdrückungssystem 50 und eine zusätzliche Leiteinheit 90 auf der oberen Fläche 67 des Chips 60 installiert. Die Leiteinheit 90 weist eine erste Leiteinrichtung 61' und eine zweite Leiteinrichtung 62' auf, die im ersten Bereich 63' bzw. im zweiten Bereich 64' des Chips 60 angeordnet sind. Die erste Leiteinrichtung 61' ist mit der Kontaktierfläche 41 der Energiezufuhreinheit 30 elektrisch gekoppelt, und die zweite Leiteinrichtung 62' ist mit der Kontaktierfläche 41 der Erdungseinheit 40 elektrisch gekoppelt. Über den Leiteinrichtungen 61' und 62' sowie über dem Chip 60 ist ein Schutzschicht 100 vorgesehen. In der Schutzschicht 100 sind eine Öffnung 65' der ersten Leiteinrichtung und eine Öffnung 66' der zweiten Leiteinrichtung ausgebildet. Die Öffnung 65' der ersten Leiteinrichtung und die Öffnung 66' der zweiten Leiteinrichtung korrespondieren mit der ersten Leiteinrichtung 61' im ersten Bereich 63' bzw. der zweiten Leiteinrichtung 62' im zweiten Bereich 64'. Der erste und der zweite Bereich 63' und 64' sind auf dem Chip 60 angeordnet. Die Verbindungseinheit 51 des Rauschunterdrückungssystems 50 weist zwei Verbindungsanschlüsse 53 auf, die von der Öffnung 65' der ersten Leiteinrichtung bzw. der Öffnung 66' der zweiten Leiteinrichtung hervorstehen und mit der ersten Leiteinrichtung 61' im ersten Bereich 63' bzw. der zweiten Leiteinrichtung 62' im zweiten Bereich 64' elektrisch gekoppelt sind. Die oben beschriebenen Leiteinrichtungen 61' und 62' können ein Schaltkreis sein, und das Rauschunterdrückungssystem 50 kann ein Entkoppel-Kondensator sein.
  • Wie in 4 gezeigt, ist ein Chip 60 in Kombination mit einem Rauschunterdrückungssystem 50 auf einem Ball Grid Array (BGA) -Substrat 70 installiert. Das Substrat 70 weist leitfähige Leiterbahnen (nicht gezeigt) auf, die mit der Energiezufuhr bzw. der Masse gekoppelt sind. Die Energiezufuhreinheit 30 und die Erdungseinheit 40 des Chips 60 sind mittels der Drahtverbindung 42 mit der Energie-Leiterbahn und der Erdungs-Leiterbahn des Substrates 70 elektrisch gekoppelt. Der Chip 60 mit dem Rauschunterdrückungssystem 50 ist auf dem Substrat 70 mittels eines Encapsulants 80 gekapselt. Bevorzugt ist die Leiteinrichtung 90 eine Metall-Verteilerschicht.
  • 7 stellt ein Ersatzschaltbild dar, das das Rauschunterdrückungssystem 50 auf dem Chip 60 zeigt. Der Simultaneous Switching Noise (SSN), hervorgerufen durch ein schnelles Umschalten zwischen der Drahtverbindung 42 und der Leiterbahn des Substrats 70, wird unterdrückt.
  • Erfindungsgemäß weist ein Verfahren zum Herstellen des On-Chip-Rauschunterdrückungssystems die Schritte auf:
    Bereitstellen eines Chips mit einer Erdungseinheit und einer Energiezufuhreinheit;
    Ausbilden einer Leitschicht auf der oberen Fläche des Chips; Ätzen der Leitschicht, um die Leiteinrichtungen auszubilden; Bereitstellen eines Rauschunterdrückungssystems;
    Verwenden der Surface Mount Technology, um das Rauschunterdrückungssystem auf der oberen Fläche des Chips zu installieren und das Rauschunterdrückungssystem mit den Leiteinrichtungen zu koppeln; und
    Verbinden des Übergangs zwischen dem Rauschunterdrückungssystem und den Leiteinrichtungen derart, dass das Rauschunterdrückungssystem mit den Leiteinrichtungen elektrisch gekoppelt ist.
  • Die Leitschicht ist aus leitfähigen Materialien hergestellt, die auf die obere Fläche des Chips gesputtert werden und selektiv weggeätzt werden, sodass eine Mehrzahl von Leiteinrichtungen ausgebildet wird.
  • Zusammenfassend weist die Erfindung die folgenden Vorteile auf
    • 1. Das Rauschunterdrückungssystem ist direkt auf dem Chip installiert und mit dem Chip elektrisch gekoppelt, wodurch der Abstand der Verbindung zwischen dem Chip und dem Rauschunterdrückungssystem verringert ist.
    • 2. Der Simultaneous Switching Noise (SSN) wird wirksam unterdrückt.
    • 3. Die Anzahl der auf dem Substrat oder der Leiterplatte erforderlichen Einrichtungen ist reduziert, so dass die Größe des Substrates oder der Leiterplatte verringert werden kann, wodurch sich die Kosten reduzieren.

Claims (19)

  1. On-Chip-Rauschunterdrückungssystem, aufweisend: einen Chip (60); eine Energiezufuhreinheit (30), die auf dem Chip (60) vorgesehen ist und mit dem Chip (60) elektrisch gekoppelt ist; eine Erdungseinheit (40), die auf dem Chip (60) vorgesehen ist und mit dem Chip (60) elektrisch gekoppelt ist; eine Leiteinheit (61, 62, 61', 62'), die auf einer oberen Fläche (67) des Chips (60) installiert ist und mit der Energiezufuhreinheit (30) und der Erdungseinheit (40) elektrisch gekoppelt ist; und zumindest ein Rauschunterdrückungssystem (50), das eine Verbindungseinheit (51) und eine Rauschunterdrückungseinheit (52) aufweist, wobei die Verbindungseinheit (51) mit der Rauschunterdrückungseinheit (52) elektrisch gekoppelt ist, und wobei die Verbindungseinheit (51) mit der Leiteinheit (61, 62, 61', 62') elektrisch gekoppelt ist.
  2. On-Chip-Rauschunterdrückungssystem gemäß Anspruch 1, wobei auf der Leiteinheit (61, 62, 61', 62') und dem Chip (60) eine Schutzschicht (100) vorgesehen ist, und wobei eine Öffnung (65, 66, 65', 66') der Leiteinheit (61, 62, 61', 62') am Übergang zwischen der Leiteinheit (61, 62, 61', 62') und der Verbindungseinheit (51) des Rauschunterdrückungssystems (50) vorgesehen ist.
  3. On-Chip-Rauschunterdrückungssystem gemäß Anspruch 1, wobei die Leiteinheit (61, 62, 61', 62') zumindest eine erste Leiteinrichtung (61, 61') und zumindest eine zweite Leiteinrichtung (62, 62') aufweist, die in einem ersten Bereich (63, 63') bzw. einem zweiten Bereich (64, 64') des Chips (60) installiert sind, und wobei die erste Leiteinrichtung (61, 61') mit der Energiezufuhreinheit (301 elektrisch gekoppelt ist und die zweite Leiteinrichtung (62, 62') mit der Erdungseinheit (40) elektrisch gekoppelt ist.
  4. On-Chip-Rauschunterdrückungssystem gemäß Anspruch 3, wobei eine Öffnung (65, 65') der ersten Leiteinrichtung (61, 61') und eine Öffnung (65, 65') der zweiten Leiteinrichtung (62, 62') entsprechend der ersten Leiteinrichtung (61, 61') im ersten Bereich (63, 63') bzw. der zweiten Leiteinrichtung (62, 62') im zweiten Bereich (64, 64') in der Schutzschicht (100) vorgesehen sind, die die Leiteinheit (61, 62, 61', 62') und den Chip (60) bedeckt.
  5. On-Chip-Rauschunterdrückungssystem gemäß Anspruch 4, wobei die Verbindungseinheit (51) des Rauschunterdrückungssystems (50) zwei Verbindungsanschlüsse (53) aufweist, die durch die erste bzw. die zweite Leitungsöffnung (61, 61', 62, 62') so hervorstehen, dass sie mit der ersten und der zweiten Leiteinrichtung (61, 61', 62, 62') elektrisch gekoppelt sind.
  6. On-Chip-Rauschunterdrückungssystem gemäß Anspruch 3, wobei der erste und der zweite Bereich (63, 63', 64, 64') auf dem Chip (60) angeordnet sind.
  7. On-Chip-Rauschunterdrückungssystem gemäß Anspruch 3, wobei die Leiteinrichtung (61, 62, 61', 62') ein Schaltkreis ist.
  8. On-Chip-Rauschunterdrückungssystem gemäß Anspruch 1, wobei das Rauschunterdrückungssystem (50) ein passives Bauelement ist.
  9. On-Chip-Rauschunterdrückungssystem gemäß Anspruch 1, wobei das Rauschunterdrückungssystem (50) ein Entkoppel-Kondensator ist.
  10. On-Chip-Rauschunterdrückungssystem, aufweisend: einen Chip (60); und zumindest ein Rauschunterdrückungssystem (50), das mit einer Fläche (67) des Chips (60) elektrisch gekoppelt ist.
  11. On-Chip-Rauschunterdrückungssystem gemäß Anspruch 10, wobei das Rauschunterdrückungssystem (50) ein Entkoppel-Kondensator ist.
  12. On-Chip-Rauschunterdrückungssystem gemäß Anspruch 10, wobei das Rauschunterdrückungssystem (50) zwei Anschlüsse (42) aufweist, die mit Leiteinrichtungen (61, 62, 61', 62') auf der oberen Schicht des Chips (60) elektrisch gekoppelt sind und mit einer Energiezufuhreinheit (30) bzw. einer Erdungseinheit (40) des Chips (60) elektrisch gekoppelt sind.
  13. On-Chip-Rauschunterdrückungssystem gemäß Anspruch 10, wobei die beiden Anschlüsse (41) des Rauschunterdrückungssystems (50) mit einer zusätzlichen Leiteinrichtung (90) auf dem Chip (60) elektrisch gekoppelt sind und mit einer Energiezufuhr und Masse gekoppelt sind.
  14. On-Chip-Rauschunterdrückungssystem gemäß Anspruch 13, wobei die zusätzliche Leiteinrichtung (90) auf dem Chip (60) eine Verteilerschicht ist.
  15. Verfahren zum Herstellen eines On-Chip-Rauschunterdrückungssystems, aufweisend die Schritte: Bereitstellen eines Chips (60) mit einer Energiezufuhreinheit (30) und einer Erdungseinheit (40) darauf; Ausbilden einer Leiteinrichtungsschicht auf einer oberen Fläche (67) des Chips (60); Ätzen der Leiteinrichtungsschicht, um die Leiteinrichtungen (61, 62, 61', 62') auszubilden; Bereitstellen eines Rauschunterdrückungssystems (50); Verwenden der Surface Mount Technology, um das Rauschunterdrückungssystem (50) auf der oberen Fläche (67) des Chips (60) zu installieren und das Rauschunterdrückungssystem (50) mit den Leiteinrichtungen (61, 62, 61', 62') zu koppeln; und Verbinden des Übergangs zwischen dem Rauschunterdrückungssystem (50) und den Leiteinrichtungen (61, 62, 61', 62') derart, dass das Rauschunterdrückungssystem (50) mit den Leiteinrichtungen (61, 62, 61', 62') elektrisch gekoppelt ist.
  16. On-Chip-Rauschunterdrückungssystem gemäß Anspruch 15, wobei die Leiteinrichtungsschicht aus elektrisch leitfähigen Material hergestellt ist, das auf die obere Fläche (67) des Chips (60) gesputtert ist.
  17. On-Chip-Rauschunterdrückungssystem gemäß Anspruch 15, wobei das Rauschunterdrückungssystem (50) ein passives Bauelement ist.
  18. On-Chip-Rauschunterdrückungssystem gemäß Anspruch 15, wobei das Rauschunterdrückungssystem (50) ein Entkoppel-Kondensator ist.
  19. On-Chip-Rauschunterdrückungssystem gemäß Anspruch 15, wobei die Leiteinrichtungen (61, 62, 61', 62') Schaltkreisschichten im Inneren des Chips (60) sind.
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6642136B1 (en) * 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
US7531417B2 (en) * 1998-12-21 2009-05-12 Megica Corporation High performance system-on-chip passive device using post passivation process
US8421158B2 (en) * 1998-12-21 2013-04-16 Megica Corporation Chip structure with a passive device and method for forming the same
US6869870B2 (en) * 1998-12-21 2005-03-22 Megic Corporation High performance system-on-chip discrete components using post passivation process
US8178435B2 (en) 1998-12-21 2012-05-15 Megica Corporation High performance system-on-chip inductor using post passivation process
US6303423B1 (en) * 1998-12-21 2001-10-16 Megic Corporation Method for forming high performance system-on-chip using post passivation process
US7247932B1 (en) 2000-05-19 2007-07-24 Megica Corporation Chip package with capacitor
US6815324B2 (en) * 2001-02-15 2004-11-09 Megic Corporation Reliable metal bumps on top of I/O pads after removal of test probe marks
TWI313507B (en) * 2002-10-25 2009-08-11 Megica Corporatio Method for assembling chips
US6759275B1 (en) 2001-09-04 2004-07-06 Megic Corporation Method for making high-performance RF integrated circuits
US6613606B1 (en) 2001-09-17 2003-09-02 Magic Corporation Structure of high performance combo chip and processing method
US7099293B2 (en) 2002-05-01 2006-08-29 Stmicroelectronics, Inc. Buffer-less de-skewing for symbol combination in a CDMA demodulator
TW578292B (en) * 2002-11-22 2004-03-01 Via Tech Inc Chip to eliminate noise and manufacturing method thereof
US8368150B2 (en) * 2003-03-17 2013-02-05 Megica Corporation High performance IC chip having discrete decoupling capacitors attached to its IC surface
US7098528B2 (en) * 2003-12-22 2006-08-29 Lsi Logic Corporation Embedded redistribution interposer for footprint compatible chip package conversion
US8022544B2 (en) 2004-07-09 2011-09-20 Megica Corporation Chip structure
US7452803B2 (en) * 2004-08-12 2008-11-18 Megica Corporation Method for fabricating chip structure
US8008775B2 (en) 2004-09-09 2011-08-30 Megica Corporation Post passivation interconnection structures
US7355282B2 (en) 2004-09-09 2008-04-08 Megica Corporation Post passivation interconnection process and structures
JP4545537B2 (ja) * 2004-09-17 2010-09-15 富士通セミコンダクター株式会社 半導体装置及び半導体装置ユニット
US7508261B2 (en) * 2005-01-19 2009-03-24 Micro-Mobio, Inc. Systems of miniaturized compatible radio frequency wireless devices
US8294279B2 (en) 2005-01-25 2012-10-23 Megica Corporation Chip package with dam bar restricting flow of underfill
US8384189B2 (en) 2005-03-29 2013-02-26 Megica Corporation High performance system-on-chip using post passivation process
TWI269420B (en) 2005-05-03 2006-12-21 Megica Corp Stacked chip package and process thereof
US7456655B1 (en) 2005-05-16 2008-11-25 Marvell Israel (Misl) Ltd. System and process for overcoming wire-bond originated cross-talk
TWI330863B (en) 2005-05-18 2010-09-21 Megica Corp Semiconductor chip with coil element over passivation layer
CN1901161B (zh) 2005-07-22 2010-10-27 米辑电子股份有限公司 连续电镀制作线路组件的方法及线路组件结构
US8421227B2 (en) * 2006-06-28 2013-04-16 Megica Corporation Semiconductor chip structure
US8749021B2 (en) * 2006-12-26 2014-06-10 Megit Acquisition Corp. Voltage regulator integrated with semiconductor chip
US8193636B2 (en) * 2007-03-13 2012-06-05 Megica Corporation Chip assembly with interconnection by metal bump
US7964961B2 (en) * 2007-04-12 2011-06-21 Megica Corporation Chip package
US8076786B2 (en) * 2008-07-11 2011-12-13 Advanced Semiconductor Engineering, Inc. Semiconductor package and method for packaging a semiconductor package
JP5335931B2 (ja) * 2008-12-26 2013-11-06 メギカ・コーポレイション 電力管理集積回路を有するチップ・パッケージおよび関連技術
US9660017B2 (en) * 2015-01-20 2017-05-23 Mediatek Inc. Microelectronic package with surface mounted passive element
CN111682012B (zh) * 2020-08-11 2020-12-18 光梓信息科技（上海）有限公司 一种基于晶圆级封装的电源退耦系统、结构及其制备方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03283459A (ja) * 1990-03-30 1991-12-13 Hitachi Ltd 半導体集積回路装置
US5095402A (en) * 1990-10-02 1992-03-10 Rogers Corporation Internally decoupled integrated circuit package
JPH04326565A (ja) * 1991-04-26 1992-11-16 Nec Corp 半導体集積回路装置
US5523619A (en) * 1993-11-03 1996-06-04 International Business Machines Corporation High density memory structure
JP3160198B2 (ja) * 1995-02-08 2001-04-23 インターナショナル・ビジネス・マシーンズ・コーポレ−ション デカップリング・コンデンサが形成された半導体基板及びこれの製造方法
EP0732107A3 (de) * 1995-03-16 1997-05-07 Toshiba Kk Abschirmvorrichtung für ein Schaltungssubstrat
JP3177464B2 (ja) * 1996-12-12 2001-06-18 株式会社日立製作所 入出力回路セル及び半導体集積回路装置
US5869894A (en) * 1997-07-18 1999-02-09 Lucent Technologies Inc. RF IC package
US6184585B1 (en) * 1997-11-13 2001-02-06 International Rectifier Corp. Co-packaged MOS-gated device and control integrated circuit
US6222276B1 (en) * 1998-04-07 2001-04-24 International Business Machines Corporation Through-chip conductors for low inductance chip-to-chip integration and off-chip connections
US6424034B1 (en) * 1998-08-31 2002-07-23 Micron Technology, Inc. High performance packaging for microprocessors and DRAM chips which minimizes timing skews
US6181008B1 (en) * 1998-11-12 2001-01-30 Sarnoff Corporation Integrated circuit power supply
US6222246B1 (en) * 1999-01-08 2001-04-24 Intel Corporation Flip-chip having an on-chip decoupling capacitor
US6236103B1 (en) * 1999-03-31 2001-05-22 International Business Machines Corp. Integrated high-performance decoupling capacitor and heat sink
US6084464A (en) * 1999-10-29 2000-07-04 Vlsi Technology, Inc On-chip decoupling capacitor system with parallel fuse
US6228682B1 (en) * 1999-12-21 2001-05-08 International Business Machines Corporation Multi-cavity substrate structure for discrete devices
US6608375B2 (en) * 2001-04-06 2003-08-19 Oki Electric Industry Co., Ltd. Semiconductor apparatus with decoupling capacitor
TW578292B (en) * 2002-11-22 2004-03-01 Via Tech Inc Chip to eliminate noise and manufacturing method thereof

Also Published As

Publication number Publication date
US20040164408A1 (en) 2004-08-26
GB2395601B (en) 2005-09-28
US6756664B2 (en) 2004-06-29
GB0310609D0 (en) 2003-06-11
TW200409334A (en) 2004-06-01
GB2395601A (en) 2004-05-26
TW578292B (en) 2004-03-01
US20040099934A1 (en) 2004-05-27

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