JP2006102845A - 機能素子パッケージ及びその製造方法、機能素子パッケージを有する回路モジュール及びその製造方法 - Google Patents

機能素子パッケージ及びその製造方法、機能素子パッケージを有する回路モジュール及びその製造方法 Download PDF

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Abstract

【課題】 機能素子体の封止構造を有して小型薄型化を図る。
【解決手段】 機能面に微小な可動部を有する機能素子体12を実装したパッケージ基板11と、機能素子体12の周辺回路を構成した薄膜多層回路体14とを接着樹脂枠体13を介して接合して、機能素子体12を封装する中空部15を構成する。
【選択図】 図1

Description

本発明は、各種の機能素子体をほぼ同サイズの外部接続用電極を有するパッケージ基板に実装した機能素子パッケージ及びその製造方法に関し、さらに詳しくは可動部を有する例えば微小電子機械部品(MEMS:Micro Electro Mechanical Systems)や圧電薄膜共振素子(FBAR:Film Bulk Acoustic Resonator)或いは弾性表面波素子(SAW:Surface Acoustic Wave Device)等の機能素子体と、この機能素子体の整合回路等の回路部とを有する機能素子パッケージ及びその製造方法並びにこの機能素子パッケージを有する回路モジュール及びその製造方法に関する。
パーソナルコンピュータ、携帯電話機、ビデオ機器、オーディオ機器等の各種モバイル電子機器においては、近年小型軽量化や多機能化、高機能化或いは高速処理化等が図られている。モバイル電子機器等においては、このために微細な配線パターンを有する配線層を多層に形成して高密度配線化を図った実装基板が用いられ、またこの実装基板に対して小型で多機能化等が図られた電子部品や各種の半導体ディバイスをフリップチップ実装法等の表面実装法によって実装して所定の回路モジュールを構成している。
また、回路モジュールには、例えば半導体ディバイスが、樹脂モールドやセラミックパッケージから突出された端子片を介する実装方法から、非パッケージ状態のいわゆるベアチップを実装基板に対して直接実装することによってチップサイズ化を図った実装法も採用されている。回路モジュールは、実装基板に形成した多数個の実装用電極上に予め半田バンプ等の接続子を設け、この実装基板に対して位置決めして組み合わされたベアチップをリフロー半田等によって半田付けする。回路モジュールは、実装基板が実装領域をチップサイズとほぼ同等にして実装面積の狭域化や多ピン化の対応を図ることによって電子部品や半導体等の高密度実装を可能とし、また信号伝達の高速化等も実現している。回路モジュールは、実装基板に実装したベアチップを絶縁樹脂により封止することによって、他の実装部品との絶縁や機械的保護が図られるようにする。
ところで、可動子や振動子が設けられた機能面を有するMEMSやFBAR或いはSAW等の機能ディバイスにおいては、上述した半導体ディバイスのように機能素子を実装基板に対して表面実装して絶縁樹脂で封止する構造を採用すると、可動子や振動子が固定されて動作不能となり機能することができないといった問題がある。機能素子パッケージにおいては、機能素子体の微細な可動部が露出した状態にあると、パッケージ化工程や回路モジュールの製造工程時に負荷される温度変化やエッチング液等の影響を受けて特性変化が生じる虞がある。
上述した機能ディバイスは、従来、例えば図16に示すように機能素子パッケージ100として提供され、実装基板201等に実装されて所定の回路モジュール200を構成する。機能素子パッケージ100は、多層の配線層を有するパッケージ基板101に凹陥部102を形成し、この凹陥部102内に例えばベア状態のSAW素子103を実装するとともに、凹陥部102を絶縁プレート104によって閉塞してなる。パッケージ基板101には、第1主面101aに開口する凹陥部102の底面102aに多数個の外部接続用電極105が内周壁に沿って形成されるとともに、これら外部接続用電極105とそれぞれ対応して第2主面101b側に多数個の外部実装用電極106が形成されている。
パッケージ基板101は、相対する外部接続用電極105と外部実装用電極106とが内層に形成された図示しない配線パターンやビアを介して接続される。パッケージ基板101には、凹陥部102内にベア状態のSAW素子103がダイボンドされ、各外部接続用電極105がこのSAW素子103側の相対する入出力用電極107とワイヤボンディング法によりワイヤ108によって接続される。
機能素子パッケージ100は、パッケージ基板101にSAW素子103を実装した状態で、凹陥部102を絶縁プレート104によって閉塞する。絶縁プレート104は、セラミック板、金属板或いはガラス板等によって形成されており、真空雰囲気或いは還元雰囲気中においてパッケージ基板101上に接着樹脂109によって固定される。機能素子パッケージ100は、パッケージ基板101の凹陥部102内においてSAW素子103が振動子を可動状態に保持されて気密状態に封止される。
機能素子パッケージ100は、主面201aに実装用電極202が形成されるとともに所定の回路パターン203が形成された実装基板201に実装されて回路モジュール200を構成する。実装基板201は、主面201a上に各実装用電極202が機能素子パッケージ100側の外部実装用電極106と対向して形成されており、これら実装用電極202に例えば半田ボール204がそれぞれ接合される。実装基板201には、機能素子パッケージ100が各実装用電極202上に相対する外部実装用電極106を半田ボール204を介して対向するように組み合わされ、リフロー半田処理を施して半田ボール204を溶融、硬化することによって実装される。
機能素子パッケージ100においては、加工性が悪いガラス基板やセラミック基板等を用いたパッケージ基板101に凹陥部102を形成するためにコストアップとなるとともに、凹陥部102が多数個の外部接続用電極105を形成するスペースやワイヤ108の引き回しスペースを確保するためにSAW素子103の外形よりも大きな開口寸法と高さを以ってパッケージ基板101形成される。したがって、機能素子パッケージ100は、例えば実装基板201に実装して回路モジュール200を構成する場合に、大きな実装スペースと厚みを必要とさせることで、この回路モジュール200を大型化させてしまうといった問題があった。
ところで、機能素子パッケージにおいては、上述した問題を解決するために、パッケージ基板や実装用基板上に適宜の構成によって機能素子を実装する中空部を形成する種々の実装方法が検討されている。例えば、特許文献1には、チップのアクティブ面を囲んで接着層を構成する絶縁樹脂枠と接続用バンプとを設け、アクティブ面を対向面としてチップを実装基板に対してフェースダウン実装(表面実装)するマイクロパッケージ構造が開示されている。
かかるマイクロパッケージ構造においては、チップのアクティブ面と実装基板の主面との間に絶縁樹脂枠によって囲まれた中空部が構成される。かかるマイクロパッケージ構造によれば、実装基板に対してアクティブ面を有するチップを、他の電子部品やベアチップ等と同様にフェースダウン実装することが可能である。したがって、かかるマイクロパッケージ構造によれば、モジュールの薄型化や実装工程の効率が向上されるようになる。なお、例えば特許文献2や特許文献3にも同様の実装方法が開示されている。
特許第3514349号公報 特開2000−124767号公報 特許第3196663号公報
ところで、機能素子パッケージにおいては、MEMS素子等の微細な可動部を有する機能素子体を備える場合に、可動部が静電気による帯電等の耐環境性や気密性等の影響を受けやすく、電気的特性や機能特性(寿命)が大きく変化する。したがって、かかる機能素子パッケージは、一連のディバイス製作工程におけるパッケージ工程及びモジュール工程が、低温プロセスによって行われることが好ましい。また、かかる機能素子パッケージにおいては、機能素子体を、上述した様々な外部要因からの影響を抑制する気密状態に保持して安定した動作が行われるように構成する必要がある。
機能素子パッケージは、このようにディバイス工程時或いは使用時においても機能素子体を真空或いは還元雰囲気下で気密状態に保持する必要があるため、上述した各特許文献に記載されるような中空部が開放される実装技術では信頼性が低下するために適用し得ない。また、特許文献1においては、上述したように薄型化では有効であるが、チップに接続バンプを形成する領域と枠状の絶縁樹脂層を形成する領域とを設けることから、チップ自体が大型化してしまう。なお、特許文献1においては、実装基板に対して、外形寸法とほぼ同等の領域にチップを実装することが可能ではあるが、このチップの大型化により、モジュール全体の小型化にさほど貢献度し得ない。
一方、回路モジュールにおいては、例えば高周波回路モジュールのように機能素子のインピーダンスマッチングを図るため機能素子パッケージの整合回路や入出力信号を制御する制御回路等の周辺回路が必要となる。回路モジュールにおいては、一般にかかる周辺回路がチップ部品によって構成され、機能素子パッケージを実装するモジュール基板に実装される。回路モジュールにおいては、これら周辺回路チップを線路損失やノイズの低減或いは高速処理化等のために機能素子パッケージに近接して実装する。回路モジュールにおいては、この機能素子パッケージや周辺チップの実装条件等によってモジュール基板の設計に大きな制限を受け、高密度配線化や高密度実装化による小型化の実現に大きな支障があった。
また、回路モジュール200においては、図17に示すようにモジュール基板201に複数個の機能素子パッケージ100A、100Bを搭載する場合に、上述した対応から各機能素子パッケージ100A、100Bに対してそれぞれの周辺回路チップ205A、205Bが隣り合うようにして実装される。さらに、回路モジュール200には、周辺回路チップ205として、機能素子パッケージ100と図示しない外部回路体等との特性整合を図る周辺回路チップや、各機能素子パッケージ100間の特性整合を図る周辺回路チップを搭載する。
回路モジュール200においては、多機能化或いは高機能化等を図るために機能素子パッケージ100の数が増えるにしたがい、多数個の周辺回路チップ205も必要となる。したがって、回路モジュール200においては、小型化に限界がある機能素子パッケージ100の構成と、多数個の周辺回路チップ205とによって大型となってしまうとともに実装コストも増大するといった問題があった。
したがって、本発明は、機能素子体を封止する構造を有して安定した動作が行われるようにするとともに小型薄型化を図る機能素子パッケージ及びその製造方法並びに回路モジュール及びその製造方法を提供することを目的とする。
上述した目的を達成する本発明にかかる機能素子パッケージは、パッケージ基板と、機能素子体と、薄膜多層回路体と、接着樹脂枠体とを備える。機能素子パッケージは、パッケージ基板が、第1主面上に多数個の外部接続用電極と多数個の基板実装用電極とが設けられ、基板実装用電極に囲まれた領域を機能素子体実装領域として構成する。機能素子パッケージは、機能素子体が、多数個の入出力電極が設けられるとともに機能面に可動部を有し、機能素子体実装領域内に配置されて各入出力電極を相対する外部接続用電極や基板実装用電極とそれぞれ接続することによりパッケージ基板の第1主面上に実装される。機能素子パッケージは、薄膜多層回路体が、コア基板上に絶縁層を介して多層の配線層を形成するとともに、最上層の配線層に各基板実装用電極とそれぞれ対向して多数個の接続用電極が設けられる。機能素子パッケージは、接着樹脂枠体が、薄膜多層回路体の最上層の配線層上又はパッケージ基板の第1主面上に、機能素子体実装領域を囲むに足る枠状を呈するとともに、機能素子体よりも大きな厚みを有して形成される。
本発明にかかる機能素子パッケージにおいては、機能素子体を実装したパッケージ基板に対して薄膜多層回路体が、第1主面に最上層の配線層を対向させて機能素子体実装領域を覆うようにして組み合わされる。機能素子パッケージにおいては、パッケージ基板に対して薄膜多層回路体が、接続用電極を相対する基板実装用電極にそれぞれ接続するとともに接着樹脂枠体を介して接合される。機能素子パッケージにおいては、パッケージ基板と薄膜多層回路体との間に周囲を接着樹脂枠体によって密閉された中空部が構成され、この中空部内に例えば微小電子機械部品や圧電薄膜共振素子或いは弾性表面波素子等の機能面に微小な可動部を有する機能素子体が封装される。
機能素子パッケージにおいては、機能素子の整合回路等の周辺回路部を構成する薄膜多層回路体を接着樹脂枠体によってパッケージ基板に接合することにより、機能素子体を封装する中空部を構成する。機能素子パッケージにおいては、機能素子体が中空部内に気密状態で保持されることによって外部環境からの影響を抑制され安定した動作が行われるようになる。機能素子パッケージにおいては、機能素子体とその周辺回路部とが一体化されたパッケージ体を構成することで部品点数を減らしてモジュール基板等に対する実装工程の合理化或いは省スペース化を図って実装されるようにするとともに、機能素子体と周辺回路部とが最短で接続されて線路損失やノイズの低減或いは高速処理化等が図られるようにする。機能素子パッケージにおいては、複数個の機能素子を備えるとともに、それぞれの周辺回路部も一体化した小型で信頼性の高いマルチチップを構成する。
また、上述した目的を達成する本発明にかかる機能素子パッケージの製造方法は、パッケージ基板を製作するパッケージ基板製作工程と、パッケージ基板に機能素子を実装する機能素子体実装工程と、薄膜多層回路体を製作する薄膜多層回路体製作工程と、接着樹脂枠体を形成する接着樹脂枠体形成工程と、パッケージ基板に接着樹脂枠体を介して薄膜多層回路体を接合する薄膜多層回路体接合工程とを有する。機能素子パッケージの製造方法は、パッケージ基板製作工程が、基板の第1主面上に、多数個の外部接続用電極と多数個の基板実装用電極とを形成し、基板実装用電極に囲まれた領域を機能素子体実装領域として構成する。機能素子パッケージの製造方法は、機能素子体実装工程が、多数個の入出力電極が設けられるとともに機能面に可動部を有する1個以上の機能素子体を、機能素子体実装領域内に配置して各入出力電極を相対する外部接続用電極と接続することによりパッケージ基板の第1主面上に実装する。機能素子パッケージの製造方法は、薄膜多層回路体製作工程が、コア基板上に絶縁層を介して薄膜回路パターンからなる多層の配線層を形成するとともに、最上層の配線層に各基板実装用電極とそれぞれ対向して多数個の接続用電極が設けられた薄膜多層回路体を製作する。機能素子パッケージの製造方法は、接着樹脂枠体形成工程が、薄膜多層回路体の最上層の配線層上又はパッケージ基板の第1主面上に、機能素子体実装領域を囲むに足る枠状を呈するとともに機能素子体よりも大きな厚みを有する接着樹脂枠体を形成する。機能素子パッケージの製造方法は、薄膜多層回路体接合工程が、機能素子体を実装したパッケージ基板に対して薄膜多層回路体を、第1主面に最上層の配線層を対向させて機能素子体実装領域を覆うようにして組み合わせて、相対する基板実装用電極に接続用電極をそれぞれ接続させるとともに接着樹脂枠体を介して接合することによって機能素子体を封装する中空部を構成する。
本発明にかかる機能素子パッケージの製造方法においては、機能素子の整合回路等の周辺回路部を構成する薄膜多層回路体を接着樹脂枠体を介してパッケージ基板に接合することにより、機能素子体を封装する中空部を有する機能素子パッケージを製造する。機能素子パッケージの製造方法においては、機能素子体が中空部内に気密状態で保持されることによって外部環境からの影響を抑制され安定した動作が行われる機能素子パッケージを製造する。機能素子パッケージの製造方法においては、機能素子体と周辺回路部とが一体化されることで、部品点数を減らしてモジュール基板等に対する実装工程の合理化或いは省スペース化を図って実装されるようにするとともに、機能素子体と周辺回路部とが最短で接続されて線路損失やノイズの低減或いは高速処理化等が図られるようにする機能素子パッケージを製造する。
さらに、上述した目的を達成する本発明にかかる回路モジュールは、主面上に多数個のパッケージ実装用電極が形成されたモジュール基板に対して、各パッケージ実装用電極に外部接続用電極がそれぞれ接続されて機能素子パッケージが実装されてなる。回路モジュールは、機能素子パッケージが、パッケージ基板と、1個以上の機能素子体と、薄膜多層回路体と、接着樹脂枠体とを備える。
回路モジュールは、機能素子パッケージのパッケージ基板が、第1主面上に、多数個の外部接続用電極と多数個の基板実装用電極とが設けられ、基板実装用電極に囲まれた領域を機能素子体実装領域として構成される。回路モジュールは、機能素子体が、多数個の入出力電極が設けられるとともに機能面に可動部を有し、機能素子体実装領域内に配置されて各入出力電極を相対する外部接続用電極や基板実装用電極とそれぞれ接続することによりパッケージ基板の第1主面上に実装される。回路モジュールは、薄膜多層回路体が、コア基板上に絶縁層を介して多層の配線層を形成するとともに、最上層の配線層に各基板実装用電極とそれぞれ対向して多数個の接続用電極が設けられてなる。回路モジュールは、接着樹脂枠体が、薄膜多層回路体の最上層の配線層上又はパッケージ基板の第1主面上に、機能素子体実装領域を囲むに足る枠状を呈するとともに、機能素子体よりも大きな厚みを有して形成される。
本発明にかかる回路モジュールにおいては、機能素子体を実装したパッケージ基板に対して薄膜多層回路体を第1主面に最上層の配線層に対向させて機能素子体実装領域を覆うようにして組み合わされた機能素子パッケージがモジュール基板に実装されてなる。回路モジュールにおいては、パッケージ基板と薄膜多層回路体と接着樹脂枠体とによって構成された中空部内に機能素子を封装した機能素子パッケージを備えることで、機能素子が外部環境からの影響を抑制されて安定した動作が行われるようになる。回路モジュールにおいては、機能素子体と周辺回路部とが一体化された機能素子パッケージを有することで、部品点数が減りモジュール基板に対する実装工程の合理化或いは省スペース化が図られるようになるとともに、機能素子体と周辺回路部とを最短に接続して線路損失やノイズの低減或いは高速処理化等が図られるようになる。回路モジュールにおいては、複数個の機能素子体とそれぞれの周辺回路部を一体化した機能素子パッケージを備えることによって、小型軽量で多機能化、高機能化を図った信頼性の高いマルチモジュールを構成する。
さらにまた、上述した目的を達成する本発明にかかる回路モジュールの製造方法は、主面上に多数個のパッケージ実装用電極を有するモジュール基板を製作するモジュール基板製作工程と、機能素子パッケージ製造工程によって製造された外部接続用電極を有する機能素子パッケージを各パッケージ実装用電極に相対する外部接続用電極をそれぞれ接続してモジュール基板に実装する機能素子パッケージ実装工程とを有する。
回路モジュールの製造方法は、機能素子パッケージの製造工程が、パッケージ基板を製作するパッケージ基板製作工程と、パッケージ基板に機能素子体を実装する機能素子体実装工程と、薄膜多層回路体を製作する薄膜多層回路体製作工程と、接着樹脂枠体を形成する接着樹脂枠体形成工程と、パッケージ基板に接着樹脂枠体を介して薄膜多層回路体を接合する薄膜多層回路体接合工程とを有する。
回路モジュールの製造方法は、機能素子パッケージのパッケージ基板製作工程において、基板の第1主面上に多数個の外部接続用電極と多数個の基板実装用電極とを形成し、基板実装用電極に囲まれた領域を機能素子体実装領域として構成する。回路モジュールの製造方法は、機能素子パッケージの機能素子体実装工程において、多数個の入出力電極が設けられるとともに機能面に可動部を有する1個以上の機能素子体を、機能素子体実装領域内に配置して各入出力電極を相対する外部接続用電極と接続することによりパッケージ基板の第1主面上に実装する。
回路モジュールの製造方法は、機能素子パッケージの薄膜多層回路体製作工程において、コア基板上に絶縁層を介して薄膜回路パターンからなる多層の配線層を形成するとともに最上層の配線層に各基板実装用電極とそれぞれ対向して多数個の接続用電極が設けられた薄膜多層回路体を製作する。回路モジュールの製造方法は、機能素子パッケージの接着樹脂枠体形成工程において、薄膜多層回路体の最上層の配線層上又はパッケージ基板の第1主面上に、機能素子体実装領域を囲むに足る枠状を呈するとともに機能素子体よりも大きな厚みを有する接着樹脂枠体を形成する。回路モジュールの製造方法は、機能素子パッケージの薄膜多層回路体接合工程において、機能素子体を実装したパッケージ基板に対して薄膜多層回路体を、第1主面に最上層の配線層を対向させて機能素子体実装領域を覆うようにして組み合わせて、接続用電極を相対する基板実装用電極にそれぞれ接続させるとともに接着樹脂枠体を介して接合する。
本発明にかかる回路モジュールの製造方法においては、機能素子の整合回路や制御回路部等の周辺回路部を構成する薄膜多層回路体を接着樹脂枠体を介してパッケージ基板に接合することによって、機能素子体を封装する中空部を有する機能素子パッケージを搭載した回路モジュールを製造する。回路モジュールの製造方法においては、機能素子体が中空部内に気密状態で保持されることによって外部環境からの影響を抑制され安定した動作が行われる機能素子パッケージを有することで、信頼性の向上が図られた回路モジュールを製造する。回路モジュールの製造方法においては、機能素子体と周辺回路部とが一体化された機能素子パッケージを有することで、部品点数が減りモジュール基板に対する実装工程の合理化或いは省スペース化が図られるようになるとともに、機能素子体と周辺回路部とを最短に接続して線路損失やノイズの低減或いは高速処理化等を図った回路モジュールを製造する。回路モジュールの製造方法においては、複数個の機能素子体とそれぞれの周辺回路部を一体化した機能素子パッケージを備えることによって、小型軽量で多機能化、高機能化を図った信頼性の高いマルチ回路モジュールを製造する。
本発明によれば、パッケージ基板と、周辺回路部を構成する薄膜多層回路体と、接着樹脂枠体とによって構成された中空部内に機能素子を封装することから、機能素子が外部環境からの影響を抑制されて安定した動作を行うことで信頼性の向上が図られる。本発明によれば、機能素子と周辺回路部とが一体化されることで、小型化が図られるとともに部品点数も削減されてコスト低減が図られ、さらに機能素子体と周辺回路部とが最短で接続されて線路損失やノイズの低減或いは高速処理化等が図られた機能素子パッケージが得られるようになる。
本発明によれば、パッケージ基板と、周辺回路部を構成する薄膜多層回路体と、接着樹脂枠体とによって構成された中空部内に機能素子を封装封装した機能素子パッケージを備え、機能素子が外部環境からの影響を抑制されて安定した動作を行うことから信頼性の向上が図られる。本発明によれば、機能素子と周辺回路部とを一体化した機能素子パッケージを備えることで、小型化が図られるとともに部品点数及び実装工程も削減されてコスト低減が図られ、さらに機能素子体と周辺回路部とが最短で接続されて線路損失やノイズの低減或いは高速処理化等が図られた回路モジュールが得られるようになる。
以下、本発明の実施の形態として示す機能素子パッケージ10を備える回路モジュール1及びその製造方法について図面を参照して詳細に説明する。回路モジュール1は、例えば携帯電話機やパーソナルコンピュータ等に搭載される高周波回路モジュールであり、図1及び図2に示すようにモジュール基板2の主面2a上に、集積回路素子や電子部品3とともに機能素子パッケージ10を表面実装法によって実装して構成される。
回路モジュール1は、例えば入力側の電子部品3A側から機能素子パッケージ10に対して高周波信号が入力され、機能素子パッケージ10において適宜の処理を行って出力側の電子部品3Bへと処理信号を出力する。回路モジュール1は、詳細を後述するように機能素子パッケージ10が、機能素子体12とともに例えばインピーダンスマッチング等の処理を行う整合回路部とが一体にパッケージ化されており、図2に示すようにモジュール基板2に実装される部品点数が減らされることで小型化が図られている。
回路モジュール1は、モジュール基板2が周知の多層配線基板技術によって製作された詳細を省略する多層配線基板からなり、高周波送受信回路部や電源回路部等を構成する適宜の回路パターンが形成されている。モジュール基板2には、主面2a上に機能素子パッケージ10を実装する多数個のパッケージ実装用電極4や適宜の回路パターン5が形成されている。モジュール基板2は、各パッケージ実装用電極4上に例えば金属ボール等の接続子6を接合し、後述するように機能素子パッケージ10を位置決めして組み合わせた状態でリフロー半田処理を施すことによりこの機能素子パッケージ10を表面実装する。
機能素子パッケージ10は、図3に示すように、パッケージ基板11と、機能素子体12と、接着樹脂枠体13と、薄膜多層回路体14とを備えている。機能素子パッケージ10は、詳細を後述するように機能素子体12を実装したパッケージ基板11に対して接着樹脂枠体13を介して薄膜多層回路体14が所定の対向間隔を以って接合される。機能素子パッケージ10は、パッケージ基板11と薄膜多層回路体14との対向空間を接着樹脂枠体13によって外周部を閉塞することによって中空部15を構成し、この中空部15内に機能素子体12を封装する。
機能素子パッケージ10は、後述するようにパッケージ基板11に対する薄膜多層回路体14の接合工程が真空チャンバーや不活性気体雰囲気中で行われることによって、真空或いは不活性気体が充填された中空部15を構成する。機能素子パッケージ10においては、この中空部15内にベアチップ状態で封装される機能素子体12が、一連の工程中で露出された状態の微細な可動部に不用意な力が加わって損傷するといった不都合の発生が防止される。機能素子パッケージ10においては、例えば機能素子体12の可動部に対して、製造工程中で負荷される温度変化やエッチング液等の影響或いは静電気の影響による帯電によって可動部の貼り付き等が抑制されて電気的特性が保持され、安定した動作が行われるようになる。機能素子パッケージ10においては、例えば可動部等の酸化や劣化が抑制され、長寿命化が図られる。
機能素子パッケージ10は、薄膜多層回路体14が機能素子体12の周辺回路部、例えばインピーダンスマッチングを行う整合回路部や制御動作を行う制御回路部或いは付帯回路部等の周辺回路を構成する。機能素子パッケージ10は、機能素子体12と周辺回路部とを一体化してモジュール基板2に表面実装されるディバイス部品を構成する。
機能素子パッケージ10は、パッケージ基板11が、例えばシリコン基板やガラス基板によって機能素子体12よりもやや大きな外形寸法を有する矩形体に形成され、図3及び図4に示すように第1主面11a上に多数個の外部接続用電極16と、基板実装用電極17と、機能素子接続用電極18とが形成されている。パッケージ基板11には、内層に相対する各基板実装用電極17と各機能素子実装用電極18とをそれぞれ接続する適宜の接続パターン19が形成される。
パッケージ基板11は、接続パターン19の形成層にスパッタ法等によって全面に亘って銅薄膜層を形成するとともにこの銅薄膜層上にフォトレジスト層を形成し、このフォトレジスト層に所定のパターニング処理を施して不要部位のフォトレジスト層を除去し、さらにフォトレジスト層が除かれた銅薄膜層をドライエッチング等によって除去するフォトリソグラフ工程によって接続パターン19が形成される。パッケージ基板11は、接続パターン19を被覆して絶縁層を形成し、この絶縁層に研磨処理を施して平坦な第1主面11aを形成する。
パッケージ基板11は、第1主面11a上に同様のフォトリソグラフ工程が施されることにより、外部接続用電極16と基板実装用電極17と機能素子接続用電極18とを形成する。パッケージ基板11は、接続パターン19が両端を相対する基板実装用電極17と機能素子実装用電極18との形成領域に対応して第1主面11aに露出して形成されており、これら基板実装用電極17と機能素子実装用電極18とを内層においてそれぞれ接続する。パッケージ基板11は、外部接続用電極16と基板実装用電極17及び各機能素子接続用電極18とに、例えば金−ニッケルめっきを施して電極形成を行う。
なお、パッケージ基板11は、各接続パターン19を内層に形成するようにしたが、第2主面側に形成し、ビアを介して第1主面11a側の相対する各基板実装用電極17と各機能素子実装用電極18とをそれぞれ接続するようにしてもよい。また、パッケージ基板11は、内層や各主面にその他の適宜の回路パターンを形成するようにしてもよい。さらに、パッケージ基板11は、機能素子接続用電極18が接続パターン19を介して外部接続用電極16とともに基板実装用電極17と接続されるようにしてもよい。
なお、パッケージ基板11は、上述したように接続パターン19を内層に形成するようにしたが、各電極とともに第1主面11aに形成するようにしてもよい。パッケージ基板11は、接着樹脂枠体13が基板実装用電極17と機能素子接続用電極18との間において枠状の接合領域を構成することから、各接続パターン19がこの接合領域をそれぞれ横切る構造となる。したがって、パッケージ基板11は、各接続パターン19によって第1主面11a上に段差が生じて接着樹脂枠体13の密着性を低下させる虞もある。
パッケージ基板11は、第1主面11aに形成したパターン溝内に銅層を充填する、いわゆるダマシン構造によって接続パターン19を形成するようにしてもよい。パッケージ基板11は、第1主面11a上に相対する基板実装用電極17と機能素子接続用電極18との形成領域を結んでドライエッチング法等によって適宜のパターン溝を形成する。パッケージ基板11は、シードメタル層形成工程と、メッキレジスト層形成工程と、メッキレジスト層のパターニング工程と、銅めっき工程と、不要メッキレジスト層及びシードメタル層の除去工程等を経てパターン溝内に銅層を充填した接続パターン19が形成される。
パッケージ基板11は、第1主面11aに対して例えば化学機械研磨(CMP:Chemical Mecanical Polihing)を施して平坦化する。なお、パッケージ基板11は、上述した接続パターン19の形成工程と同時に、ダマシン構造の外部接続用電極16と基板実装用電極17と機能素子接続用電極18とを第1主面11aに形成するようにしてもよい。
多数個の外部接続用電極16は、図4に示すようにパッケージ基板11の第1主面11a上に、その外周縁に沿った枠状領域内に位置して配列されて形成されている。各外部接続用電極16は、上述したモジュール基板2側に形成した各パッケージ実装用電極4と対向して形成されており、図5に示すようにそれぞれに実装用バンプ20が設けられる。
なお、外部接続用電極16は、モジュール基板2側の各パッケージ実装用電極4に対向して形成されればよく、パッケージ基板11に対して枠状領域内に限定されず例えば外周縁に沿った適宜の位置に形成するようにしてもよいことは勿論である。また、外部接続用電極16は、全てがモジュール基板2との電気的接続用として機能する必要はなく、一部がダミー電極を構成するようにしてもよい。外部接続用電極16は、ダミー電極を含めてパッケージ基板11の外周縁に沿った枠状領域内に互いに等間隔で形成することによって、実装用バンプ20を介して機能素子パッケージ10をモジュール基板2に対して安定かつ強固に接合させるようにする。
各実装用バンプ20は、例えば金ワイヤを用いるボールバンプ形成法やめっき法或いは印刷法等のアディティブ法によって金属導体層を所定の高さに形成したスタッド状を呈して各外部接続用電極16上に形成されている。各実装用バンプ20は、後述するようにパッケージ基板11上に薄膜多層回路体14が接合された状態で、この薄膜多層回路体14の上面からやや突出高さを以って形成されている。
機能素子パッケージ10は、後述するように各実装用バンプ20が接続子6を接合した相対するパッケージ実装用電極4にそれぞれ突き合わせてモジュール基板2の主面2a上に位置決めして組み合わされる。機能素子パッケージ10は、リフロー半田処理が施されることによって接続子6を介して各実装用バンプ20がパッケージ実装用電極4に対して電気的かつ機械的に結合されることでモジュール基板2に実装されて回路モジュール1を構成する。
多数個の基板実装用電極17は、図4に示すように、上述した各外部接続用電極16の内方位置において枠状領域内に配列されて形成されており、後述する薄膜多層回路体14を電気的かつ機械的に接続する。パッケージ基板11は、これら基板実装用電極17に囲まれた矩形領域が機能素子体12を実装する機能素子体実装領域21として構成する。なお、基板実装用電極17は、枠状領域内に限定されず、外部接続用電極16の内方の位置に適宜に配列して形成するようにしてもよいことは勿論である。
また、基板実装用電極17も、全てが薄膜多層回路体14との電気的接続用として機能する必要はなく、一部がダミー電極を構成するようにしてもよい。なお、各基板実装用電極17も、ダミー電極を含めて枠状領域内に配列して形成することによって、パッケージ基板11に対して薄膜多層回路体14を安定かつ強固に接合させるようにする。
多数個の機能素子実装用電極18は、図4に示すように、上述した基板実装用電極17に囲まれた機能素子体実装領域21内に枠状領域内に配列されて形成されており、後述する機能素子体12を接続して機能素子体実装領域21内に実装する。各機能素子実装用電極18は、上述したようにパッケージ基板11の内層に形成した接続パターン19によって上述した基板実装用電極17と適宜接続される。各機能素子実装用電極18には、図示しないが金属ボール等の接続子がそれぞれ接合され、リフロー半田処理が施されて後述する機能素子体12をパッケージ基板11に実装する。なお、機能素子実装用電極18も、枠状領域内に限定されず、機能素子体実装領域21内に適宜に配列して形成するようにしてもよいことは勿論である。
機能素子パッケージ10は、機能素子体12として詳細を省略するが機能面12aに可動部を有する例えばSAW素子(弾性表面波素子)やMEMS(微小電子機械部品)或いはFBAR素子(圧電薄膜共振素子)等を、機能素子実装用電極18を介してパッケージ基板11上に実装する。機能素子体12は、素子が絶縁樹脂により封止されていないいわゆるベアチップ状態で用いられ、機能面12aを上側にして実装面12bがパッケージ基板11の機能素子体実装領域21上にダイボンディングされる。
機能素子体12には、図5に示すように、実装面12bに上述したパッケージ基板11側の相対する各機能素子実装用電極18と対向して、実装面12bに多数個の入出力電極22が形成されている。機能素子体12は、各入出力電極22が相対する機能素子実装用電極18と位置決めされてパッケージ基板11に組み合わされ、リフロー半田処理が施されることによって接続子を介して各入出力電極22が機能素子実装用電極18に対して電気的かつ機械的に結合されることで、図5に示すようにパッケージ基板11の機能素子体実装領域21に実装される。
薄膜多層回路体14は、図6に示すようにコア基板23と、このコア基板23の第1主面23a上に積層形成された多数層の絶縁層24と配線層25と、最上層に形成された防湿層26とから構成される。薄膜多層回路体14には、防湿層26上に、接着樹脂枠体13と多数個の接続用電極27とが形成されている。薄膜多層回路体14には、配線層25が薄膜技術によって回路パターンを形成するとともに層内に薄膜素子からなるインダクタ素子28、レジスタ素子29或いはキャパシタ素子30が形成されている。
薄膜多層回路体14は、各絶縁層24と各配線層25とが薄膜技術によってコア基板23上に形成されることにより、薄厚かつ多機能化が図られて形成される。薄膜多層回路体14は、所定の製作工程を経た後にコア基板23に研磨処理が施されることによって、全体が極めて薄厚に形成される。薄膜多層回路体14は、上述したパッケージ基板11側の外部接続用電極16で囲まれた枠状空間部よりも小さな外形寸法を有し、かつ以って形成される。
コア基板23は、耐熱性或いは耐薬品性に優れた基板材、例えば液晶ポリマー、ガラスエポキシ、ポリイミド、ポリフェニレンエーテル、ビスマレイトトリアジン或いはポリテトラフルオロエチレン等を基材とする有機基板、若しくはアルミナ、ガラスセラミック等を基材とするセラミック基板、或いはガラス、シリコン等を基材とする無機基板、さらには有機材料と無機材料との複合材料を基材にして形成される。コア基板23は、特に有機基板や複合基板を用いる場合に、第1主面23aが無機基板と同様の面精度を有するように平坦化処理が施される。薄膜多層回路体14は、反りや厚み精度のバラツキが無い上述したコア基板23を用いることにより、高精度の絶縁層24や配線層25を多層に形成することを可能とする。
各絶縁層24は、それぞれ低誘電率、低損失で高周波特性に優れ、また耐熱性、耐薬品性に優れた誘電絶縁材料、例えばポリイミド、ベンゼンシクロブテン、ポリノルボルネン、液晶ポリマー、エポキシ樹脂、アクリル系樹脂等が用いられ、スピンコート法等によってコア基板23の第1主面23a上に均一な厚みで形成される。各絶縁層24は、感光性を有する材料を用いた場合に、例えばフォトリソグラフ法により配線層25を形成する所定のパターニングが行われる。また、各絶縁層24は、非感光性を有する材料を用いた場合に、例えば反応性エッチング処理やレーザ照射等のドライエッチング法により配線層25を形成する所定のパターニングが行われる。
各配線層25は、銅層からなり、詳細を後述するようにシードメタル層を形成するスパッタ工程と、シードメタル層に所定のパターニングを行うパターニング工程と、電解銅めっき工程或いは不要なレジストやシードメタルを除去する工程等を経て形成される。各配線層25は、それぞれに所定の回路パターンが形成されるとともに、適宜に形成したビア31により各層の回路パターンが層間接続されている。各配線層25には、回路パターンの形成工程時に、適宜の位置にインダクタ素子28が同時に形成される。
薄膜多層回路体14は、例えば絶縁層24上に受け電極を形成する工程と、タンタルや窒化タンタル或いはニッケルクロム等の抵抗体材料層を形成する工程と、抵抗体材料層のパターニング工程と、抵抗体材料層を局所的に陽極酸化して誘電体を形成する工程等を経てレジスタ素子29やキャパシタ素子30が形成される。薄膜多層回路体14は、平坦化されたコア基板23上に絶縁層24や配線層25を形成することによって、高精度の回路パターンや各薄膜素子を形成することが可能である。
薄膜多層回路体14には、最上層の絶縁層24上に、耐湿性や気密性を有する金属材料や無機材料或いは有機材料によって防湿層26が形成される。防湿層26は、後述するように薄膜多層回路体14がパッケージ基板11に接合されて機能素子体12を封装する中空部15を構成するが、この中空部15の気密状態を保持して真空或いは還元ガス雰囲気を保持する。また、防湿層26は、薄膜多層回路体14においては、防湿層26が、例えば銅めっき法によって、最上層の絶縁層24上に10umの厚みを以って全面に亘って形成される。
なお、薄膜多層回路体14は、防湿層26を層内に形成するようにしてもよく、また複数層で構成するようにしてもよい。薄膜多層回路体14は、防湿層26を、最上層の全面に亘って形成する必要は無く、少なくとも後述する接着樹脂枠体13の接合領域に囲まれた中空部15の構成領域に対応して形成すればよい。
薄膜多層回路体14には、最上層を構成する防湿層26を貫通して多数個の接続用電極27が形成される。各接続用電極27は、図6に示すように、防湿層26の外周縁に沿って枠状領域内に配列されて形成されている。各接続用電極27は、防湿層26と電気的絶縁が保持されるとともに内層の配線層25とビアを介してそれぞれ接続されて形成されている。
各接続用電極27は、上述したパッケージ基板11に形成した基板実装用電極17とそれぞれ対向して形成されており、後述するように薄膜多層回路体14がパッケージ基板11上に接合される際に、相対する基板実装用電極17とそれぞれ電気的かつ機械的に結合される。各接続用電極27は、それぞれ同一の高さを有しており、機能素子体12の厚みよりもやや大きな高さで形成されている。
薄膜多層回路体14には、最上層を構成する防湿層26に接着樹脂枠体13が接合される。接着樹脂枠体13は、耐湿性を有する熱硬化型接着剤樹脂、例えばベンゾシクロブテンが好適に用いられ、接着力が保持される半硬化状態でパッケージ基板11の機能素子体実装領域21よりも大きくかつ基板実装用電極17が形成される枠状領域よりも小さな枠体を呈して形成される。接着樹脂枠体13は、機能素子体12の厚みよりもやや大きく接続用電極27とほぼ同等の厚みを有している。なお、接着樹脂枠体13は、ベンゾシクロブテンばかりでなく、例えばエポキシ樹脂、アクリル樹脂、シリコン樹脂系接着樹脂によって形成するようにしてもよい。
薄膜多層回路体14は、上述した絶縁層24や配線層25等を形成したコア基板23が、第1主面23aと対向する第2主面23bに機械的或いは化学的若しくはその両方を併用した研磨処理を施されて、薄型化が図られている。薄膜多層回路体14は、コア基板23が、後述するパッケージ基板11への接合処理に際してある程度の剛性を有して取扱いを簡易化する最小限の厚みまで研磨される。
以上のように構成された薄膜多層回路体14は、パッケージ基板11に対して接続用電極27を形成した最上層を実装面として表面実装法により実装されて機能素子パッケージ10を完成させる。薄膜多層回路体14は、実装用バンプ20で囲まれた空間部内に、各接続用電極27を相対する基板実装用電極17と位置決めしてパッケージ基板11に組み合わされる。薄膜多層回路体14は、加熱押圧装置のヘッドがコア基板23の第2主面23b側から接着樹脂枠体13と対向する部位にあてがわれるとともにこのヘッドの温度を接着樹脂の硬化温度以上に設定して加熱押圧操作が行われることで、図3に示すようにパッケージ基板11上に固定されて機能素子パッケージ1を製作する。
薄膜多層回路体14は、上述したように接着樹脂枠体13が機能素子体12の厚みよりもやや大きな高さを有することから、パッケージ基板11の第1主面11aに対して機能素子体12よりもやや大きな対向間隔に保持される。薄膜多層回路体14は、接着樹脂枠体13が機能素子体実装領域21を囲んでパッケージ基板11との間で硬化することにより、機能素子体実装領域21に対応して中空部15を構成してその内部に機能素子体12を封止する。
薄膜多層回路体14は、接着樹脂枠体13を介してパッケージ基板11と接合されることによって、各接続用電極27が相対する基板実装用電極17とそれぞれ機械的かつ電気的に接続される。薄膜多層回路体14は、接続用電極27−基板実装用電極17−接続パターン19−機能素子実装用電極18のルートを介して、配線層15と機能素子体12との接続が行われて、所定の周辺回路機能を奏する。
機能素子パッケージ10は、上述したようにパッケージ基板11上に接着樹脂枠体13を介して薄膜多層回路体14を所定の対向間隔を以って接合することにより、気密状態に保持された中空部15を構成し、この中空部15内に機能面12aに可動部を有する機能素子体12が実装されるようにする。機能素子パッケージ10においては、機能素子体12が中空部15内において外部環境の影響を低減されて安定した動作を行うことで、信頼性の向上が図られる。
機能素子パッケージ10は、機能素子12を封止する中空部15の蓋材として機能する薄膜多層回路体14が周辺回路部としても機能することで、多機能化を図ったディバイスパッケージが構成される。機能素子パッケージ10は、パッケージ全体としての小型化が図られるとともに、部品点数及び実装工程も削減されてコスト低減が図られる。機能素子パッケージ10は、機能素子体12に対して薄膜多層回路体14に形成された周辺回路部が最短で接続される構造であることから、線路損失やノイズの低減或いは高速処理化等が図られるようになる。
機能素子パッケージ10は、薄厚の薄膜多層回路体14をパッケージ基板11に接合した状態において、上述したようにコア基板23の第2主面23bがパッケージ基板11側に設けた実装用バンプ20の先端面よりも内側に位置されている。機能素子パッケージ10は、上述したように各実装用バンプ20を相対するパッケージ実装用電極4と位置合わせされてモジュール基板2に組み合わされ、リフロー半田処理が施されることによって接続子6を介してモジュール基板2に実装されて回路モジュール1を構成する。
なお、機能素子パッケージ10は、パッケージ基板11に1個の機能素子体12を実装するようにしたが、複数個の機能素子体12を実装するようにしてもよいことは勿論である。機能素子パッケージ10は、1個の薄膜多層回路体14に複数個の機能素子体12の周辺回路部を構成することが可能であり、複合化された機能素子パッケージを構成する。したがって、機能素子パッケージ10は、パッケージ基板11上に複数個の機能素子体12を封止することが可能な中空部15を構成し、この中空部15を薄膜多層回路体14によって被覆する。
回路モジュール1は、機能素子パッケージ10が、図2に示すように他の電子部品3とと同様にモジュール基板2の主面2a上に表面実装法によって実装される。回路モジュール1は、機能素子パッケージ10が、密閉された中空部15内に機能素子体12を封止することで、パッケージ基板11に機能素子体12を実装した後に機能素子パッケージ10をモジュール基板2に実装する工程の間において微細な可動部等に対する一切の負荷が作用されないようにする。回路モジュール1は、機能素子体12の微小な可動部等の破損や変形或いは貼り付きの発生が確実に防止されるとともに外部環境の影響を低減されて安定した動作を行う機能素子パッケージ10を備えることによって信頼性の向上が図られる。
回路モジュール1は、機能素子12を封止する中空部15の蓋材として機能する薄膜多層回路体14が周辺回路部としても機能することで多機能化を図った小型のディバイスパッケージとして構成される機能素子パッケージ10を備えることで、部品点数及び実装工程も削減されてコスト低減が図られる。回路モジュール1は、モジュール基板2に形成した回路パターン5を介して機能素子パッケージ10と他の電子部品3との接続が行われるようにして、所定の入出力信号が授受されるようにする。回路モジュール1は、電子部品3と接続される機能素子体14の整合回路等の周辺回路が薄膜多層回路体14に形成された機能素子パッケージ10を備えることで、整合回路チップ部品等を不要とする。回路モジュール1は、機能素子体14の周辺回路部が最短で接続される構造であることから、線路損失やノイズの低減或いは高速処理化等が図られるようになる。
以上のように構成された回路モジュール1の製造工程について、以下説明する。回路モジュール1の製造工程は、主面2a上に多数個のパッケージ実装用電極4を有するモジュール基板2を製作するモジュール基板製作工程と、機能素子パッケージ製造工程によって製造された外部接続用電極16を有する機能素子パッケージ10を各パッケージ実装用電極4に相対する外部接続用電極16をそれぞれ接続してモジュール基板2に実装する機能素子パッケージ実装工程とを有する。回路モジュール1の製造方法は、モジュール基板製作工程が、一般的な多層配線基板の製造方法と同様に行われ、内層に高周波送受信回路部や電源回路部等を構成する適宜の回路パターンが形成されるとともに、主面2a上に機能素子パッケージ10を実装する多数個のパッケージ実装用電極4や適宜の回路パターン5が形成されたモジュール基板2を製作する。
回路モジュール1の製造方法は、機能素子パッケージ10の製造工程が、パッケージ基板11を製作するパッケージ基板製作工程と、パッケージ基板11に機能素子体12を実装する機能素子体実装工程と、薄膜多層回路体14を製作する薄膜多層回路体製作工程と、薄膜多層回路体14に接着樹脂枠体13を設ける接着樹脂枠体形成工程と、パッケージ基板11に接着樹脂枠体13を介して薄膜多層回路体14を接合する薄膜多層回路体接合工程とを有する。
パッケージ基板製作工程は、一般的な多層配線基板の製造方法と同様に行われ、接続パターン19の形成工程と、電極形成工程とを有する。接続パターン形成工程は、上述した基板上に絶縁層を形成する工程と、この絶縁層上にスパッタ法等によって銅薄膜層を形成する工程と、銅薄膜層上にフォトレジスト層を形成するとともにこのフォトレジスト層に所定のパターニング処理を施す工程と、銅めっき工程と、不要なフォトレジスト層と銅薄膜層とを除去する工程とを有して所定の接続パターン19を形成する。パッケージ基板製作工程は、接続パターン19を形成した基板上に、スピンコート法等により均一な厚みで絶縁層を形成し、必要に応じて研磨処理を施して平坦な第1主面11aを形成する。
電極形成工程も、上述した接続パターン形成工程と同様の工程を経て、第1主面11a上に多数個の外部接続用電極16と基板実装用電極17と機能素子接続用電極18とを形成する。電極形成工程は、第1主面11a上にスパッタ法等によって全面に亘って銅薄膜層を形成する工程と、銅薄膜層上にフォトレジスト層を形成するとともにこのフォトレジスト層に所定のパターニング処理を施す工程と、銅めっき工程と、不要なフォトレジスト層と銅薄膜層とを除去する工程とを経て各電極16、17、18を形成する。
なお、電極形成工程は、銅薄膜層の形成工程に先行して、基板実装用電極17と機能素子接続用電極18との形成位置に対向して第1主面11aを構成する絶縁層に接続パターン19に達するビアホールを形成する。電極形成工程は、第1主面11aに形成された外部接続用電極16と基板実装用電極17と機能素子接続用電極18とに対して、必要に応じて表面に例えば金−ニッケルめっきを施す電極形成処理を行う。
機能素子体実装工程は、多数個の入出力電極22が設けられるとともに機能面12aに可動部を有する1個以上の機能素子体12を、機能素子体実装領域21内に配置して各入出力電極22を相対する外部接続用電極16と接続することによりパッケージ基板11の第1主面11a上に実装する。機能素子体実装工程においては、外部接続用電極16と入出力電極22とを半田ボールを接合してリフロー半田処理を施して機能素子体12をパッケージ基板11に実装する。機能素子体実装工程においては、接続子として半田ボールに限定されず、例えば外部接続用電極16や入出力電極22に、スクリーン印刷法等により形成した導電性ペーストや半田ペースト或いは金めっき等を施して形成した電極端子、ボールボンディング法によってボンディングされた導電ボール等によって構成するようにしてもよい。
薄膜多層回路体製作工程は、薄膜回路技術によってコア基板23上に絶縁層24を介して薄膜回路パターンからなる多層の配線層25を形成するとともに最上層の配線層に各基板実装用電極17とそれぞれ対向して多数個の接続用電極27が設けられた薄膜多層回路体14を製作する。薄膜多層回路体製作工程は、平坦化されたコア基板23の第1主面23a上に上述した絶縁樹脂材がスピンコート法等によって均一な厚みで塗布されて第1絶縁層が形成される。薄膜多層回路体製作工程は、この第1絶縁層に対してフォトリソグラフ法或いドライエッチング法等により所定のパターニング処理を施してビアホールや回路パターン溝を形成する。
薄膜多層回路体製作工程は、スパッタ法により第1絶縁層上に全面に亘ってシードメタルとして機能する銅薄膜層を形成する工程と、この銅薄膜層上にめっきレジストを塗布した後にフォトリソグラフ処理を施してパターニングを行う工程と、電解めっきを施して開口された部位に銅めっき層を形成する工程と、めっきレジストを除去する工程と、めっきレジストによって覆われることにより残された銅薄膜層を除去する工程等を経て第1配線層やインダクタ素子28を形成する。薄膜多層回路体製作工程は、上述した絶縁層24と配線層25との形成工程が繰り返されることによって、コア基板23の第1主面23a上に多層の絶縁層24と配線層25とが形成される。
薄膜多層回路体製作工程は、絶縁層24上に上述した配線層25の形成工程と同様の工程によってレジスタ素子29やキャパシタ素子30の受け電極を形成する工程と、この受け電極上に抵抗体材料をスパッタ法等によって成膜するとともにこの抵抗体材料層に所定のパターニングを行う工程と、抵抗体材料層に陽極酸化処理を施して誘電体層を形成する工程とを経て薄膜素子を形成する。
薄膜多層回路体製作工程は、レーザ照射やプラズマ照射、或いはこれらを同時に照射するいわゆるドライエッチング法によって各絶縁樹脂層にビアホールを適宜形成し、これらビアホール内に半田ペーストや導電ペースト等を印刷法により充填してビア31を形成する。薄膜多層回路体製作工程は、各ビア31の開口部に銅層からなる蓋を形成する。
薄膜多層回路体製作工程は、図7に示すように最上層の絶縁層24上に防湿層26を形成する防湿層形成工程を有する。防湿層形成工程は、例えばスパッタ法により10um程度の厚みの銅薄膜層を全面に亘って形成する。薄膜多層回路体製作工程は、防湿層26上に接続用電極27を形成する接続用電極形成工程を有する。接続用電極形成工程は、図8に示すように防湿層26上に所定の厚みでレジスト層32を形成する工程と、図9に示すようにこのレジスト層32の接続用電極27の対応部位に開口部33を形成する工程と、図9に示すように各開口部33に銅めっき等によって所定の厚みの銅層を形成するとともにこれら銅層の表面に金−ニッケルめっき処理を施して接続用電極27を形成する工程等を有する。
なお、接続用電極形成工程は、接続用電極27をレジスト層32よりも突出する厚みを有して形成する。接続用電極形成工程は、例えば金ワイヤによるボールバンプ形成法によって接続用電極27を形成するようにしてもよい。また、接続用電極形成工程は、レジスト層32が銅めっきのレジストとして機能するが、コア基板23の研磨工程に際して薄膜回路層の保護膜としても機能する。
薄膜多層回路体製作工程は、コア基板23の第2主面23bに研磨処理を施す研磨工程を有する。研磨工程は、例えばウェハーの機械的研磨に用いられる裏面研磨装置(バックグラインダ)や、化学機械研磨装置或いはガラス研磨装置等が用いられて、図10に示すようにコア基板23を所定の厚みまで研磨することによって薄型化する。
薄膜多層回路体製作工程は、防湿層26上に接着樹脂枠体13を形成する接着樹脂枠体形成工程を有する。接着樹脂枠体形成工程は、上述したようにパッケージ基板11の機能素子体実装領域21よりも大きくかつ基板実装用電極17が形成される枠状領域よりも小さな枠体を呈して形成された接着樹脂枠体13を、防湿層26上に形成する。接着樹脂枠体形成工程は、上述したベンゾシクロブテン等の耐湿性を有する未硬化状態の熱硬化型接着剤樹脂を用いてスピンコート法や印刷法等によってパッケージ基板11に樹脂層を形成し、この樹脂層に枠状のパターニングを施して接着樹脂枠体13を形成する。なお、接着樹脂枠体形成工程は、例えば所定の枠状に形成された未硬化状態で接着性が保持された樹脂フィルム材を用いるようにしてもよい。樹脂フィルム材には、例えば半導体チップの製造工程等に用いられている異方性導電フィルム(ACF:Anisotropic Conductive Film)等が用いられる。
薄膜多層回路体製作工程は、大型のコア基板23を用いて多数個の薄膜多層回路体14を一括して製作し、ダイシング装置等によって1個ずつ切り分けるようにしてもよい。薄膜多層回路体製作工程は、コア基板23を研磨して薄型化を図ったが、例えばコア基板23上に剥離層を介して所定の薄膜回路部を形成した後に、この薄膜回路部を剥離層を介して剥離することによって薄膜多層回路体14を構成するようにしてもよい。薄膜多層回路体製作工程は、薄膜多層回路体14が中空部15の気密性を保持する機能を有することから、例えば防湿層26をやや大きな厚みで形成して機械的剛性も付与して後工程での取扱い性を向上させるようにしてもよい。
回路モジュールの製造方法は、パッケージ基板製作工程によって製作されたパッケージ基板11に対して薄膜多層回路体製作工程によって製作された薄膜多層回路体14を接合する薄膜多層回路体接合工程を有して、機能素子パッケージ10を製造する。薄膜多層回路体接合工程は、図11に示すように機能素子体12を実装したパッケージ基板11に対して薄膜多層回路体14を、第1主面11aに接着樹脂枠体13を接合した最上層を対向させて機能素子体実装領域21を覆うようにして組み合わせる。薄膜多層回路体接合工程は、パッケージ基板11に対して薄膜多層回路体14を、相対する基板実装用電極17に接続用電極27をそれぞれ対向させて位置合わせを行って組み合わせる。
薄膜多層回路体接合工程は、パッケージ基板11に対して薄膜多層回路体14を位置決めして組み合わせた状態で、図12に示すように詳細を省略する加熱押圧装置の加熱押圧ヘッド34がコア基板23の第2主面23b側にあてがわれる。薄膜多層回路体接合工程は、加熱押圧ヘッド34が所定の温度に加熱されるとともに所定の加圧力を以って薄膜多層回路体14をパッケージ基板11に加熱押圧操作することにより、接着樹脂枠体13を硬化させて薄膜多層回路体14とパッケージ基板11とを一体化する。
薄膜多層回路体接合工程は、接着樹脂枠体13を介してパッケージ基板11と薄膜多層回路体14とが一体化されることにより、相対する基板実装用電極17と接続用電極27とが接合されて機能素子パッケージ10を製作する。
なお、薄膜多層回路体接合工程は、上述した加熱押圧装置に代えて超音波印加装置を用いて接着樹脂枠体13を介して薄膜多層回路体14をパッケージ基板11に接合するようにしてもよい。薄膜多層回路体接合工程は、薄膜多層回路体14をパッケージ基板11に押圧した状態で、超音波ホーンから接着樹脂枠体13に超音波を印加することによって一体化する。
薄膜多層回路体接合工程は、接着樹脂枠体13が、パッケージ基板11の機能素子体実装領域21に実装された機能素子体12を囲み、基板実装用電極17と機能素子実装用電極18との間においてパッケージ基板11と薄膜多層回路体14とを一体化させる。薄膜多層回路体接合工程は、機能素子体12の厚みよりも大きな高さを有する接着樹脂枠体13が、パッケージ基板11と薄膜多層回路体14とを機能素子体12の厚みよりも大きな対向間隔に保持させる。薄膜多層回路体接合工程は、パッケージ基板11と薄膜多層回路体14との間に周囲を接着樹脂枠体13によって密閉され、内部に機能素子体12が実装された中空部15を構成する。
薄膜多層回路体接合工程は、上述したパッケージ基板製作工程と薄膜多層回路体製作工程に引き続いて実施することで、パッケージ基板11上に微細な可動部が外気にさらされたベアチップ状態で実装された機能素子体12の電気的特性や機能特性の劣化が抑制されるようにする。さらに、薄膜多層回路体接合工程は、例えば真空チャンバや還元雰囲気内で行われることにより、中空部15が内部を真空或いは還元雰囲気とされる。
回路モジュール1の製造方法は、機能素子パッケージ実装工程において、上述した機能素子パッケージ製作工程を経て製作された機能素子パッケージ10がモジュール基板製作工程を経て製作されたモジュール基板2に実装される。機能素子パッケージ実装工程は、モジュール基板2に対して機能素子パッケージ10が、相対するパッケージ実装用電極4に外部接続用電極16を位置合わせさせて組み合わされる。機能素子パッケージ実装工程は、例えばリフロー半田処理が施されることによって、各パッケージ実装用電極4に設けた接続子6が溶融、硬化して実装用電極4と外部接続用電極16とを機械的かつ電気的に接続して回路モジュール1を製造する。
回路モジュール1の製造方法においては、機能素子体12を実装したパッケージ基板11と、機能素子体12の整合回路や制御回路部等の周辺回路部を構成する薄膜多層回路体14とを接着樹脂枠体13を介して一体化して機能素子体12を中空部15内に封装した機能素子パッケージ10をモジュール基板2に実装して回路モジュール1を製造する。回路モジュール1の製造方法においては、機能素子体12が中空部15内に気密状態で保持されることによって外部環境からの影響を抑制され安定した動作が行われる機能素子パッケージ10を有することで、信頼性の向上が図られた回路モジュール1を製造する。
回路モジュール1の製造方法においては、機能素子体12と周辺回路部とが一体化された機能素子パッケージ10を有することで、部品点数が減りモジュール基板2に対する実装工程の合理化或いは省スペース化が図られるようになるとともに、機能素子体12と周辺回路部とを最短に接続して線路損失やノイズの低減或いは高速処理化等を図った回路モジュール1を製造する。回路モジュールの製造方法においては、複数個の機能素子体とそれぞれの周辺回路部を一体化した機能素子パッケージ10を備えることによって、小型軽量で多機能化、高機能化を図った信頼性の高いマルチ回路モジュール1を製造する。
上述した実施の形態においては、機能素子パッケージ10が、薄膜多層回路体14側に薄膜多層回路体14を設けてパッケージ基板11と接合するように構成したが、例えば接着樹脂枠体13をパッケージ基板11側に設けるようにしてもよいことは勿論である。
図13乃至図15に第2の実施の形態として示した機能素子パッケージ40は、基本的な構成を上述した機能素子パッケージ10と同等とすることから、対応する部位に同一符号を付すことによってその説明を省略する。機能素子パッケージ40は、図13に示すように、接着樹脂枠体13がパッケージ基板11と薄膜多層回路体14とを外部接続用電極16と基板実装用電極17との間において接合する構成に特徴を有している。
機能素子パッケージ40は、図14に示すようにパッケージ基板11の第1主面11a上に、機能素子体実装領域21に実装された機能素子体12の外周部に近接して多数個の基板実装用電極17が枠状に配列して形成されている。パッケージ基板11には、外周縁に沿って多数個の外部接続用電極16が枠状に配列して形成されており、これら外部接続用電極16と基板実装用電極17との間の枠状領域41が接着樹脂枠体13の接合領域として構成される。
機能素子パッケージ40は、相対する基板実装用電極17と機能素子体実装領域21に形成された機能素子体実装用電極18とが第1接続パターン42によって適宜接続されるとともに、相対する基板実装用電極17と外部接続用電極16とが第2接続パターン43によって適宜接続されている。機能素子パッケージ40は、各第1接続パターン42が接着樹脂枠体13の接合領域41を横切らない構造であることから、図14に示すようにこれらの各第1接続パターン42を各電極と同様にパッケージ基板11の第1主面11a上に露出状態で形成する。
一方、機能素子パッケージ40は、各第2接続パターン43が接着樹脂枠体13の接合領域41を横切る構造であることから、上述した機能素子パッケージ10の接続パターン19と同様にパッケージ基板11の内層若しくは第2主面11bに形成し、ビアを介して相対する基板実装用電極17と外部接続用電極16とに接続する。
機能素子パッケージ40は、上述したパッケージ基板11に組み合わされる薄膜多層回路体14が、図15に示すように接着樹脂枠体13を最上層の外周縁に沿って接合する。薄膜多層回路体14は、接着樹脂枠体13の内周部に沿って、最上層に多数個の接続用電極27を枠状に配列して形成する。薄膜多層回路体14は、各接続用電極27がパッケージ基板11側の基板実装用電極17とそれぞれ対向して形成される。
機能素子パッケージ40は、上述した薄膜多層回路体接合工程によってパッケージ基板11に対して薄膜多層回路体14が接合される。機能素子パッケージ40は、パッケージ基板11に対して薄膜多層回路体14が、相対する基板実装用電極17に接続用電極27をそれぞれ対向させる位置合わせを行って組み合わされる。機能素子パッケージ40は、加熱押圧装置により薄膜多層回路体14をパッケージ基板11に加熱押圧して接着樹脂枠体13を硬化させることによって薄膜多層回路体14とパッケージ基板11とを一体化して製作される。
機能素子パッケージ40は、パッケージ基板11と薄膜多層回路体14との対向空間部内に接着樹脂枠体13によって周囲を密閉された中空部15を構成し、この中空部15内に機能素子体12を封装する。機能素子パッケージ40は、基板実装用電極17と機能素子実装用電極18とを近接して形成することで機能素子体12と薄膜多層回路体14との線路長の短縮化が図られるようになる。機能素子パッケージ40は、接着樹脂枠体13の接合領域を外周部とすることによって接合代を大きくすることが可能となり、中空部15の気密性がより確実に保持されるようになる。
なお、機能素子パッケージ40においても、接着樹脂枠体13をパッケージ基板11側に設けて薄膜多層回路体14を接合するようにしてもよいことは勿論である。
実施の形態として示す回路モジュールの要部縦断面図である。 回路モジュールの要部構成図である。 実施の形態として示す機能素子パッケージの縦断面図である。 パッケージ基板を示し、同図(A)は縦断面図、同図(B)は平面図である。 機能素子体を実装したパッケージ基板の縦断面図である。 薄膜多層回路体を示し、同図(A)は縦断面図、同図(B)は平面図である。 薄膜多層回路体の製造工程図であり、最上層に防湿層を形成した状態を示す。 同防湿層上にレジスト層を形成した状態を示す。 同最上層に接続用電極を形成した状態を示す。 同コア基板に研磨処理を施した状態を示す。 パッケージ基板に対する薄膜多層回路体の組み合わせ工程を示す。 加熱押圧工程を示す。 第2の実施の形態として示す機能素子パッケージの縦断面図である。 同パッケージ基板の平面図である。 同薄膜多層回路体を示し、同図(A)は縦断面図、同図(B)は平面図である。 従来の機能素子パッケージの縦断面図である。 従来の回路モジュールの要部構成図である。
符号の説明
1 回路モジュール、2 モジュール基板、3 電子部品、4 パッケージ実装用電極、5 回路パターン、6 接続子、10 機能素子パッケージ、11 パッケージ基板、12 機能素子体、13 接着樹脂枠体、14 薄膜多層回路体、15 中空部、16 外部接続用電極、17 基板実装用電極、18 機能素子体実装用電極、19 接続パターン、20 実装用バンプ、21 機能素子体実装領域、22 入出力電極、23 コア基板、24 絶縁層、25 配線層、26 防湿層、27 接続用電極、28 インダクタ素子、29 レジスタ素子、30 キャパシタ素子、31 ビア、32 レジスト層、33 開口部、34 加熱押圧ヘッド、40機能素子パッケージ、41 接続樹脂枠体接合領域、42 第1接続パターン、43 第2接続パターン

Claims (21)

  1. 第1主面上に、多数個の外部接続用電極と多数個の基板実装用電極とが設けられ、上記基板実装用電極に囲まれた領域を機能素子体実装領域として構成してなるパッケージ基板と、
    多数個の入出力電極が設けられるとともに機能面に可動部を有し、上記機能素子体実装領域内に配置されて上記各入出力電極を相対する上記外部接続用電極や上記基板実装用電極とそれぞれ接続されることにより上記パッケージ基板の上記第1主面上に実装された1個以上の機能素子体と、
    コア基板上にそれぞれ絶縁層を介して多層の配線層を形成するとともに、最上層の配線層に上記各基板実装用電極とそれぞれ対向して多数個の接続用電極が設けられた薄膜多層回路体と、
    上記薄膜多層回路体の最上層の配線層上又は上記パッケージ基板の上記第1主面上に、上記機能素子体実装領域を囲むに足る枠状を呈するとともに、上記機能素子体よりも大きな厚みを有して形成された接着樹脂枠体とを備え、
    上記機能素子体を実装した上記パッケージ基板に対して上記薄膜多層回路体が、上記第1主面上に上記最上層の配線層を対向させて上記機能素子体実装領域を覆うようにして組み合わされて上記接続用電極を相対する上記基板実装用電極にそれぞれ接続するとともに上記接着樹脂枠体を介して接合することにより、上記機能素子体を封装する中空部が内層に構成されることを特徴とする機能素子パッケージ。
  2. 上記各外部接続用電極が、上記中空部を構成して接合された上記薄膜多層回路体の外周領域と対向する領域に位置してそれぞれ上記薄膜多層回路体の高さ位置よりも大きな厚みを有して上記パッケージ基板の上記第1主面上に設けられることを特徴とする請求項1に記載の機能素子パッケージ。
  3. 上記機能素子体が、微小電子機械部品や圧電薄膜共振素子或いは弾性表面波素子であることを特徴とする請求項1に記載の機能素子パッケージ。
  4. 上記薄膜多層回路体が、上記機能素子体と上記外部接続用電極を介して接続された外部接続体との整合回路部や制御回路部を構成することを特徴とする請求項1に記載の機能素子パッケージ。
  5. 上記薄膜多層回路体が、薄膜回路パターンによって形成した上記各配線層内に所定の薄膜受動素子を有することを特徴とする請求項1に記載の機能素子パッケージ。
  6. 上記薄膜多層回路体の少なくとも最上層に、有機材又は無機材により上記最上層の配線層を被覆する防湿層が形成され、上記接続用電極がこの防湿層上に形成されることを特徴とする請求項1に記載の機能素子パッケージ。
  7. 上記薄膜多層回路体が、上記コア基板に厚みを小さくする研磨処理を施されていることを特徴とする請求項1に記載の機能素子パッケージ。
  8. 上記接着樹脂枠体が、耐熱性、耐湿性を有する接着樹脂材によって上記機能素子体実装領域と上記基板実装用電極との間の枠状領域と対向位置して上記薄膜多層回路体又は上記パッケージ基板に形成されることを特徴とする請求項1に記載の機能素子パッケージ。
  9. 上記接着樹脂枠体が、耐熱性、耐湿性を有する接着樹脂材によって、上記基板実装用電極と上記外部接続用電極との間の枠状領域と対向位置して上記薄膜多層回路体又は上記パッケージ基板に形成されることを特徴とする請求項1に記載の機能素子パッケージ。
  10. 基板の第1主面上に、多数個の外部接続用電極と多数個の基板実装用電極とを形成し、上記基板実装用電極に囲まれた領域を機能素子体実装領域として構成したパッケージ基板を製作するパッケージ基板製作工程と、
    多数個の入出力電極が設けられるとともに機能面に可動部を有する1個以上の機能素子体を、上記機能素子体実装領域内に配置して上記各入出力電極を相対する上記外部接続用電極と接続することによって上記パッケージ基板の上記第1主面上に実装する機能素子体実装工程と、
    コア基板上に絶縁層を介して薄膜回路パターンからなる多層の配線層を形成するとともに、最上層の配線層に上記各基板実装用電極とそれぞれ対向して多数個の接続用電極が設けられた薄膜多層回路体を製作する薄膜多層回路体製作工程と、
    上記薄膜多層回路体の最上層の配線層上又は上記パッケージ基板の上記第1主面上に、上記機能素子体実装領域を囲むに足る枠状を呈するとともに、上記機能素子体よりも大きな厚みを有する接着樹脂枠体を形成する接着樹脂枠体形成工程と、
    上記機能素子体を実装した上記パッケージ基板に対して上記薄膜多層回路体を上記機能素子体実装領域を覆うようにして組み合わせて、上記接続用電極を相対する上記基板実装用電極にそれぞれ接続させるとともに上記接着樹脂枠体を介して接合する薄膜多層回路体接合工程とを有し、
    上記パッケージ基板と上記薄膜多層回路体との間に、上記接着樹脂枠体によって周囲を閉塞されて上記機能素子体を封装する中空部を内層に構成した機能素子パッケージを製造することを特徴とする機能素子パッケージの製造方法。
  11. 上記パッケージ基板製作工程において、上記中空部を構成して接合される上記薄膜多層回路体の外周領域と対向する領域に位置して、それぞれ上記薄膜多層回路体の高さ位置よりも大きな厚みを有する多数個の外部接続用電極が上記パッケージ基板の上記第1主面上に設けられることを特徴とする請求項10に記載の機能素子パッケージの製造方法。
  12. 上記機能素子体が、微小電子機械部品や圧電薄膜共振素子或いは弾性表面波素子であることを特徴とする請求項10に記載の機能素子パッケージの製造方法。
  13. 上記薄膜多層回路体が、上記機能素子体又は上記外部接続用電極を介して接続された外部接続体との整合回路部や制御回路部を構成することを特徴とする請求項10に記載の機能素子パッケージの製造方法。
  14. 上記薄膜多層回路体製作工程が、少なくとも最上層に有機材又は無機材によって上記最上層の配線層を被覆する防湿層を形成する工程と、この防湿層を貫通して上記配線層と層間接続された上記接続用電極を形成する工程とを有することを特徴とする請求項10に記載の機能素子パッケージの製造方法。
  15. 上記薄膜多層回路体製作工程が、上記多層回路体接合工程の前工程として、上記コア基板に対して機械的研磨、化学的研磨或いはその併用研磨を施して薄厚化する研磨工程を有することを特徴とする請求項10に記載の機能素子パッケージの製造方法。
  16. 上記接着樹脂枠体形成工程が、耐熱性及び耐湿性を有する接着樹脂材によって上記薄膜多層回路体又は上記パッケージ基板の主面上に所定の厚みを有する接着樹脂材層を形成する工程と、上記接着樹脂材層に対してパターニング処理を施して上記機能素子体実装領域と上記基板実装用電極との間の枠状領域に対向位置する接着樹脂枠体を形成する接着樹脂枠体形成工程とを有することを特徴とする請求項10に記載の機能素子パッケージの製造方法。
  17. 上記薄膜多層回路体接合工程が、真空或いは還元雰囲気で行われることを特徴とする請求項10に記載の機能素子パッケージの製造方法。
  18. 主面上に多数個のパッケージ実装用電極が形成されたモジュール基板と、
    上記モジュール基板に対して、上記各パッケージ実装用電極に外部接続用電極がそれぞれ接続されて実装された機能素子パッケージとを備え、
    上記機能素子パッケージが、
    第1主面上に、多数個の上記外部接続用電極と多数個の基板実装用電極とが設けられ、上記基板実装用電極に囲まれた領域を機能素子体実装領域として構成してなるパッケージ基板と、
    多数個の入出力電極が設けられるとともに機能面に可動部を有し、上記機能素子体実装領域内に配置されて上記各入出力電極を相対する上記外部接続用電極や上記基板実装用電極とそれぞれ接続することにより上記パッケージ基板の上記第1主面上に実装された1個以上の機能素子体と、
    コア基板上にそれぞれ絶縁層を介して多層の配線層を形成するとともに、最上層の配線層に上記各基板実装用電極とそれぞれ対向して多数個の接続用電極が設けられた薄膜多層回路体と、
    上記薄膜多層回路体の最上層の配線層上又は上記パッケージ基板の上記第1主面上に、上記機能素子体実装領域を囲むに足る枠状を呈するとともに、上記機能素子体よりも大きな厚みを有して形成された接着樹脂枠体とを備え、
    上記機能素子体を実装した上記パッケージ基板に対して上記薄膜多層回路体が、上記第1主面に上記最上層の配線層を対向させて上記機能素子体実装領域を覆うようにして組み合わされ、上記接続用電極を相対する上記基板実装用電極にそれぞれ接続するとともに上記接着樹脂枠体を介して接合することにより、上記機能素子体を封装する中空部が内層に構成される
    ことを特徴とする回路モジュール。
  19. 上記機能素子パッケージの上記パッケージ基板に実装した上記機能素子体が、微小電子機械部品や圧電薄膜共振素子或いは弾性表面波素子であり、
    上記薄膜多層回路体が、薄膜回路パターンによって形成された配線層内に所定の薄膜受動素子を有し、複数個の上記機能素子体間又は上記機能素子体と上記外部接続用電極を介して接続された外部接続体との間の整合回路部や制御回路部を構成することを特徴とする請求項18に記載の回路モジュール。
  20. 主面上に多数個のパッケージ実装用電極を有するモジュール基板を製作するモジュール基板製作工程と、
    上記モジュール基板に対して、機能素子パッケージの製造工程によって製造された外部接続用電極を有する機能素子パッケージを、上記各実装用電極に相対する上記外部接続用電極をそれぞれ接続して実装する機能素子パッケージ実装工程とを有し、
    上記機能素子パッケージの製造工程が、
    基板の第1主面上に、多数個の上記外部接続用電極と多数個の基板実装用電極とを形成し、上記基板実装用電極に囲まれた領域を機能素子体実装領域として構成したパッケージ基板を製作するパッケージ基板製作工程と、
    多数個の入出力電極が設けられるとともに機能面に可動部を有する1個以上の機能素子体を、上記機能素子体実装領域内に配置して上記各入出力電極を相対する上記外部接続用電極と接続することによって上記パッケージ基板の上記第1主面上に実装する機能素子体実装工程と、
    コア基板上に絶縁層を介して薄膜回路パターンからなる多層の配線層を形成するとともに、最上層の配線層に上記各基板実装用電極とそれぞれ対向して多数個の接続用電極が設けられた薄膜多層回路体を製作する薄膜多層回路体製作工程と、
    上記薄膜多層回路体の最上層の配線層上又は上記パッケージ基板の上記第1主面上に、上記機能素子体実装領域を囲むに足る枠状を呈するとともに、上記機能素子体よりも大きな厚みを有する接着樹脂枠体を形成する接着樹脂枠体形成工程と、
    上記機能素子体を実装した上記パッケージ基板に対して上記薄膜多層回路体を、上記第1主面に上記最上層の配線層を対向させて上記機能素子体実装領域を覆うようにして組み合わせて、上記接続用電極を相対する上記基板実装用電極にそれぞれ接続させるとともに上記接着樹脂枠体を介して接合する薄膜多層回路体接合工程とを有することを特徴とする回路モジュールの製造方法。
  21. 上記機能素子パッケージの製造工程において、
    上記機能素子体実装工程が、上記パッケージ基板上に微小電子機械部品や圧電薄膜共振素子或いは弾性表面波素子を実装する工程であり、
    上記薄膜多層回路体の製作工程が、配線層に薄膜回路パターンを形成するとともに層内に所定の薄膜受動素子を形成し、複数個の上記機能素子体間又は上記機能素子体と上記外部接続用電極を介して接続された外部接続体との間の整合回路部や制御回路部を構成する薄膜多層回路体を製作する工程であることを特徴とする請求項20に記載の回路モジュールの製造方法。
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