JP2009176922A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置において、少ないチップ部品で給電系の広帯域低インピーダンス化を実現することができる技術を提供する。
【解決手段】メモリＬＳＩ３の動作に応じて、メモリＬＳＩ３の給電系に接続された容量値可変のデカップリングコンデンサ部品５の容量値を動的に制御することにより、少ないチップ部品でメモリＬＳＩ３の給電系の広帯域低インピーダンス化を実現する。
【選択図】図１

Description

本発明は、半導体装置に関し、特に半導体集積回路装置の高密度実装および電源ノイズ低減を実現させるための技術に関する。

本発明者が検討した技術として、例えば、半導体装置においては、以下の技術が考えられる。

半導体装置では、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）の世代が進むにつれ、電源ノイズの設計が非常に困難となっている。この理由は、高速処理機能を期待される半導体素子の消費電流量増加と高速化に伴う電源ノイズの増大、半導体プロセス進化に伴う電源電圧低下によるノイズマージンの極小化にある。このような背景のもと、電源ノイズ電圧をより低く抑える技術として、電流とインピーダンスの積で電圧が決まることから、給電系インピーダンスを広帯域で極小化することが一つの解となっている。このようなインピーダンスの広帯域極小化のため、従来技術では、複数種類のデカップリングコンデンサを多数、プリント基板上や半導体パッケージに搭載している。これは、デカップリングコンデンサの種類ごとに異なる共振周波数を持ち、この共振周波数においてインピーダンス値が極小となるためである。

例えば、特許文献１では、給電系インピーダンスの反共振周波数を一定値以下にするために、多数の内蔵キャパシタンスを多層配線基板に用意して、広帯域での低インピーダンス化を実現している。

また、特許文献２では、多数のデカップリングコンデンサ部品についてコンデンサ実装配線の長さを制御することで、インピーダンスプロファイルを細かく制御して、広帯域での低インピーダンス化を実現している。

しかし、これらの技術は、いずれも多数のコンデンサを必要とするので、基板層数あるいは基板面積が大きくなる。
特開２００２−２２３０７７号公報 特開２００１−１１９１１０号公報

ところで、前記のような半導体装置の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。

例えば、上記に示したようなこれまでの低電源ノイズ実装技術は、プリント基板の面積が十分にあるパーソナルコンピュータ等の半導体装置では有効な手段であった。

しかし、携帯電話機などの小型半導体機器におけるプリント基板ではこの手法が使えない。小型半導体機器のように他の電子部品が高密度に実装された半導体装置では、プリント基板上にコンデンサを搭載するスペースが十分でないため、搭載できるチップコンデンサの個数が限られてしまうからである。

そこで、本発明の目的は、半導体装置において、少ないチップ部品で給電系の広帯域低インピーダンス化を実現することができる技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される実施例のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、代表的な実施例による半導体装置は、メモリ等の半導体集積回路の動作に応じて、給電系に接続された可変インピーダンス部品のインピーダンス（例えば、デカップリングコンデンサの容量値など）を動的に制御することにより、少ないチップ部品で広帯域低インピーダンス化を実現するものである。

本願において開示される実施例のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

（１）少ない個数のチップ部品で広帯域低インピーダンス化が実現する。

（２）部品搭載数の削減により、基板サイズの最小化が実現する。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

まず、本発明の特徴を分かりやすくするために、本発明の前提技術と比較して説明する。

（本発明の前提技術）
図２は、本発明の前提技術における、小型半導体装置内のプリント配線基板（ＰＣＢ）を示したものである。図２において、１０がプリント配線基板、６１，６２がプリント基板上の各種ＬＳＩ、３はＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のようなメモリＬＳＩで、１がそのメモリＬＳＩの動作を制御するコントローラＬＳＩ、９がボード上の各種電源の値を最適に制御するためのオンボード電圧レギュレータチップ、７１〜７３はメモリＬＳＩ３の電源ノイズを抑えるための様々な種類のデカップリングコンデンサチップ部品である。この例ではコントローラＬＳＩ１とメモリＬＳＩ３は別々に実装されているが、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）技術などにより、ひとつのパッケージの中で積層されて封止されていてもよい。

この前提技術例のプリント基板の給電系を電気的な簡易等価回路で表現すると図４のように書くことができる。簡単のため、電圧レギュレータチップ９の等価回路の詳細は記述せず単純なＤＣ電圧源で記述しており、またコンデンサ部品も３つのみ表示している。図４において、３がメモリＬＳＩを表しており、メモリＬＳＩ３の中の３１が電源電流源、３２がチップ内インピーダンスモデルを表す。また、ＰＣＢ上に搭載された７１〜７３の３種のコンデンサは異なる容量値を有し、このため異なる共振周波数を有する。

この場合の図４中Ａ−Ａ’から左を見たときの給電系インピーダンスプロファイルは図６のようになる。今、給電系ノイズを目標以下にするためには、インピーダンスがＺａｌｌｏｗ以下でなければならないとする。ここで、ＤＲＡＭメモリの主たる電源電流の周波数は、一般に動作モードに応じて異なる。これは、各動作で回路が活性状態となる時間幅が異なり、この時間幅の長さが、主たる電流周波数を決めるためである。仮に、このＤＲＡＭでは、主たるノイズ要因となる動作として動作１と動作２の二つがあり、それぞれｆ１、ｆ２という電流周波数成分を持つとする。この場合、ｆ１とｆ２の両方の動作においてインピーダンスがＺａｌｌｏｗ以下となるようにしなければならない。これを実現する前提技術は、図６のように複数種類のデカップリングコンデンサによる複数のインピーダンス共振点を設けることである。しかしながら、この方法では図２のように多数のコンデンサをボード上に搭載しなければならず、プリント基板サイズが小さいシステムでは適用困難である。

（実施の形態１）
図１は本発明の実施の形態１による半導体装置の構成を示す図である。

まず、図１により、本実施の形態１による半導体装置の構成の一例を説明する。プリント回路基板１０１上には、低ノイズ化が必要なメモリＬＳＩ３（例えば、ここではＤＲＡＭとする）と、それをコントロールするコントローラＬＳＩ１と、オンボードの電圧レギュレータチップ９と、容量制御端子５−３に印加された電圧バイアス値で容量値を変更できるデカップリングコンデンサ部品５（容量可変コンデンサ部品）と、ＬＳＩ６１，６２などが搭載される。デカップリングコンデンサ部品５の端子５−１および５−２は、メモリＬＳＩ３に給電するためのグランド配線と電源配線にそれぞれ接続される。これらグランド配線と電源配線はプリント回路基板１０１の内部に形成されており、図１には現れていない。図１には、配線としてはデカップリングコンデンサ部品５の容量調整に関する信号線のみを図示している。

オンボードの電圧レギュレータチップ９は出力電圧の制御が可能なもので、ボード上のデカップリングコンデンサ部品５の容量制御端子５−３への電圧出力端子も有し、このレギュレータの出力電圧によりデカップリングコンデンサ部品５の容量値が制御される。コントローラＬＳＩ１はオンボードの電圧レギュレータチップ９への信号出力端子を有し、メモリＬＳＩ３への制御信号を送ると同時にオンボードの電圧レギュレータチップ９へも制御信号を送る。これにより、電圧レギュレータチップ９は、次のメモリＬＳＩ３の動作を認知し、その動作に応じたコンデンサ容量値に変更するため、デカップリングコンデンサ部品５への制御電圧レベルを調整する。

本実施の形態１では、前記前提技術の問題点を解決するために、図１のように制御端子を有する容量可変のデカップリングコンデンサ部品５を少数搭載している。図２に比べて少ないコンデンサ部品の搭載で済むため、基板の外形が図２に比べて一回り小さくできる（１０２→１０１）。デカップリングコンデンサ部品５は、容量制御端子５−３を有し、電圧レギュレータチップ９に容量制御用電源配線８を介して繋がっている。また、コントローラＬＳＩ１と電圧レギュレータチップ９の間は、レギュレータ制御用信号配線２で繋がっている。コントローラＬＳＩ１とメモリＬＳＩ３は、メモリ制御用信号配線４で繋がっている。

なお、デカップリングコンデンサ部品５として使用される、外部電圧で容量を制御できるコンデンサの一例として、ＭＥＭＳ（Ｍｉｃｒｏ−Ｅｌｅｃｔｒｏ−Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍ）によるコンデンサ部品が一例として挙げられる。これは、容量を構成する電極を圧電材料にすることで、外部印加電圧に応じて電極間隔を変化させ、容量を変更する仕組みである。

コントローラＬＳＩ１は、メモリ制御用信号配線４を介してメモリＬＳＩ３に対して動作制御用信号を送ると同時に、レギュレータ制御用信号配線２を介して電圧レギュレータチップ９に対してもメモリＬＳＩ３への制御内容に応じた信号を送る。この信号により、電圧レギュレータチップ９はメモリの次の動作を知ることができ、その動作がノイズ量の大きい動作である場合、その動作をメモリＬＳＩ３が実行したときに発生する電源電流の主要な周波数とデカップリングコンデンサ部品５の共振周波数が合うように、デカップリングコンデンサ部品５に対して必要な電圧を印加する。なお、コントローラＬＳＩ１と電圧レギュレータチップ９を１つの半導体チップ（半導体集積回路）に集積してもよい。

本実施の形態１の半導体装置のプリント基板の給電系を電気的な簡易等価回路で表現すると図３のように書くことができる。簡単のため、電圧レギュレータチップ９の等価回路の詳細は図４と同様記述していない。図３において、３がメモリＬＳＩを表しており、メモリＬＳＩ３の中の３１が電源電流源、３２がチップ内インピーダンスモデルを表す。１１はプリント回路基板１０１の、デカップリングコンデンサ部品５とメモリＬＳＩ３の間のインピーダンスマトリクスを示す。デカップリングコンデンサは、電源Ｖｄｄの側に接続される他の回路（図３には記載せず）に起因する電源ノイズを吸収、遮断して電源ノイズ混入を低減する機能を担う。

図４に示した等価回路との違いは、デカップリングコンデンサモデルの数が図３の方が少なく、そのコンデンサの容量が可変であるということである。図３において、点Ａ−Ａ’から左を見た時のインピーダンスプロファイルを図５に示す。図５に示すように図３ではコンデンサの種類が１種類のため、共振周波数は１つしかない。しかしながら、図３に示したように、コンデンサ部品の容量値が可変なら、この容量値の変更により図５に実線と点線で示したインピーダンスプロファイルのように共振周波数を変化させることができる。すなわち、例えばｆ１の周波数の電流成分を持つ動作１のときは、ｆ１でＺａｌｌｏｗ２１より給電系インピーダンスが低くなるよう、インピーダンスプロファイルが２０２となる容量値に変更し、ｆ２の周波数を持つ動作２の時はインピーダンスプロファイルが２０１となるように容量値を変更して使う。

次に図７と図８を用いて、本実施の形態１の容量制御のフローをより詳細に説明する。図７は、図１について容量制御部も含めて記述した制御系回路ブロック図である。図３で示した回路図に、コントローラＬＳＩ１、電圧レギュレータチップ９を追記している。電圧レギュレータチップ９内には、電圧コントローラ９１と、それによって出力電圧Ｖｃｎｔが変更される電圧源９２がある。電圧レギュレータチップ９内の電圧源９２は容量可変デカップリングコンデンサ部品５の容量制御端子と接続されており、デカップリングコンデンサ部品５の容量値Ｃｄｅｃを電圧源９２の出力電圧Ｖｃｎｔにより変更する。

図８に、メモリＬＳＩ３の動作と、電圧源９２の出力電圧Ｖｃｎｔと、デカップリングコンデンサ部品５の容量値Ｃｄｅｃのタイムフローを示す。今、動作時の電流周波数が異なる動作Ａ、動作Ｂ、動作Ｃの３種類の動作について考える。例えば、メモリＬＳＩ３がＤＲＡＭの場合、動作Ａはリフレッシュ動作、動作Ｂは読み出し（ＲＥＡＤ）動作、動作Ｃは書き込み（ＷＲＩＴＥ）動作と考えることが出来る。図８の一番上はコントローラＬＳＩ１からの制御信号により、メモリＬＳＩ３が動作するときの動作コマンドの入力のタイミングを示す。図８の中央部は電圧源９２の出力電圧Ｖｃｎｔの時間的変化を、一番下はデカップリングコンデンサ部品５の容量値Ｃｄｅｃの時間的変化を示す。図８では、動作Ｂ→動作Ｃ→動作Ｂ→動作Ａの順に動作コマンドがメモリＬＳＩ３に入力されている。これら動作Ａ、動作Ｂ、動作Ｃが実行されている時に発生する電源電流の主要な周波数成分を抑えるために最適なデカップリングコンデンサ部品５の容量値（すなわち、電源電流の周波数と電源系の共振周波数が一致するようなコンデンサの容量値）がＣ_Ａ、Ｃ_Ｂ、Ｃ_Ｃとする。図８に示すように、メモリＬＳＩ３が各動作モードに入る直前に、動作コマンドにより出力電圧Ｖｃｎｔを変化させ、それに続いて容量値Ｃｄｅｃが変化し、動作が始まる頃には、その動作により発生する電源電流を最小化する給電インピーダンスに変化しているように制御をしている。

このような動作はコントローラＬＳＩによるコマンド信号を受けることができる電圧レギュレータと、この電圧レギュレータにより生成される電圧で容量値が変わるデカップリングコンデンサを組み合わせれば実現できる。前者の電圧レギュレータは、最近の携帯機器に搭載されるレギュレータであれば、そのような機能を有するものは多くある。これは、携帯機器では、消費電力を抑えるために、動的に電源電圧を調整する必要があるためである。また、後者の制御電圧により容量値が調整されるデカップリングコンデンサ部品は、圧電駆動型ＭＥＭＳ可変キャパシタがその１つである。

例えば、リフレッシュ動作（動作Ａ）時と書き込み動作（動作Ｃ）時のノイズ周波数を比較すると、両者の回路活性化時間から、ＤＲＡＭの場合一例として、リフレッシュ動作時のノイズの主たる周波数成分は１０ＭＨｚ程度、書き込み動作時の周波数成分は３０ＭＨｚ程度と計算される。ただし、この数値はあくまで目安である。すなわち、両者のノイズ周波数の差は約３倍であることが分かる。

従来の設計手法では、これら２つのノイズ成分を均等に低減するために、共振周波数が３倍異なるデカップリングコンデンサ部品を用いていた。共振周波数は、（ＬＣ）^-1/2で決まるので、同サイズの（すなわちＬの等しい）コンデンサを使った場合、容量値が一桁異なる２種のコンデンサが必要であった。

本発明ではこれを１種の可変容量で実現することができる。例えば、ガラス基板上に作成した圧電駆動端子を伴う可変キャパシタは、電圧を０Ｖから５．７Ｖへ変化させることで、容量変化率９．８倍を実現しており、このような素子で構成されるデカップリングコンデンサ部品を用いることで、本発明が実現される。

（実施の形態２）
本発明の実施の形態２は、容量可変のデカップリングコンデンサ部品を、プリント配線基板上ではなく、ＬＳＩパッケージ上に実装した場合の実施例であり、これを、図９を用いて説明する。図９は、本発明の実施の形態２による半導体装置の構成を示す図である。

図９において、メモリＬＳＩ３を封止しているパッケージ１８内に制御端子を有するデカップリングコンデンサ部品５が搭載されているのが特徴である。

基本的な考え方と構成は前記実施の形態１と同じである。メモリＬＳＩ３により近い場所にあるデカップリングコンデンサの容量を調整可能にしたことで、実施の形態１よりも高い周波数のノイズに対して動的インピーダンス調整が可能であり、数十ＭＨｚから数百ＭＨｚの電源ノイズに対して有効な手段である。ただし、パッケージにコンデンサ実装用の電極を設ける必要がある。また、パッケージに専用配線を設けなければならない。

（実施の形態３）
本発明の実施の形態３は容量可変のデカップリングコンデンサ部品を、メモリＬＳＩチップ内に実装した場合の実施例であり、これを、図１０を用いて説明する。図１０は、本発明の実施の形態３による半導体装置の構成を示す図である。

図１０の下部の吹き出し内はＭＥＭＳによる容量可変のデカップリングコンデンサ部品５の構成例を示している。図１０の吹き出し部に示すように、デカップリングコンデンサ部品５は、圧電材料で作られた上部電極１７を有し、Ｓｉ基板上に形成された金属下部電極１９と対を成し、平行平板容量１５を形成している。平行平板容量１５は、上部電極１７に印加される電圧により容量が変化する可変容量である。上部電極１７は、外部からの印加電圧に応じて屈曲し、これによって下部電極１９と上部電極１７の距離が変わる。平行平板容量１５の容量値は電極間の距離に反比例するので、外部印加電圧により距離を変化させることにより、容量値を変更できる。また、金属下部電極１９は基板上のグランド配線１６と接続されている。１２は活性化率の高い回路ブロック、１３１と１３２は活性化率の低い回路ブロックである。１４はオンチップレギュレータである。

基本的な考え方と構成は前記実施の形態１と同じである。メモリＬＳＩ３内に調整可能なデカップリングコンデンサを利用したことで、実施の形態２よりも更に高い周波数、特に数百ＭＨｚ以上のノイズに対して動的インピーダンス調整による対策が有効となる。図１０では、メモリＬＳＩ３内の特に活性化率が高くノイズが大きくなると思われる回路周辺に容量変更可能なコンデンサを多数配置し、チップ内のオンチップレギュレータ１４で動作に応じて容量を変更する。

なお、図１０には特に図示していないが、メモリＬＳＩ３の中には、メモリブロックのほか、図１のコントローラＬＳＩ１に相当する回路ブロックが含まれている。また、図１０ではレギュレータをチップ内に入れているが、これはチップの外にあっても良い。また、この図の中では、可変容量を圧電駆動型ＭＥＭＳで構成した場合を例示しているが、容量変更可能であれば、これに限らない。

（実施の形態４）
本発明の実施の形態４は、給電系のインピーダンス調整を、実施の形態１〜３の容量可変コンデンサを用いるのでなく、コンデンサに直列に挿入した可変インダクタンス部品により実現する場合の実施例であり、これを、図１１と図１２を用いて説明する。図１１は、本発明の実施の形態４による半導体装置の構成を示す図である。図１２は、本発明の実施の形態４による半導体装置において、給電系インピーダンスプロファイルを示す図である。

図１１のように、ノイズを抑制したい活性化率の高い回路ブロック１２の周辺にオンチップコンデンサ５０を配置し、活性化率の高い回路ブロック１２とオンチップコンデンサ５０の間に可変インダクタンス部品５１を挿入する。可変インダクタンス部品５１は、電源・グランド端子と制御用の端子を有する。なお、この可変インダクタンス部品５１の構成方法は、渦巻き状のスパイラルインダクタによる大インダクタンス経路と、直線状のショート（短絡）による小インダクタンス経路とをスイッチで切り替えるようなＭＥＭＳや、スパイラルインダクタとその直上に配置したメタルプレートとの距離を変えられるＭＥＭＳ等で実現可能である。

この構成によるノイズ抑制の考え方は、図１２に示したインピーダンス調整による。例えば、通常時（すなわちインダクタンス部品のインダクタンス値を最小にした状態）は電源インピーダンス２０１のようなインピーダンスプロファイルを有するとする。電源インピーダンス２０１では、周波数ｆ２でオンチップ容量とその間のインダクタンス成分によって生じる反共振インピーダンスがあるため、ｆ２の周波数を持つ電流成分があるとノイズが極大化する。そこで、例えばｆ２の周波数を持つ電流が流れる動作時は、可変インダクタンス部品のインダクタンス値を敢えて大きくし（図１２中の電源インピーダンス２０２）、反共振インピーダンスをずらすことで、そのノイズを極小化できる。

なお、ここではチップ内の場合を例示したが、このような可変インダクタンス部品とコンデンサの組み合わせがパッケージ上やプリント基板上にあっても良い。

（実施の形態５）
本発明の実施の形態５は、給電系のインピーダンス調整を、コンデンサに直列に挿入した可変抵抗部品により実現する場合の実施例であり、これを、図１３と図１４を用いて説明する。図１３は、本発明の実施の形態５による半導体装置の構成を示す図である。図１４は、本発明の実施の形態５による半導体装置において、給電系インピーダンスプロファイルを示す図である。

図１３のように、ノイズを抑制したい活性化率の高い回路ブロック１２の周辺にオンチップコンデンサ５０を配置し、活性化率の高い回路ブロック１２とオンチップコンデンサ５０の間に可変抵抗部品５２を挿入する。可変抵抗部品５２は、電源・グランド端子と制御用の端子を有する。なお、この可変抵抗部品５２の構成方法は、高抵抗率材料で形成された大抵抗経路と、金属材料で形成された小抵抗経路（ショート）とをスイッチで切り替えるようなＭＥＭＳで実現可能である。

この構成によるノイズ抑制の考え方は、図１４に示したインピーダンス調整による。例えば、通常時（すなわち可変抵抗部品の抵抗値を最小にした状態）は電源インピーダンス２０１のようなインピーダンスプロファイルを有するとする。電源インピーダンス２０１では、周波数ｆ２でオンチップ容量とその間のインダクタンス成分によって生じる反共振インピーダンスがあるため、ｆ２の周波数を持つ電流成分があるとノイズが極大化する。そこで、例えばｆ２の周波数を持つ電流が流れる動作時は、可変抵抗部品のインダクタンス値を敢えて大きくし（図１４中の電源インピーダンス２０２）、共振インピーダンスを上げる代わりに反共振インピーダンスの値を下げることで、そのノイズを極小化できる。

なお、ここではチップ内の場合を例示したが、このような可変抵抗部品とコンデンサの組み合わせがパッケージ上やプリント基板上にあっても良い。

また、ここまで述べてきた、可変容量、可変インダクタ、可変抵抗の各種部品を同時に組み合わせて使っても良い。給電系のインピーダンス制御部品として容量制御部品とインダクタンス制御部品を組み合わせて使うことで、より広い帯域をカバーすることできる。共振周波数は、（ＬＣ）^-1/2で決まるので（但し、Ｌはインダクタンス、Ｃは容量）、ＬとＣを両方変更できたほうが、より周波数選択性の自由度が高まる利点がある。

（実施の形態６）
本発明の実施の形態６では、実施の形態１（図１）や実施の形態２（図９）の構成の半導体装置に使用することができるデカップリングコンデンサ部品の具体例を図１５に示す。端子５−１は電源ノイズ混入の低減の対象である集積回路につながるグランド配線（ＧＮＤ配線）に接続される。端子５−２は上記集積回路への給電のための電源配線（ＶＤＤ配線）に接続される。端子５−３は容量制御用の端子である。

容量制御用の端子５−３と端子５−１の間には容量Ｃ１のコンデンサ５４が、容量制御用の端子５−３と端子５−２の間には容量Ｃ２のコンデンサ５５が、また端子５−２と端子５−１の間には容量Ｃ３のコンデンサ５６がそれぞれ接続されて容量制御可能なデカップリングコンデンサが構成される。すなわち、容量制御用の端子５−３に印加する電圧Ｖ１をＶＤＤレベル、ＧＮＤレベル、あるいはＨｉｇｈ−Ｚ（すなわちオープン）に変更することで、端子５−１と５−２の間の容量値を図１６に示したような３種値に制御できる。ここで、容量制御端子５−３に印加する電圧Ｖ１をＶＤＤとＧＮＤの中間的なレベルとすることで、容量値（Ｃ１＋Ｃ３）から（Ｃ２＋Ｃ３）の範囲でより連続的な容量変化を実現することも可能である。

なお、容量制御端子５−３に印加する電圧Ｖ１のレベル制御方法として、１つにはＶＤＤが接続された端子５−２と容量制御端子５−３の間、およびＧＮＤが接続された端子５−１と容量制御端子５−３の間にそれぞれスイッチ素子を入れる方法がある。この方法では、図１６に示した３種の容量値制御が可能である。ただしこれら二つのスイッチ素子は同時にオンとならないように動作制限しなければならない。

そのほかに、可変抵抗素子をＶ１端子とＶＤＤ端子，ＧＮＤ端子間に挿入することで連続的な電位を取らせることも可能である。ただしこの場合、ＶＤＤ−ＧＮＤ間に多大なショート電流が発生しないよう、可変抵抗素子の抵抗値を十分大きい値に設定する必要がある。

以上に述べた方法により、容量制御端子５−３に印加する電圧Ｖ１のレベルにより制御されるのは、詳細に述べると容量だけでない。図１７に示すようにコンデンサ５４、５５、５６に寄生するインダクタンス成分と抵抗成分をも考慮に入れると、これらインダクタンス成分、抵抗成分によるＶＤＤ−ＧＮＤ間のインダクタンス成分（ＥＳＬ）、抵抗成分（ＥＳＲ）は図１８に示す値にそれぞれ制御される。つまり、実施の形態６のデカップリングコンデンサ部品を使用すると、その容量成分、インダクタンス成分および抵抗成分の制御が可能となり、ノイズ混入の低減対象である集積回路に至る給電系のインピーダンスプロファイルを調整でき、所望のノイズ遮断特性を得ることができる。

なお、以上に述べた方法は制御用端子を１つとした最もシンプルな制御方法である。図１９のように制御用端子を２つ以上にして、よりきめ細かくインピーダンスを制御する構成とすることも可能である。図１９の構成では、簡単のためにコンデンサ７７とコンデンサ７８を無視できる程の小容量コンデンサとすると、ＶＤＤ−ＧＮＤ間の実効容量は、コンデンサ７４、７５、７６の各容量値Ｃ１、Ｃ２、Ｃ３で表せる。すなわち、容量制御用端子５−５への印加電圧Ｖ１のレベルをＧＮＤからＶＤＤに変えることで、ＶＤＤ−ＧＮＤ間の実効容量はＣ１から（Ｃ１＋Ｃ２）と変化する。さらに容量制御用端子５−６への印加電圧Ｖ２のレベルをＧＮＤからＶＤＤに変えることでＶＤＤ-ＧＮＤ間の実効容量は（Ｃ１＋Ｃ２）から（Ｃ１＋Ｃ２＋Ｃ３）へと変化する。

（実施の形態７）
図２０は、図１５に示したのと同様な回路構成をデカップリングコンデンサ部品の内部ではなく、電源ノイズ混入低減の対象である集積回路が搭載される基板内に実現した実施の形態を示す。メモリＬＳＩ３がメモリモジュール基板４１に搭載され、メモリモジュールが構成される。メモリモジュール基板４１にはメモリＬＳＩ３に給電するための電源プレーン４２とグランドプレーン４４の他に、制御用プレーン４３を備えている。電源プレーン４２にはパッド４５を介して電源電位ＶＤＤが与えられ、グランドプレーン４４にはパッド４７を介してグランド電位ＧＮＤが与えられる。制御用プレーン４３には、図１もしくは図９で説明したのと同様な電圧レギュレータチップからパッド４６を介して容量制御用電圧Ｖ１が印加される。制御用プレーン４３とグランドプレーン４４の間には容量Ｃ１のコンデンサ５７が、電源プレーン４２と制御用プレーン４３の間には容量Ｃ２のコンデンサ５８が、また電源プレーン４２とグランドプレーン４４の間には容量Ｃ３のコンデンサ５９が接続されている。これにより、図１５のデカップリングコンデンサ部品と全く同様な回路となる。したがって、実施の形態６と全く同様に、容量制御用電圧Ｖ１のレベル制御により、デカップリングコンデンサとして機能するＶＤＤ−ＧＮＤ間の容量値を、図１６に示すとおりに（Ｃ１＋Ｃ３）から（Ｃ２＋Ｃ３）の範囲で制御できる。

なおコンデンサ５７、５８、５９は、通常はメモリモジュール基板４１に外付けするコンデンサであるが、これに代えて、メモリモジュール基板４１の内部にコンデンサを形成してもよい。また、Ｃ１とＣ２の一方を小容量とすることで実効容量値の制御幅を大きくとれるので、コンデンサ５７と５８の一方は外付けのコンデンサとせず、メモリモジュール基板４１の配線層間の寄生容量とすることができる。

メモリＬＳＩ３を搭載するメモリモジュール基板４１に変えて、メモリの動作を制御するメモリコントローラＬＳＩ、電圧レギュレータチップ、あるいは更に他のＬＳＩをもあわせて搭載する回路基板を図２０の構造とすることも可能である。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、前記実施の形態１〜７をそれぞれ適宜組み合わせてもよい。

本発明は、小面積と低電源ノイズの両立が必要な半導体装置及びそれを搭載したプリント回路基板等で利用可能である。

本発明の実施の形態１による半導体装置において、可変容量コンデンサを搭載したプリント配線基板（ＰＣＢ）の構成を示す図である。 本発明の前提技術による半導体装置において、プリント配線基板（ＰＣＢ）の構成を示す図である。 本発明の実施の形態１による半導体装置において、図１の簡易等価回路を示す図である。 本発明の前提技術による半導体装置において、図２の簡易等価回路を示す図である。 本発明の実施の形態１による半導体装置において、図３の給電系インピーダンスプロファイルを示す図である。 本発明の前提技術による半導体装置において、図４の給電系インピーダンスプロファイルを示す図である。 本発明の実施の形態１による半導体装置において、図１の制御系回路を示すブロック図である。 本発明の実施の形態１による半導体装置において、図７の制御フローチャートを示す説明図である。 本発明の実施の形態２による半導体装置において、パッケージ上のコンデンサに可変容量を用いた場合の説明図である。 本発明の実施の形態３による半導体装置において、オンチップコンデンサに可変容量を挿入した場合の説明図である。 本発明の実施の形態４による半導体装置において、コンデンサまでの給電経路に可変インダクタンス部品を用いた場合の説明図である。 本発明の実施の形態４による半導体装置において、図１１の給電系インピーダンスプロファイルを示す図である。 本発明の実施の形態５による半導体装置において、コンデンサまでの給電経路に可変抵抗部品を挿入した場合の説明図である。 本発明の実施の形態５による半導体装置において、図１３の給電系インピーダンスプロファイルを示す図である。 本発明の実施の形態６による半導体装置において、容量制御デカップリングコンデンサ部品の構成を示す図である。 本発明の実施の形態６による半導体装置の容量制御方法を示す図である。 本発明の実施の形態６による半導体装置のコンデンサに寄生するインダクタンス成分および抵抗成分まで考慮した等価回路図である。 本発明の実施の形態６による半導体装置のデカップリングコンデンサ部品の容量、インダクタンス成分、抵抗成分の制御方法を示す図である。 本発明の実施の形態６による半導体装置において、容量制御デカップリングコンデンサ部品の変形例を示す図である。 本発明の実施の形態７によるメモリモジュールを示す図である。

符号の説明

１ コントローラＬＳＩ
２ レギュレータ制御用信号配線
３ メモリＬＳＩ
４ メモリ制御用信号配線
５ デカップリングコンデンサ部品
５−１、５−２、５−３ 端子
８ 容量制御用電源配線
９ 電圧レギュレータチップ
１１ プリント回路基板内給電網インピーダンスマトリクス
１２ 活性化率の高い回路ブロック
１４ オンチップレギュレータ
１５ 平行平板容量
１６ グランド配線
１７ 上部電極
１８ パッケージ
１９ 下部電極
２１ 許容インピーダンス
３１ メモリ内電源電流源
３２ チップ内インピーダンスモデル
４１ メモリモジュール基板
４２ 電源プレーン
４３ 制御用プレーン
４４ グランドプレーン
４５〜４７ パッド
５０ オンチップコンデンサ
５１ 可変インダクタンス部品
５２ 可変抵抗部品
５４〜５９ コンデンサ
６１〜６２ ＬＳＩ
７４〜７８ コンデンサ
９１ 電圧コントローラ
９２ 電圧源
１０１〜１０２ プリント回路基板
１３１〜１３２ 活性化率の低い回路ブロック
２０１〜２０５ 電源インピーダンス

Claims (19)

1. 第１の半導体集積回路と、
   前記第１の半導体集積回路の動作を制御する第２の半導体集積回路と、
   前記第１の半導体集積回路に給電するためのグランド配線と電源配線との間に接続された可変インピーダンス部品と、
   前記可変インピーダンス部品のインピーダンスを制御する第３の半導体集積回路とを有し、
   前記第２の半導体集積回路の制御信号に基づいて、前記第１の半導体集積回路が動作し、
   前記第２の半導体集積回路の制御信号に基づいて、前記第３の半導体集積回路が前記可変インピーダンス部品のインピーダンスを制御することを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記可変インピーダンス部品が前記グランド配線および電源配線にそれぞれ接続される第１、第２の端子と、容量制御用の端子を有する容量値可変なデカップリングコンデンサ部品であることを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、
   前記可変インピーダンス部品がインダクタンス値制御用の端子を有するインダクタンス値可変のインダクタンス部品を含むことを特徴とする半導体装置。
4. 請求項１記載の半導体装置において、
   前記可変インピーダンス部品が抵抗値制御用の端子を有する抵抗値可変の抵抗部品を含むことを特徴とする半導体装置。
5. 請求項１記載の半導体装置において、
   前記可変インピーダンス部品が、容量制御用の端子を有する容量値可変なデカップリングコンデンサ部品と、前記デカップリングコンデンサ部品に直列に接続され、インダクタンス値制御用の端子を有するインダクタンス値可変のインダクタンス部品とを有することを特徴とする半導体装置。
6. 請求項１記載の半導体装置において、
   前記可変インピーダンス部品が前記第１の半導体集積回路を封止したパッケージの中に搭載されていることを特徴とする半導体装置。
7. 請求項１記載の半導体装置において、
   前記可変インピーダンス部品が前記第１の半導体集積回路の中に搭載されていることを特徴とする半導体装置。
8. 請求項７記載の半導体装置において、
   前記第２の半導体集積回路と前記第３の半導体集積回路が１つの半導体集積回路の中に集積されていることを特徴とする半導体装置。
9. 請求項１記載の半導体装置において、
   前記第１の半導体集積回路はメモリであり、
   前記第２の半導体集積回路はメモリコントローラであり、
   前記第２の半導体集積回路の制御信号はメモリアクセスコマンドであることを特徴とする半導体装置。
10. 請求項２記載の半導体装置において、
    前記デカップリングコンデンサ部品内で容量を形成するために作られている電極部が圧電材料から成ることを特徴とする半導体装置。
11. 請求項３記載の半導体装置において、
    前記可変インダクタンス部品は、スパイラルインダクタによる大インダクタンス経路と、短絡による小インダクタンス経路を有し、
    前記２つの経路をスイッチで切り替え可能な構成であることを特徴とする半導体装置。
12. 請求項３記載の半導体装置において、
    前記可変インダクタンス部品は、スパイラルインダクタとそれに近接したメタルプレートを有し、
    前記メタルプレートと前記スパイラルインダクタとの距離を変更することでインダクタンス値の変更が可能であることを特徴とする半導体装置。
13. 請求項４記載の半導体装置において、
    前記抵抗部品は、高抵抗率材料で形成された大抵抗経路と、金属材料で形成された小抵抗経路とを有し、
    前記２つの経路をスイッチで切り替え可能な構成であることを特徴とする半導体装置。
14. 請求項１記載の半導体装置において、
    前記第３の半導体集積回路が電圧レギュレータであることを特徴とする半導体装置。
15. 請求項９記載の半導体装置において、
    前記第３の半導体集積回路が電圧レギュレータであることを特徴とする半導体装置。
16. 請求項２記載の半導体装置において、
    前記容量値可変なデカップリングコンデンサ部品は、前記容量制御用の端子と前記第１の端子の間に接続される第１のコンデンサと、前記第２の端子と前記容量制御用の端子との間に接続される第２のコンデンサと、前記第１の端子と前記第２の端子の間に接続される第３のコンデンサを含むことを特徴とする半導体装置。
17. 第１の半導体集積回路と、
    前記第１の半導体集積回路を搭載する配線基板とを有し、
    前記配線基板は、前記第１の半導体集積回路に給電するための電源配線層およびグランド配線層、ならびに容量制御用端子に接続される容量制御用配線層とを少なくとも有し、
    前記容量制御用配線層と前記グランド配線層の間には第１のコンデンサが接続され、
    前記電源配線層と前記容量制御用配線層の間には第２のコンデンサが接続され、
    前記電源配線層と前記グランド配線層の間には第３のコンデンサが接続され、
    前記容量制御用端子に印加する電圧により、前記電源配線層とグランド配線層との間に実効的に形成されてデカップリングコンデンサとして機能する容量が制御されることを特徴とする半導体装置。
18. 請求項１７記載の半導体装置において、
    前記第１、第２のコンデンサのいずれか一方は前記配線基板中に寄生的に形成される容量であることを特徴とする半導体装置。
19. 請求項１７記載の半導体装置において、
    前記第１の半導体集積回路の動作を制御する第２の半導体集積回路と、
    前記第２の半導体集積回路の制御動作に基づいて前記容量制御用端子に制御信号を印加する第３の半導体集積回路を更に有することを特徴とする半導体装置。

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