JP2007066992A - 半導体モジュール - Google Patents

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Abstract

【課題】 半導体装置をモジュール基板に複数実装した半導体モジュールにおいて、面給電方式で参照電圧を供給する場合に発生する半導体装置間の伝搬ノイズを抑制する。
【解決手段】 第１の参照電圧入力部１０ａと第２の参照電圧入力部との間の伝達インピーダンスの周波数特性を調整して第１のメモリ・チップ２ａと第２のメモリ・チップ２ｂとの間におけるノイズ伝達を抑制するノイズ伝達抑制手段であって、第１の参照電極２０ａと第１のデカップリング・コンデンサ２１ａとを含む回路の第１の反共振周波数と第２の参照電極２０ｂと第２のデカップリング・コンデンサ２１ｂとを含む回路の第２の反共振周波数とが共に所定周波数である場合に現れる周波数特性上の極大値を低下させることにより、ノイズ伝達を抑制するノイズ伝達抑制手段を有する。
【選択図】図１

Description

本発明は半導体装置をモジュール基板に複数実装した半導体モジュールに関し、特に、実装した半導体装置が0又は1等の論理値の決定に参照電圧Vrefを参照する半導体モジュールに関する。
情報処理装置などで用いられる半導体装置には、外部から基準となる参照電圧(Vref)を供給され、この参照電圧を元に論理値を決定するものがある。そのような半導体装置には、例えばDRAM(Dynamic Random Access Memory)等のメモリ・チップがある。具体的には半導体装置は２値論理において参照電圧(Vref)よりある一定電圧以上大きい入力電圧を論理値の1として読み取り、参照電圧(Vref)よりある一定電圧以上小さい入力電圧を論理値の0として読み取る。
近年、半導体装置が取り扱う信号の高速化に伴い、この参照電圧へのノイズ重畳による論理不具合で半導体装置が誤動作を起こす問題が顕在化しつつある。メモリ・チップを複数搭載したメモリ・モジュールにおいて、この参照電圧(Vref)に重畳されるノイズには主に次の３つの種類のノイズがある。第１のノイズは外部のシステムボードなどからの伝搬ノイズである。第２のノイズはメモリ・チップ自分自身が発するノイズである。第３のノイズはメモリ・モジュール上の他のメモリ・チップからの伝搬ノイズである。高速半導体装置の誤動作などの問題を解消するためには、これらすべてのノイズを抑制する必要がある。
特許文献１では、システムボードとメモリ・モジュールとの間にLPF(Low
Pass Filter)を設けたメモリ・モジュールが提案されている。特許文献１のメモリ・モジュールは、LPFによりシステムボードとメモリ・モジュールとの間のノイズ伝搬をカットすることにより、第１のノイズを低減する。
第２のノイズは面給電方式とデカップリング・コンデンサとにより低減される。面給電方式は、モジュール基板に搭載された複数のメモリ・チップの参照電圧をインピーダンスの低い1つのVrefベタパターンで分配するVref配線方法であり、通常の電源(Vdd)給電に近い給電方式である。面給電方式を採用したモジュール基板は、グランド(Vss)面(プレーン)と平行に参照電圧(Vref)の給電面を設けることにより、参照電圧(Vref)とグランド(Vss)とのプレーン間を容量的に結合させている。この容量の結合により、高い周波数領域でVref-Vss間インピーダンスが低く抑えられ、メモリ・チップ自身から発生されるノイズが低減する。低い周波数領域では、デカップリング・コンデンサによりインピーダンスが低く抑えられる。
米国特許第６６４６９４５号明細書
面給電方式は、幅広い周波数領域で一様に第２のノイズを下げることができる一方で、第３のノイズを低減する効果が小さい。これは、Vref給電網全体が広い周波数領域で一様に低いインピーダンスであることに原因がある。すなわち、同一モジュール基板上のあるメモリ・チップから他のメモリ・チップまでの伝達インピーダンスZ21を十分に低くできないため、メモリ・チップ間でノイズが伝搬しやすい。ここで、一般的に、port1とport2との2ポートを有する回路におけるport1からport2への伝達インピーダンスは、port1への入力電流I1とport2の出力電圧V2とを用いてZ21=V2/I1で表される。なお、給電面がある程度大きいと、面共振を引き起こす場合もあり、反共振点で伝達インピーダンスが急増するためノイズ伝搬が大きくなるなどノイズ低減効果は不安定である。
本発明者らは、第３のノイズを低減する多分割抵抗接続方式を採用したメモリ・モジュールを提案することを目的の１つとする。多分割抵抗接続方式は、面給電方式を改良したものであり、以下の技術１、技術２、及び技術３を組み合わせた技術である。技術１では、メモリ・チップ近傍のVref-Vss間インピーダンスがデカップリング・コンデンサと参照電圧の電位を供給するVrefベタパターンとでVssに結合され、広い周波数領域で低インピーダンス化される。技術２では、Vrefベタパターンが各メモリ・チップごとに分割されて多分割ベタパターンを形成し、多分割ベタパターンから各メモリ・チップに個別にVrefが供給される。技術３では、Vrefの多分割ベタパターン間がチップ抵抗で接続される。
図２１の平面図に示すように、多分割抵抗接続方式を採用したメモリ・モジュール５００は、複数のメモリ・チップ５０１とモジュール基板５０２と多分割ベタパターン５０３とノイズ低減用抵抗５０４とデカップリング・コンデンサ５０５とテブナン終端部５０６とを備える。メモリ・チップ５０１はモジュール基板５０２上に直線的に間隔を開けて並んでいる。多分割ベタパターン５０３は同じ形状の複数の参照電極を有し、各参照電極によって各メモリ・チップ５０１に参照電圧(Vref)を供給している。ノイズ低減用抵抗５０４は、多分割ベタパターン５０３の各参照電極を直列に接続し、具体的にはチップ抵抗で構成される。デカップリング・コンデンサ５０５は、各メモリ・チップ５０１の参照電圧を入力する端子とグランド(Vss)との間に接続されている。
図２２は、多分割ベタパターン５０３間を繋ぐノイズ低減用抵抗５０４の値を、0Ω、100Ω、1.5kΩ、4.7kΩと変えたときの2つのメモリ・チップ５０１間の、参照電圧を入力する端子間で測定される伝達インピーダンスZ21の周波数特性を示す。なお、ノイズ低減用抵抗５０４の値が0の場合は、従来の非分割の単一ベタパターンの場合に相当する。図２２に示されるように、多分割ベタパターン５０３間を接続するノイズ低減用抵抗５０４の抵抗値を大きくするほど、全周波数領域に渡って伝達インピーダンスZ21が小さくなり、伝搬ノイズの低減効果が大きくなる。
図２２に示されるように、伝達インピーダンスZ21は1GHz以上の高い周波数領域に極大値をもつため、低周波領域に比較して高周波領域におけるメモリ・チップ間のノイズ伝搬が大きくなる。多分割抵抗接続方式を採用したメモリ・モジュールにおいて、高周波領域における伝達インピーダンスZ21を低下させるためには、ノイズ低減用抵抗５０４の抵抗値を大きくする方法がある。ここで、メモリ・チップ５０１のVrefとグランドVssとの間のインピーダンスは、数百k〜MΩのオーダーで有限であるため、ノイズ低減用抵抗５０４の抵抗値が大きくなるほど、各ノイズ低減用抵抗５０４におけるDCドロップが大きくなる。具体的には、120Ωのチップ抵抗を用いたテブナン終端部５０６により1.8VのVddから900mVのVrefを生成し、多分割ベタパターン５０３の１つの参照電極にVrefを供給する場合において、ノイズ低減用抵抗５０４が1kΩの抵抗値をもつ場合、Vrefが直接供給されている参照電極の電位は899.8mV、これに接続された参照電極の電位は898mV、さらにこれに接続された参照電極の電位は897.1mVとなる。すなわち、Vrefが直接供給されている参照電極から遠いほど大きなDCドロップが生じる。Vrefは基準電位であるためDCレベルのノイズマージンは小さく、一般的にはVddの1%程度である。Vddが1.8Vである場合にはDCノイズマージンが18mVしかない。ノイズ低減用抵抗５０４の抵抗値が4.7kΩである場合、Vrefが直接供給されている参照電極から最も離れた参照電極の電位は887.3mVとなり、約13mVのDCドロップが生じる。すなわち、抵抗値を大きくするほどノイズ低減効果が大きい一方、DCレベルでのノイズマージンが減る。一方、ノイズ低減用抵抗５０４が100Ωの比較的小さな抵抗値をもつ場合は、Vrefが直接供給されている参照電極の電位は899.8mV、これに接続された参照電極の電位は899.7mV、さらにこれに接続された参照電極の電位は899.7mVとなり、ほとんどDCレベルは変わらない。しかしZ21が大きいという課題がある。
そこで、本発明者らは、多分割抵抗接続方式のメモリ・モジュールが備える参照電極間の抵抗値のみを大きくする場合に比較して、高周波領域における伝達インピーダンスZ21の極大値を大きく低下させるメモリ・モジュールを提供することを目的の１つとする。
本目的を解決するために本発明者らが着目した点について概説する。本発明者らは、多分割抵抗接続方式を採用したメモリ・モジュール５００の伝達インピーダンスZ21は、次の３つの特徴をもつことに着目し、後述する３つの解決技術を発明した。第１の特徴は、Vref-Vss間のインダクタンス成分の影響により、高い周波数では駆動点インピーダンスが大きくなるため、ノイズ電流はグランドへと流れ込まずに他へ伝搬しようとするため、高い周波数では伝達インピーダンスZ21も大きくなり、ノイズ伝達量が大きいことである。第２の特徴は、各メモリ・チップに対応した各参照電極とデカップリング・コンデンサとにより構成される回路のインピーダンスが極大となる反共振周波数において、伝達インピーダンスZ21が極大値をとることである。第３の特徴は、隣接する多分割ベタパターンの駆動点インピーダンスの和が大きいほど、伝達インピーダンスZ21が大きくなることである。
第１の解決技術では、第１の特徴である駆動点インピーダンスが大きいためにグランドにノイズ電流が流れ込まないことを解決するため、参照電極間にノイズ低減用抵抗のみを挿入する場合に比較して、参照電極間のインダクタンス成分を大きくする。即ち、ノイズ伝搬方向であるVrefに直列な方向（参照電極間）にVref-Vss間より大きいインダクタンスを挿入する。これにより、Vref-Vss間の方が参照電極間よりもノイズ電流が流れやすくなるため他へと伝わる電流量が小さくなり、ノイズ伝達量、すなわち伝達インピーダンスZ21が小さくなる。第１の解決技術の具体例としては次の３つがある。解決技術1-1では、参照電極間の抵抗実装エリアの等価直列インダクタンス(ESL; equivalent series inductance)をノイズ低減用抵抗のみの場合のESLよりも大きくする。解決技術1-2では、ノイズ低減用抵抗のESLよりも大きいESLをもつ抵抗部材を参照電極間に配置する。解決技術1-3では、チップ・インダクタなどのインダクタをチップ抵抗などのノイズ低減用抵抗に直列に実装する。
第２の解決技術では、第２の特徴及び第３の特徴を利用し、各メモリ・チップに対応した各参照電極とデカップリング・コンデンサとにより構成される回路の反共振周波数を、隣接するメモリ・チップごとにずらすことにより、伝達インピーダンスZ21の極大値をずらすとともに、これらの回路の駆動点インピーダンスの和を小さくする。第２の解決技術の具体例としては次の４つのいずれかまたはこれらを組み合わせたものがある。解決技術2-1aでは、多分割ベタパターンのうち隣接する参照電極の面積を異ならせる。解決技術2-1bでは、多分割ベタパターンのうち隣接する参照電極をグランド層までの距離の異なる層に配置する。解決技術2-2では、隣接する多分割ベタパターンに接続されたデカップリング・コンデンサの容量値を異ならせる。解決技術2-3では、隣接する多分割ベタパターンに接続されたデカップリング・コンデンサのESLを異ならせる。
第３の解決技術では、多分割ベタパターンのうち隣接する参照電極同士をノイズ低減用抵抗を介さずに配置し、完全に個別化させる。
課題を解決するための手段についてより具体的に説明する。第１の半導体モジュールは、第１の参照電圧入力部を有する第１の半導体装置と、第２の参照電圧入力部を有する第２の半導体装置と、第１の参照電圧入力部及び第２の参照電圧入力部に参照電圧の電位を供給する参照電圧供給部とを備える。参照電圧供給部は、第１の参照電圧入力部に接続された第１の参照電極と、第２の参照電圧入力部に接続された第２の参照電極と、第１の参照電圧入力部に接続された第１のデカップリング・コンデンサと、第２の参照電圧入力部に接続された第２のデカップリング・コンデンサとを有する。参照電圧供給部は、第１の参照電圧入力部と第２の参照電圧入力部との間の伝達インピーダンスの周波数特性を調整して第１の半導体装置と第２の半導体装置との間におけるノイズ伝達を抑制するノイズ伝達抑制手段であって、第１の参照電極と第１のデカップリング・コンデンサとを含む回路の第１の反共振周波数と第２の参照電極と第２のデカップリング・コンデンサとを含む回路の第２の反共振周波数とが共に所定周波数である場合に現れる周波数特性上の極大値を低下させることにより、ノイズ伝達を抑制するノイズ伝達抑制手段を更に有する。
第２の半導体モジュールは、第１の半導体モジュールにおいて、第１のデカップリング・コンデンサの等価直列インダクタンス成分の10倍以上の等価直列インダクタンス成分をもち第１の参照電極と第２の参照電極との間に接続された接続部材を更に備え、ノイズ伝達抑制手段は、接続部材を構成要素に有する。
第３の半導体モジュールは、第２の半導体モジュールにおいて、接続部材は、抵抗部材と抵抗部材に直列に接続されたインダクタとを有する。
第４の半導体モジュールは、第３の半導体モジュールにおいて、インダクタは、幅が長さの100分の1以下となる配線で形成されている。
第５の半導体モジュールは、第１から第４のいずれかの半導体モジュールにおいて、第１の反共振周波数と第２の反共振周波数とが異なる。
第６の半導体モジュールは、第５の半導体モジュールにおいて、第１の反共振周波数と第２の反共振周波数との差は、第１の反共振周波数の基本周波数の5%以上である。
第７の半導体モジュールは、第５または第６の半導体モジュールにおいて、ノイズ伝達抑制手段は、第１の参照電極と第２の参照電極とを構成に有し、第１の参照電極の面積と第２の参照電極の面積との差は、第１の参照電極の面積の10％以上である。
第８の半導体モジュールは、第５または第６の半導体モジュールにおいて、第１の参照電極及び第２の参照電極に対向して配置されたグランド電位層を備え、ノイズ伝達抑制手段は、第１の参照電極と第２の参照電極とを構成に有し、第１の参照電極と第２の参照電極とはグランド電位層までの距離が異なる層に配置されている。
第９の半導体モジュールは、第５または第６の半導体モジュールにおいて、ノイズ伝達抑制手段は、第１のデカップリング・コンデンサと第２のデカップリング・コンデンサとを構成に有し、第１のデカップリング・コンデンサの容量と第２のデカップリング・コンデンサの容量との差は、第１のデカップリング・コンデンサの容量の10％以上である。
第１０の半導体モジュールは、第５または第６の半導体モジュールにおいて、ノイズ伝達抑制手段は、第１のデカップリング・コンデンサと第２のデカップリング・コンデンサとを構成に有し、第１のデカップリング・コンデンサの直列インダクタンスと第２のデカップリング・コンデンサの直列インダクタンスとの差は、第１のデカップリング・コンデンサの等価直列インダクタンスの10％以上である。
第１１の半導体モジュールは、第６の半導体モジュールにおいて、第３の参照電圧入力部を有する第３の半導体装置を更に備え、第３の半導体装置は、第１の半導体装置に積層され、第１の参照電圧入力部及び第１のデカップリング・コンデンサに接続されており、第１のデカップリング・コンデンサと第１の半導体装置との間の等価直列インダクタンスは、第１のデカップリング・コンデンサと第３の半導体装置との間の等価直列インダクタンスとの差は、第１のデカップリング・コンデンサの等価直列インダクタンスの10%以上である。
第１２の半導体モジュールは、第１から第１１のいずれかの半導体モジュールにおいて、第１の半導体装置と第２の半導体装置とを支持するモジュール基板を更に備え、第２の半導体装置は、半導体モジュールにおいて第１の半導体装置が配置されている面と同じ側に配置されている。
第１３の半導体モジュールは、第１から第１１のいずれかの半導体モジュールにおいて、第１の半導体装置と第２の半導体装置とを支持するモジュール基板を更に備え、第２の半導体装置は、半導体モジュールにおいて第１の半導体装置が配置されている面と逆側に配置されている。
第１４の半導体モジュールは、第１から第１３のいずれかの半導体モジュールにおいて、参照電圧供給部は、第１の参照電極に接続されて第１の参照電極に参照電圧の電位を供給するテブナン終端部を更に有し、第１の参照電極を介して第２の参照電極に参照電圧の電位を供給する。
第１５の半導体モジュールは、第１から第１３の半導体モジュールにおいて、参照電圧供給部は、第１の参照電極に接続されて第１の参照電極に参照電圧の電位を供給する第１のテブナン終端部と、第２の参照電極に接続されて第２の参照電極に参照電圧の電位を供給する第２のテブナン終端部とを有する。
第１６の半導体モジュールは、第１から第１３の半導体モジュールにおいて、参照電圧供給部は、第１の参照電極及び第２の参照電極に接続されて第１の参照電極及び第２の参照電極に参照電圧の電位を供給する第３のテブナン終端部を更に有し、第３のテブナン終端部と第１の参照電極との間に接続された第１の抵抗部材と、第３のテブナン終端部と第２の参照電極との間に接続された第２の抵抗部材とを有する。
本発明によれば、多分割抵抗接続方式のメモリ・モジュールにおいて、参照電極間の抵抗値のみを大きくする場合に比較して、高周波領域における伝達インピーダンスZ21の極大値を大きく低下させることができる。
以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には原則として同一の符号を付し、繰り返しの説明を省略する。半導体モジュールの一例としてのメモリ・モジュールに、半導体装置の一例としてのメモリ・チップを実装した実施例を説明する。半導体装置はメモリ・チップに限られるものではなく、参照電圧を取り扱う各種半導体装置であってもよい。なお、メモリ・モジュールに実装するメモリ・チップの数は以下に示される数に限られるものではなく、これ以上であってもこれ以下であってもよい。メモリ・チップは、メモリ・モジュールの一方の面に全て配置されたものであるのみならず、両面に分けて配置されたものであってもよい。
図１の平面図に示すように、メモリ・モジュール１は、複数のメモリ・チップ２とモジュール基板３と参照電圧供給部４とを備える。
複数のメモリ・チップ２は同様の構成をもち、それぞれ、第１のメモリ・チップ２ａ、第２のメモリ・チップ２ｂ、第３のメモリ・チップ２ｃ、第４のメモリ・チップ２ｄと区別される。以下、第１のメモリ・チップ２ａ、第２のメモリ・チップ２ｂ、第３のメモリ・チップ２ｃ、第４のメモリ・チップ２ｄに対応して設けられた構成要素は、それぞれ、参照符号の後にａ、ｂ、ｃ、ｄを付して区別される。第１のメモリ・チップ２ａは、参照電圧を入力する第１の参照電圧入力部１０ａを有し、他のメモリ・チップも同様である。
モジュール基板３は、長方形状の平板である。図２は、モジュール基板３上の第１のメモリ・チップ２ａ付近の拡大図であり、第１のメモリ・チップ２ａの実装エリアが破線で示されている。モジュール基板３は図１に示すソケット用端子１１と、図２に示す第１のメモリ用参照電極端子１２ａと第１のメモリ用グランド電極端子１３ａと第１のグランド・ビア１４ａと、これと同様に他のメモリ・チップにそれぞれ対応した構成とを有する。さらに、モジュール基板３は、図示しない積層構造をもち、グランド電位(Vss)を供給するグランド電位層と、電源電位(Vdd)を供給する電源電位層とを有する。モジュール基板３の一方の面側には、複数のメモリ・チップ２がモジュール基板３の長辺に沿って間隔を開けて並ぶように実装されている。
図１のソケット用端子１１は、モジュール基板３の長辺に設けられており、マザーボードなどのシステム基板に設けられたソケットに差し込まれた状態で、ソケットからVss及びVddを入力するとともに、ソケットとの間で電気信号を伝達する。図２の第１のメモリ用参照電極端子１２ａは、図１の第１の参照電圧入力部１０ａに接続されている。図２の第１のメモリ用グランド電極端子１３ａは、グランド電位層と第１のメモリ・チップ２ａに接続されている。第１のグランド・ビア１４ａは、グランド電位層に接続されている。他のメモリ・チップ２とモジュール基板３の対応する構成要素との接続についても同様である。
参照電圧供給部４は、図１に示すように第１の参照電極２０ａと第２の参照電極２０ｂと第３の参照電極２０ｃと第４の参照電極２０ｄと、第１のデカップリング・コンデンサ２１ａと第２のデカップリング・コンデンサ２１ｂと第３のデカップリング・コンデンサ２１ｃと第４のデカップリング・コンデンサ２１ｄと、第１の接続部２３と第２の接続部２４と第３の接続部２５とテブナン終端部２６とを有し、図２に示す第１のメモリ・チップ２に対応した第１の配線２２ａと第１のコンデンサ実装用電極対２７ａと他のメモリ・チップ２に対応した同様の構成とを有する。
図１の第１の参照電極２０ａは、モジュール基板３上で第１のメモリ・チップ２ａが配置されている面と同じ側に設けられている。第１の参照電極２０ａは、第１のメモリ・チップ２ａの周囲をコの字型に囲むように平板状に形成されており、コの字は幅をもった帯状に形成され、コの字の開口側はソケット用端子１１側に向けられている。図２の第１の参照電極２０ａは、第２のメモリ・チップ２ｂに近い側の一辺の内側に、第１の引き出し部３０ａと第１の窪み部分３１ａとを有している。第１の引き出し部３０ａは、第１の参照電極２０ａのコの字の一辺の内部から、コの字の内部に向けて徐々に幅を狭くしながら伸びており、第１の引き出し部３０ａの先端は第１のメモリ用参照電極端子１２ａを介して図１の第１の参照電圧入力部１０ａに接続されている。第１の窪み部分３１ａは、第１の引き出し部３０ａよりコの字の奥側においてコの字の一辺の幅を部分的に狭くすることにより形成されている。なお、ここでは第１の参照電極２０ａをコの字型としているが、信号配線より十分に幅の広い、グランド電位層または電源電位層との平行平板を形成していれば、形状はこの通りでなくても良い。
図２の第１のコンデンサ実装用電極対２７ａは、第１の参照電極２０ａに設けられた第１の窪み部分３１ａの内部に配置されている。第１のデカップリング・コンデンサ２１ａは、第１のコンデンサ実装用電極対２７ａ上に実装されている。第１のデカップリング・コンデンサ２１ａは、第１のコンデンサ実装用電極対２７ａと第１の配線２２ａとを介し、第１のメモリ用参照電極端子１２ａと第１のグランド・ビア１４ａとの間に接続されている。なお、第１のデカップリング・コンデンサ２１ａは、複数のコンデンサを組み合わせたものであってもよい。第１の配線２２ａのうち、第１のメモリ用参照電極端子１２ａと第１のデカップリング・コンデンサ２１ａの一端とを接続する部分は、第１の参照電極２０ａと一体に形成されたものであってもよい。第１のメモリ・チップ２ａとモジュール基板３及び参照電圧供給部４との接続関係と同様に、他のメモリ・チップ２もモジュール基板３及び参照電圧供給部４に接続されている。
図１に示すように第１の参照電極２０ａと第２の参照電極２０ｂとの間、第２の参照電極２０ｂと第３の参照電極２０ｃとの間、及び、第３の参照電極２０ｃと第４の参照電極２０ｄとの間に間隔が設けられていることにより、第１の参照電極２０ａと第２の参照電極２０ｂと第３の参照電極２０ｃと第４の参照電極２０ｄとにより多分割ベタパターンが構成されている。各メモリ・チップ２に対応したデカップリング・コンデンサは同じ特性をもつ。
第１の接続部２３は、第１のインダクタ３２と第１の抵抗部材３３とを有する。第１のインダクタ３２は、ソケット用端子１１より遠い側で第１の参照電極２０ａに接続され、ソケット用端子１１に近い側で第２の参照電極２０ｂに接続されている。第１の抵抗部材３３は、第１のインダクタ３２の経路の一部に直列に接続されている。第２の接続部２４は、第２のインダクタ３４と第２の抵抗部材３５とを有する。第２のインダクタ３４は、ソケット用端子１１より遠い側で第２の参照電極２０ｂに接続され、ソケット用端子１１に近い側で第３の参照電極２０ｃに接続されている。第２の抵抗部材３５は、第２のインダクタ３４の経路の一部に直列に接続されている。第３の接続部２５は、第３のインダクタ３６と第３の抵抗部材３７とを有する。第３のインダクタ３６は、ソケット用端子１１より遠い側で第３の参照電極２０ｃに接続され、ソケット用端子１１に近い側で第４の参照電極２０ｄに接続されている。第３の抵抗部材３７は、第３のインダクタ３６の経路の一部に直列に接続されている。
第１の抵抗部材３３、第２の抵抗部材３５、及び、第３の抵抗部材３７は、すべて同じ抵抗値をもつ。第１のインダクタ３２、第２のインダクタ３４、及び、第３のインダクタ３６は、すべて同じ形状をもち、経路が複数回屈曲したミアンダ配線により構成されている。
テブナン終端部２６は、電源側抵抗部材３８とグランド側抵抗部材３９とを有する。電源側抵抗部材３８は、第２の参照電極２０ｂと電源電位層との間を電気的に接続している。グランド側抵抗部材３９は、第２の参照電極２０ｂとグランド電位層との間を電気的に接続している。テブナン終端部２６は、テブナン終端の構造を形成することにより、第２の参照電極２０ｂに参照電圧の電位を供給している。
ソケット用端子１１から入力されたグランド電位Vssと電源電位Vddとに基づいて、テブナン終端部２６で形成された参照電圧の電位は、第２の参照電極２０ｂから第１の接続部２３を通じて第１の参照電極２０ａに伝達されるとともに、第２の参照電極２０ｂから第２の接続部２４、第３の参照電極２０ｃ、第３の接続部２５、第４の参照電極２０ｄへと順に伝達される。第１のメモリ・チップ２ａは第１の参照電極２０ａから第１の参照電圧入力部１０ａを通じて参照電圧の電位を入力する。
以下、メモリ・チップ２間を伝達する高周波ノイズを抑制するノイズ伝達抑制手段として機能する第１の接続部２３、第２の接続部２４、及び第３の接続部２５の機能について詳細に説明する。ここでは、第１の接続部２３について説明するが、第２の接続部２４及び第３の接続部２５についても同様の説明が可能である。マイクロストリップ配線である第１のインダクタ３２の単位長あたりのインダクタンスLlineは、Lline=μ0d/wで概算される。第１のインダクタ３２の長さlは16mm、幅wは0.1mm、グランド面からの距離dは0.1mmであり、真空の透磁率がμ0=4π×10-7(N/A2)であることから、Lline=1.25nH/mmを得る。
図３は、図１の第１のメモリ・チップ２ａと第２のメモリ・チップ２ｂとの間の伝達インピーダンスZ21の周波特性を示すグラフである。伝達インピーダンスZ21は、図１の第１のメモリ・チップ２ａの第１の参照電圧入力部１０ａに入力する電流I1と、このとき第２のメモリ・チップ２ｂの第２の参照電圧入力部１０ｂに発生する電圧V2との比Z21=V2/I1で表される。伝達インピーダンスZ21が小さいほどノイズ伝達量が小さくなる。
図３の曲線４０、曲線４１、曲線４２、曲線４３、曲線４４、曲線４５は、それぞれ、第１のインダクタ３２のインダクタンスLが1nH、10nH、100nH、200nH、500nH、1000nHの場合における、伝達インピーダンスZ21の周波数特性を示している。ここで、第１の接続部２３の抵抗値は100Ωである。1GHzより大きい周波数領域に存在する伝達インピーダンスZ21の極大値は、多分割ベタパターン方式を採用していることに起因して、きわめて高い周波数領域に発生するものである。具体的には、主に図１に示す第１の参照電極２０ａと第１のデカップリング・コンデンサ２１ａとを含んだ第１の回路における第１の反共振周波数と、主に第２の参照電極２０ｂと第２のデカップリング・コンデンサ２１ｂとを含んだ第２の回路における第２の反共振周波数とがほぼ同一であることにより、主に第１の参照電極２０ａと第１のデカップリング・コンデンサ２１ａと第２の参照電極２０ｂと第２のデカップリング・コンデンサ２１ｂと第１のインダクタ３２と第１の抵抗部材３３とを含んだ第３の回路の反共振周波数においてこの極大値が生じる。この極大値が大きいほど、高周波領域のノイズが第１のメモリ・チップ２ａと第２のメモリ・チップ２ｂとの間を伝播しやすくなる。
図３に示されるように、全周波数領域において第１のインダクタ３２のインダクタンスを大きくするほど伝達インピーダンスZ21を小さくすることができる。第１のインダクタ３２のインダクタンスの変化により、伝達インピーダンスZ21は、低周波数領域より高周波数領域において大きく変化する。第１のインダクタ３２のインダクタンスを大きくすることによって第１の接続部２３のESLを大きくするほど、第１のメモリ・チップ２ａと第２のメモリ・チップ２ｂとの間を伝播する高周波領域におけるノイズ伝達量を抑制することができる。
伝達インピーダンスの極大値を低下させ、ノイズ低減効果を得るためには、第１のインダクタ３２のインダクタンス値を、第１のデカップリング・コンデンサ２１ａの等価直列インダクタンス値の10倍以上とすることが望ましい。第１の参照電極２０ａと第２の参照電極２０ｂと第１のデカップリング・コンデンサ２１ａと第２のデカップリング・コンデンサ２１ｂとのインダクタンスを勘案すると、第１のインダクタ３２のインダクタンス値は10nH以上であることが望ましい。第１のインダクタ３２のインダクタンス値を10nH以上とするためには、第１のインダクタ３２の長さを16mm以上にする必要がある。なお、将来、技術的に第１のインダクタ３２の配線幅を0.1mmより細くできた場合でも、第１のインダクタ３２の長さを10mm以上にする必要があるため、幅と長さの比を1：100以上とする必要がある。実装面積を考慮すると、w=0.2mm以下であることが好ましく、w=0.1mmであることがより好ましい。
図１に示すように第１のインダクタ３２をミアンダ配線で構成することにより、直線状の配線で構成する場合に比較してインダクタンスを大きくすることができる。第１の接続部２３において、第１の抵抗部材３３と直列に第１のインダクタ３２を接続することにより、第１の抵抗部材３３のみの場合に比較して第１の抵抗部材３３の抵抗値を小さくしながら、高周波領域のノイズ伝達を抑制することができる。第１のインダクタ３２をプリント基板の配線パターンにより形成することにより、抵抗部材の足を長くする場合などに比較して配線を長くしてインダクタンスを大きくすることができ、抵抗部材の足を長くする場合などに比較して立体的な実装エリアを小さくすることができ、チップインダクタンスを用いる場合などに比較して部品点数を少なくすることができ、これらにより、低コストで製造することができる。
なお、メモリ・モジュール１は、いくつかにまとめられた参照電極のグループをもち、グループ内で接続部により接続されたものであってもよい。なお、参照電極に供給される参照電圧の電位は、テブナン終端部２６で形成されたものに限られるものではなく、マザーボードから給電されるものであってもよく、メモリ・モジュール１に備えるVref生成用スイッチング・レギュレータにより給電されるものであってもよい。
実施例１によれば、参照電極間にデカップリング・コンデンサの等価直列インダクタンス成分の10倍以上の等価直列インダクタンス成分をもつインダクタを設けることにより、第１の反共振周波数と第２の反共振周波数とが共に所定周波数である場合に現れる周波数特性上の極大値を低下させることにより、メモリ・チップ間におけるノイズ伝達を抑制することができる。また、参照電極間の抵抗値を大きくする場合に比較して、参照電極間のDCドロップを抑制することができる。
図４の平面図に示すように、メモリ・モジュール１は、第１の接続部２３と第２の接続部２４と第３の接続部２５として、第１の長足抵抗５０と第２の長足抵抗５１と第３の長足抵抗５２とを用いたものであってもよい。第１の長足抵抗５０は、抵抗部材の両端にインダクタンス成分の大きな長い足をもち、この長い足によりソケット用端子１１から遠い側で第１の参照電極２０ａと第２の参照電極２０ｂとの間を接続している。長い足を含む第１の長足抵抗５０の等価直列インダクタンスは、第１のデカップリング・コンデンサ２１ａの等価直列インダクタンスの10倍以上であることが望ましく、本実施例では、10nH以上であることが望ましい。第２の接続部２４及び第３の接続部２５についても第１の接続部２３と同様である。
参照電極間の接続部を抵抗部材単体で構成することにより、モジュール基板上に配線を形成する場合と異なり参照電極間のスペースの制約に基づく配線長の制限などの影響を排除するこができ、設計の自由度を高めることができる。参照電極間の接続部を抵抗部材単体で構成することにより、チップ・インダクタを用いる場合に比較して部品点数を少なくすることができる。
実施例２によれば、参照電極間にデカップリング・コンデンサの等価直列インダクタンス成分の10倍以上の等価直列インダクタンス成分をもつインダクタを設けることにより、第１の反共振周波数と第２の反共振周波数とが共に所定周波数である場合に現れる周波数特性上の極大値を低下させることにより、メモリ・チップ間におけるノイズ伝達を抑制することができる。
図５の平面図に示すように、メモリ・モジュール１は、実施例１の第１のインダクタ３２、第２のインダクタ３４、及び、第３のインダクタ３５として、それぞれ、第１のチップ・インダクタ５３、第２のチップ・インダクタ５４、第３のチップ・インダクタ５５を用いたものであってもよい。第１のチップ・インダクタ５３の直列インダクタンスは、第１のデカップリング・コンデンサ２１ａの等価直列インダクタンスの10倍以上であることが望ましく、本実施例では10nH以上であることが望ましい。第２の接続部２４及び第３の接続部２５についても第１の接続部２３と同様である。
接続部のインダクタとしてチップ・インダクタを使用することにより、モジュール基板上に配線を形成する場合などに比較して小さな部材で大きなインダクタンス値を得ることができる。接続部のインダクタとしてチップ・インダクタを使用することにより、モジュール基板上に配線を形成する場合と異なり参照電極間のスペースの制約に基づく配線長の制限などの影響を排除するこができ、設計の自由度を高めることができる。接続部のインダクタとしてチップ・インダクタを使用することにより、足の長い抵抗部材を用いる場合などに比較して、立体的な実装エリアを小さくすることができる。
実施例３によれば、参照電極間にデカップリング・コンデンサの等価直列インダクタンス成分の10倍以上の等価直列インダクタンス成分をもつインダクタを設けることにより、第１の反共振周波数と第２の反共振周波数とが共に所定周波数である場合に現れる周波数特性上の極大値を低下させることにより、メモリ・チップ間におけるノイズ伝達を抑制することができる。
図６の平面図に示すように、メモリ・モジュール１０１は、複数のメモリ・チップ１０２とモジュール基板１０３と参照電圧供給部１０４とを備える。
複数のメモリ・チップ１０２は同様の構成をもち、それぞれ、第１のメモリ・チップ１０２ａ、第２のメモリ・チップ１０２ｂ、第３のメモリ・チップ１０２ｃ、第４のメモリ・チップ１０２ｄと区別される。以下、第１のメモリ・チップ１０２ａ、第２のメモリ・チップ１０２ｂ、第３のメモリ・チップ１０２ｃ、第４のメモリ・チップ１０２ｄに対応して設けられた構成要素は、それぞれ、参照符号の後にａ、ｂ、ｃ、ｄを付して区別される。第１のメモリ・チップ１０２ａは、参照電圧を入力する第１の参照電圧入力部１１０ａをもち、他のメモリ・チップも同様の構成をもつ。
モジュール基板１０３は、長方形状の平板である。図７は、モジュール基板１０３上の、第１のメモリ・チップ１０２ａ付近の拡大図であり、第１のメモリ・チップ１０２ａの実装エリアが破線で示されている。モジュール基板１０３は図６に示すソケット用端子１１１と、図７に示す第１のメモリ用参照電極端子１１２ａと第１のメモリ用グランド電極端子１１３ａと第１のグランド・ビア１１４ａと、これと同様に他のメモリ・チップにそれぞれ対応した構成を有する。さらに、モジュール基板１０３は、図示しない積層構造をもち、グランド電位(Vss)を供給するグランド電位層と、電源電位(Vdd)を供給する電源電位層とを有する。モジュール基板１０３の一方の面側には、複数のメモリ・チップ１０２がモジュール基板１０３の長辺に沿って間隔を開けて並ぶように実装されている。
図６のソケット用端子１１１は、モジュール基板１０３の長辺に設けられており、マザーボードなどのシステム基板に設けられたソケットに差し込まれた状態で、システムからVss及びVddを入力するとともに、システムとの間で電気信号を伝達する。図７の第１のメモリ用参照電極端子１１２ａは、図６の第１の参照電圧入力部１１０ａに接続されている。図７の第１のメモリ用グランド電極端子１１３ａは、グランド電位層と第１のメモリ・チップ１０２ａとに接続されている。第１のグランド・ビア１１４ａは、グランド電位層に接続されている。他のメモリ・チップ１０２とモジュール基板１０３の対応する構成要素との接続についても同様である。
参照電圧供給部１０４は、図６に示す第１の参照電極１２０ａと第２の参照電極１２０ｂと第３の参照電極１２０ｃと第４の参照電極１２０ｄと、第１のデカップリング・コンデンサ１２１ａと第２のデカップリング・コンデンサ１２１ｂと第３のデカップリング・コンデンサ１２１ｃと第４のデカップリング・コンデンサ１２１ｄと、第１の接続部１２３と第２の接続部１２４と第３の接続部１２５とテブナン終端部１２６と、図７に示す第１のメモリ・チップ１０２ａに対応した第１の配線１２２ａ及び第１のコンデンサ実装用電極対１２７ａと他のメモリ・チップに対応した同様の構成とを備える。
図６の第１の参照電極１２０ａは、モジュール基板１０３上で第１のメモリ・チップ１０２ａが配置されている面と同じ側に設けられている。第１の参照電極１２０ａは、第１のメモリ・チップ１０２ａの周囲をコの字型に囲むように平板状に形成されており、コの字は幅をもった帯状に形成され、コの字の開口側はソケット用端子１１１側に向けられている。図７の第１の参照電極１２０ａは、第２のメモリ・チップ１０２ｂに近い側の一辺の内側に、第１の引き出し部１３０ａと第１の窪み部分１３１ａとを有している。第１の引き出し部１３０ａは、第１の参照電極１２０ａのコの字の一辺の内部から、コの字の内部に向けて徐々に幅を狭くしながら伸びており、第１の引き出し部１３０ａの先端は第１のメモリ用参照電極端子１１２ａを介して図６の第１の参照電圧入力部１１０ａに接続されている。第１の窪み部分１３１ａは、第１の引き出し部１３０ａよりコの字の奥側においてコの字の一辺の幅を部分的に狭くすることにより形成されている。第１の参照電極１２０ａにおいて、第２の参照電極１２０ｂ側の一辺でソケット用端子１１１から遠い側の電極面の一部が、欠けた構成をもつ。第１の参照電極１２０ａにおいて、第２の参照電極１２０ｂから遠い側の一辺は、第２の参照電極１２０ｂに近い側の一辺よりもソケット用端子１１１に向かって長く伸びている。なお、第１の参照電極１２０ａ及び第２の参照電極１２０ｂは、信号配線より十分に幅の広い、グランド電位層または電源電位層との平行平板を形成していれば、形状はこの通りでなくても良い。
図６の第２の参照電極１２０ｂは、モジュール基板１０３上で第２のメモリ・チップ１０２ｂが配置されている面と同じ側において、第２のメモリ・チップ１０２ｂの周囲を囲むように形成されている。第２の参照電極１２０ｂは、コの字の対向する２つの辺がほぼ同じ長さをもつ点と、さらに、第１の参照電極１２０ａ側の一辺の両端に第１の参照電極１２０ａ側にそれぞれ延びた部分をもつ点で、第１の参照電極１２０ａと異なる。
第１の参照電極１２０ａの形状と第２の参照電極１２０ｂの形状とが異なることにより、第１の参照電極１２０ａの面積と第２の参照電極１２０ｂの面積とが異なっている。第２の参照電極１２０ｂの面積と第１の参照電極１２０ａの面積との差は、第１の参照電極１２０ａの面積の10%以上である。
第３の参照電極１２０ｃは、第３のメモリ・チップ１０２ｃの周囲において第１の参照電極１２０ａと同様の形状で形成されている。第４の参照電極１２０ｄは、第４のメモリ・チップ１０４ｄの周囲において第２の参照電極１２０ｂと同様の形状で形成されている。隣接する第１の参照電極１２０ａの面積と第２の参照電極１２０ｂの面積とが異なり、第２の参照電極１２０ｂの面積と第３の参照電極１２０ｃの面積とが異なり、第３の参照電極１２０ｃの面積と第４の参照電極１２０ｄの面積とが異なっている。
図７の第１のコンデンサ実装用電極対１２７ａは、第１の参照電極１２０ａに設けられた第１の窪み部分１３１ａの内部に配置されており、第１のデカップリング・コンデンサ１２１ａは第１のコンデンサ実装用電極対１２７ａ上に実装されている。第１のデカップリング・コンデンサ１２１ａは、第１のコンデンサ実装用電極対１２７ａと第１の配線１２２ａとを介し、第１のメモリ用参照電極端子１１２ａと第１のグランド・ビア１１４ａとの間に接続されている。なお、第１のデカップリング・コンデンサ１２１ａは、複数のコンデンサを組み合わせたものであってもよい。第１の配線１２２ａのうち、第１のメモリ用参照電極端子１１２ａと第１のデカップリング・コンデンサ１２１ａの一端とを接続する部分は、第１の参照電極１２０ａと一体に形成されたものであってもよい。第１のメモリ・チップ１０２ａとモジュール基板１０３及び参照電圧供給部１０４との接続関係と同様に、他のメモリ・チップ１０２もモジュール基板１０３及び参照電圧供給部１０４に接続されている。
図６に示すように、第１の参照電極１２０ａと第２の参照電極１２０ｂとの間、第２の参照電極１２０ｂと第３の参照電極１２０ｃとの間、及び第３の参照電極１２０ｃと第４の参照電極１２０ｄとの間に間隔が設けられていることにより、第１の参照電極１２０ａと第２の参照電極１２０ｂと第３の参照電極１２０ｃと第４の参照電極１２０ｄとにより多分割ベタパターンが構成されている。
第１の接続部１２３は、ソケット用端子１１１より遠い側で第１の参照電極１２０ａと第２の参照電極１２０ｂとを接続する抵抗部材である。第２の接続部１２４は、ソケット用端子１１１より遠い側で第２の参照電極１２０ｂと第３の参照電極１２０ｃとを接続する抵抗部材である。第３の接続部１２５は、ソケット用端子１１１より遠い側で第３の参照電極１２０ｃと第４の参照電極１２０ｄとを接続する抵抗部材である。
テブナン終端部１２６は、電源側抵抗部材１３８とグランド側抵抗部材１３９とを有する。電源側抵抗部材１３８は、第２の参照電極１２０ｂと電源電位層との間を電気的に接続している。グランド側抵抗部材１３９は、第２の参照電極１２０ｂとグランド電位層との間を電気的に接続している。テブナン終端部１２６は、テブナン終端の構造を形成することにより、第２の参照電極１２０ｂに参照電圧の電位を供給している。
ソケット用端子１１１から入力されたグランド電位Vssと電源電位Vddとに基づいて、テブナン終端部１２６で形成された参照電圧の電位は、第２の参照電極１２０ｂから第１の接続部１２３を通じて第１の参照電極１２０ａに伝達されるとともに、第２の参照電極１２０ｂから第２の接続部１２４、第３の参照電極１２０ｃ、第３の接続部１２５、第４の参照電極１２０ｄへと順に伝達される。第１のメモリ・チップ１０２ａは第１の参照電極１２０ａから第１の参照電圧入力部１１０ａを通じて参照電圧の電位を入力する。
以下、メモリ・チップ１０２間を伝達する高周波ノイズを抑制するノイズ伝達抑制手段として機能する第１の参照電極１２０ａ、第２の参照電極１２０ｂ、第３の参照電極１２０ｃ、及び第４の参照電極１２０ｄの機能について詳細に説明する。ここでは、第１の参照電極１２０ａ及び第２の参照電極１２０ｂについて説明するが、第２の参照電極１２０ｂ、第３の参照電極１２０ｃ、及び第４の参照電極１２０ｄについても同様である。
図８は、図６の第１のメモリ・チップ１０２ａと第２のメモリ・チップ１０２ｂとの間の伝達インピーダンスZ21の周波特性を示すグラフである。伝達インピーダンスZ21は第１のメモリ・チップ１０２ａの第１の参照電圧入力部１１０ａに入力する電流I1と、このとき第２のメモリ・チップ１０２ｂの第２の参照電圧入力部１１０ｂに発生する電圧V2との比Z21=V2/I1で表される。伝達インピーダンスZ21が小さいほどノイズ伝達量が小さい。
曲線１４０、曲線１４１、曲線１４２、曲線１４３は、それぞれ、第２の参照電極１２０ｂのベタパターンにより形成される容量Cpl2が30pFである場合に、第１の参照電極１２０ａのベタパターンにより形成される容量Cpl1が10pF、15pF、20pF、30pFの場合における、伝達インピーダンスZ21の周波数特性を示している。ここで、第１の接続部１２３の抵抗値は100Ωである。
多分割抵抗ベタパターン方式の場合、面給電方式に比べてVrefプレーンの幾何学形状が小さいため、Vrefプレーンの共振・反共振周波数が面給電方式のそれと比べて高い周波数となる。このため、面給電方式に比べて高い周波数領域(1GHz超)に伝達インピーダンスZ21の極大値が発生している。具体的には、主に図６の第１の参照電極１２０ａと第１のデカップリング・コンデンサ１２１ａとを含んだ第１の回路における第１の反共振周波数と、主に第２の参照電極１２０ｂと第２のデカップリング・コンデンサ１２１ｂとを含んだ第２の回路における第２の反共振周波数とが近いことにより、主に第１の参照電極１２０ａと第１のデカップリング・コンデンサ１２１ａと第２の参照電極１２０ｂと第２のデカップリング・コンデンサ１２１ｂと第１の接続部１２３とを含んだ第３の回路の反共振周波数においてこの極大値が生じる。第１の回路と第２の回路とが完全対称形であればこの極大値が極めて大きくなる。この極大値が大きいほど、高周波領域のノイズが第１のメモリ・チップ１０２ａと第２のメモリ・チップ１０２ｂとの間を伝播しやすくなる。
図８に示されるように、容量Cpl2が一定の場合、容量Cpl1を小さくするほど、約1GHzより大きい周波数領域に発生する伝達インピーダンスZ21の極大値を小さくすることができる。これは、容量Cpl2と容量Cpl1とが異なることにより、第１の反共振周波数と第２の反共振周波数とがずれるからである。第１の参照電極１２０ａの面積と第２の参照電極１２０ｂの面積とが異なることによって容量Cpl2と容量Cpl1とが異なり、第１のメモリ・チップ１０２ａと第２のメモリ・チップ１０２ｂとの間を伝播する高周波領域のノイズ伝達量を抑制することができる。第１の参照電極１２０ａ及び第２の参照電極１２０ｂの給電面は、低い抵抗値と、高いQ(Quality factor)をもつため、それぞれを含む回路の反共振周波数におけるインピーダンスのピークの幅が狭い。そのため、十分な効果を得るためには、第１の反共振周波数と第２の反共振周波数とを、反共振の基本周波数の5%ずらすことが望ましい。容量C、インダクタンスLの回路の反共振周波数fは、f=1/(2π(LC)1/2)と表されるため、反共振周波数fを5%ずらすためには第１の参照電極１２０ａの面積と第２の参照電極１２０ｂの面積との差を、第１の参照電極１２０ａの面積の10%とすることが望ましい。
すでに存在する隣接する参照電極の面積を異ならせて第１の反共振周波数と第２の反共振周波数とをずらすため、新たな部材を付加する場合に比較して容易かつ低コストに設計することができる。参照電極間の抵抗値を大きくする場合に比較して、参照電極間のDCドロップを抑制することができる。なお、メモリ・モジュール１０１は、参照電極をいくつかまとめたグループ内でそれぞれ接続部により接続されたものであってもよい。なお、参照電極に供給される参照電圧の電位は、テブナン終端部２６に形成されたもののほか、マザーボードから給電されるものであってもよく、メモリ・モジュール１０１に備えるVref生成用スイッチング・レギュレータにより給電されるものであってもよい。
実施例４によれば、隣接する参照電極の面積を異ならせることによって第１の反共振周波数と第２の反共振周波数とをずらすことにより、第１の反共振周波数と第２の反共振周波数とが共に所定周波数である場合に現れる周波数特性上の極大値を低下させることにより、メモリ・チップ間におけるノイズ伝達を抑制することができる。特に、高周波領域のノイズ伝達を効果的に抑制することができる。
図９は実施例５のメモリ・モジュール１７０を示している。図９(a)のTOPはメモリ・モジュール１７０の表側の概念的な平面図、bottomはその裏側の概念的な平面図、図９(b)はメモリ・モジュール１７０の概念的な断面図を示す。図９(a)に示すようにメモリ・モジュール１７０は、モジュール基板１７１と、第１のメモリ・チップ群１７２と第２のメモリ・チップ群１７３と第３のメモリ・チップ群１７４と第４のメモリ・チップ群１７５と、コントローラ・チップ１７６と、第１の参照電圧供給部１７７と第２の参照電圧供給部１７８と第３の参照電圧供給部１７９と第４の参照電圧供給部１８０とを備える。
図９(b)に示すようにモジュール基板１７１は複数の層と各種端子類をもつ長方形状の平板であり、L1層１９１とL2層１９２とL3層１９３とL4層１９４とを含むTOP層１９０と、L5層１９５とL6層１９６とL7層１９７とL8層１９８とを含むBottom層１９９とを有する。L2層１９２及びL7層１９７はグランド電位層(G)でありL4層１９４は電源電位層(V)である。L1層１９１とL2層１９２との距離はL2層１９２とL3層１９３との距離と異なり、L6層１９６とL7層１９７との距離はL7層１９７とL8層１９８との距離と異なる。
図９(a)の第１のメモリ・チップ群１７２と第２のメモリ・チップ群１７３とは、TOP層１９０上でモジュール基板１７１の長手方向に並べて配置され、それぞれ、モジュール基板１７１の長手方向に直線状に並ぶ5枚のメモリ・チップにより構成されている。第３のメモリ・チップ群１７４と第４のメモリ・チップ群１７５とは、Bottom層１９９上でモジュール基板１７１の長手方向に並べて配置され、それぞれ、モジュール基板１７１の長手方向に直線状に並ぶ4枚のメモリ・チップにより構成されている。コントローラ・チップ１７６は、Bottom層１９９において第３のメモリ・チップ群１７４と第４のメモリ・チップ群１７５との間に配置されており、各メモリ・チップのデータ転送などを制御する。
第１の参照電圧供給部１７７は第１のメモリ・チップ群１７２付近に配置され、第１のメモリ・チップ群１７２に参照電圧の電位を供給する。第２の参照電圧供給部１７８は第２のメモリ・チップ群１７３付近に配置され、第２のメモリ・チップ群１７３に参照電圧の電位を供給する。第３の参照電圧供給部１７９は第３のメモリ・チップ群１７４付近に配置され、第３のメモリ・チップ群１７４に参照電圧の電位を供給する。第４の参照電圧供給部１８０は第４のメモリ・チップ群１７５付近に配置され、第４のメモリ・チップ群１７５に参照電圧の電位を供給する。
第１の参照電圧供給部１７７は、第１のメモリ・チップ群１７２の各メモリ・チップに参照電極の電圧を供給する第１の参照電極１８１ａから第５の参照電極１８１ｅまでの５つの参照電極を有しており、各参照電極間は複数の抵抗部材１８２で直列に接続され、１つのテブナン終端部１８３が第３の参照電極１８１ｃに参照電圧の電位を供給している。第１の参照電極１８１ａから第５の参照電極１８１ｅまでの５つの参照電極は、第１のメモリ・チップ群１７２の各メモリ・チップの並び方向に沿って順に設けられている。図９(b)に示すように、第１の参照電極１８１ａと第３の参照電極１８１ｃと第５の参照電極１８１ｅとはL1層１９１に設けられており、第２の参照電極１８１ｂと第４の参照電極１８１ｄとはL3層１９３に設けられている。
図９(a)の第３の参照電圧供給部１７９は、第３のメモリ・チップ群１７４の各メモリ・チップに参照電極の電圧を供給する第１１の参照電極１８１ｆから第１４の参照電極１８１ｉまでの４つの参照電極を有しており、各参照電極間は複数の抵抗部材１８４で直列に接続され、１つのテブナン終端部１８５が第１３の参照電極１８１ｈに参照電圧の電位を供給している。第１１の参照電極１８１ｆから第１４の参照電極１８１ｉまでの４つの参照電極は、第３のメモリ・チップ群１７４の各メモリ・チップの並び方向に沿って順に設けられている。図９(b)に示すように、第１２の参照電極１８１ｇと第１４の参照電極１８１ｉとは、L6層１９６に設けられており、第１１の参照電極１８１ｆと第１３の参照電極１８１ｈとは、L8層１９８に設けられている。
図９(a)及び図９(b)に示すように第２の参照電圧供給部１７８及び第４の参照電圧供給部１８０は、モジュール基板１７１の長手方向中央を境目に、第１の参照電圧供給部１７７及び第３の参照電圧供給部１７９を鏡で反転させたような構造をもつ。異なる層に参照電極を配置している他、各メモリ・チップにデカップリング・コンデンサが接続されている点、モジュール基板１７１に各種端子や電極が設けられている点、モジュール基板１７１と各メモリ・チップや各参照電圧供給部との接続関係は、実施例４のメモリ・モジュール１０１の場合と同様であるため説明を省略する。
電気的に隣接して接続された参照電極が、グランド電位層までの距離の異なる層に配置されていることにより、ベタパターンにより形成される容量が電気的に隣接して接続された参照電極同士で異なる。その結果、参照電極とデカップリング・コンデンサとで形成される回路の共振周波数を、隣接する回路間で異ならせることができる。
参照電極を配置する層を変えることにより第１の反共振周波数と第２の反共振周波数とをずらすため、参照電極の形状を異ならせる場合に比較して容易かつ低コストに設計することができる。
実施例５によれば、グランド電位層までの距離を隣接する参照電極間で異ならせることによって第１の反共振周波数と第２の反共振周波数とをずらすことにより、第１の反共振周波数と第２の反共振周波数とが共に所定周波数である場合に現れる周波数特性上の極大値を低下させることにより、メモリ・チップ間におけるノイズ伝達を抑制することができる。特に、高周波領域のノイズ伝達を効果的に抑制することができる。
図１０は実施例６のメモリ・モジュール２００を示している。図１０(a)のTOPはメモリ・モジュール２００の表側の概念的な平面図、bottomはその裏側の概念的な平面図、図１０(b)はメモリ・モジュール２００の概念的な断面図を示す。図１０(a)に示すようにメモリ・モジュール２００は、モジュール基板２０１と、第１のメモリ・チップ群２０２と第２のメモリ・チップ群２０３と第３のメモリ・チップ群２０４と第４のメモリ・チップ群２０５と、コントローラ・チップ２０６と、第１の参照電圧供給部２０７と第２の参照電圧供給部２０８と第３の参照電圧供給部２０９と第４の参照電圧供給部２１０とを備える。
図１０(b)のモジュール基板２０１は、複数の層と各種端子類をもつ長方形状の平板であり、L1層２２１とL2層２２２とL3層２２３とL4層２２４とL5層２２５とL6層２２６とを含むTOP層２２０と、L7層２２７とL8層２２８とを含むBottom層２２９とを有する。L2層２２２及びL7層２２７はグランド電位層(G)であり、L4層２２４は電源電位層(V)である。L1層２２１とグランド電位層との距離と、L5層２２５とグランド電位層との距離と、L8層２２８とグランド電位層との距離とは互いに異なる。
図１０(a)の第１のメモリ・チップ群２０２は、TOP層２２０上に配置された３枚のメモリ・チップと、Bottom層２２９上に配置された２枚のメモリ・チップとにより構成される。第２のメモリ・チップ群２０３は、TOP層２２０上に並べて配置された２枚のメモリ・チップと、Bottom層２２９上に並べて配置された２枚のメモリ・チップとにより構成される。各メモリ・チップは、TOP層２２０上及びBottom層２２９上でそれぞれモジュール基板２０１の長手方向に沿って直線状に配置されている。第３のメモリ・チップ群２０４と第４のメモリ・チップ群２０５とは、それぞれ、モジュール基板２０１の長手方向中央を境目に第１のメモリ・チップ群２０２及び第２のメモリ・チップ群２０３を鏡で反転させたような構造をもつ。コントローラ・チップ２０６は、Bottom層２２９において第２のメモリ・チップ群２０３と第４のメモリ・チップ群２０５との間に配置されており、各メモリ・チップのデータ転送などを制御する。
図１０(a)の第１の参照電圧供給部２０７は、第１のメモリ・チップ群２０２の各メモリ・チップに参照電極の電圧を供給する第１の参照電極２１１ａから第５の参照電極２１１ｅまでの５つの参照電極と、１つのテブナン終端部２１２とを有している。第１の参照電極２１１ａ、第２の参照電極２１１ｂ、第３の参照電極２１１ｃ、第４の参照電極２１１ｄ、第５の参照電極２１１ｅは、複数の抵抗部材２１３で順に直列に接続されている。テブナン終端部２１２は、TOP層２２０上で第３の参照電極２１１ｃに参照電圧の電位を供給している。図１０(b)に示すように、第１の参照電極２１１ａから第５の参照電極２１１ｅまでの５つの参照電極は、第１のメモリ・チップ群２０２の各メモリ・チップからモジュール基板２０１の層方向内部に配置されている。第１の参照電極２１１ａと第５の参照電極２１１ｅとはL8層２２８に設けられており、第２の参照電極２１１ｂと第４の参照電極２１１ｄとはL5層２２５に設けられており、第３の参照電極２１１ｃはL1層２２１に設けられている。
図１０(a)の第２の参照電圧供給部２０８は、第２のメモリ・チップ群２０３の各メモリ・チップに参照電極の電圧を供給する第６の参照電極２１１ｆから第９の参照電極２１１ｉまでの４つの参照電極と、１つのテブナン終端部２１４とを有している。第６の参照電極２１１ｆ、第７の参照電極２１１ｇ、第８の参照電極２１１ｈ、第９の参照電極２１１ｉは、複数の抵抗部材２１５で順に直列に接続されている。テブナン終端部２１４は、TOP層２２０上で第７の参照電極２１１ｇに参照電圧の電位を供給している。図１０(b)に示すように、第６の参照電極２１１ｆから第９の参照電極２１１ｉまでの４つの参照電極は、第２のメモリ・チップ群２０３の各メモリ・チップからモジュール基板２０１の層方向内部に配置されている。第６の参照電極２１１ｆと第９の参照電極２１１ｉとはL8層２２８に設けられており、第７の参照電極２１１ｇはL1層２２１に設けられており、第８の参照電極２１１ｈはL5層２２５に設けられている。
図１０(a)及び図１０(b)に示すように、第３の参照電圧供給部２０９及び第４の参照電圧供給部２１０は、モジュール基板２０１の長手方向中央を境目に、第１の参照電圧供給部２０７及び第２の参照電圧供給部２０８を鏡で反転させたような構造をもつ。異なる層に参照電極を配置している他、各メモリ・チップにデカップリング・コンデンサが接続されている点、モジュール基板２０１に各種端子や電極が設けられている点、モジュール基板２０１と各メモリ・チップや各参照電圧供給部との接続関係は、実施例４のメモリ・モジュール１０１の場合と同様であるため説明を省略する。
電気的に隣接して接続された参照電極が、グランド電位層までの距離の異なる層に配置されていることにより、ベタパターンにより形成される容量が電気的に隣接して接続された参照電極同士で異なる。その結果、参照電極とデカップリング・コンデンサとで形成される回路の共振周波数を、隣接する回路間で異ならせることができる。
参照電極を配置する層を変えることにより第１の反共振周波数と第２の反共振周波数とをずらすため、参照電極の形状を異ならせる場合に比較して容易かつ低コストに設計することができる。
実施例６によれば、グランド電位層までの距離を隣接する参照電極間で異ならせることによって第１の反共振周波数と第２の反共振周波数とをずらすことにより、第１の反共振周波数と第２の反共振周波数とが共に所定周波数である場合に現れる周波数特性上の極大値を低下させることにより、メモリ・チップ間におけるノイズ伝達を抑制することができる。特に、高周波領域のノイズ伝達を効果的に抑制することができる。
図１１の平面図に示すようにメモリ・モジュール２３０は、実施例４のメモリ・モジュール１０１において、図６の第１の参照電極１２０ａから第４の参照電極１２０ｄまでの４つの参照電極を、図１１の互いに形状の等しい第１の参照電極２３１ａから第４の参照電極２３１ｄまでの参照電極にそれぞれ置き換え、図６の第１のデカップリング・コンデンサ１２１ａから第４のデカップリング・コンデンサ１２１ｄまでの４つのデカップリング・コンデンサを、図１１の容量の均一でない第１のデカップリング・コンデンサ２３２ａから第４のデカップリング・コンデンサ２３２ｄまでの４つのデカップリング・コンデンサにそれぞれ置き換えた構成をもつ。
第１のデカップリング・コンデンサ２３２ａと第３のデカップリング・コンデンサ２３２ｃとがそれぞれもつ容量Cdc1と、第２のデカップリング・コンデンサ２３２ｂと第４のデカップリング・コンデンサ２３２ｄとがそれぞれもつ容量Cdc2とが異なる。これにより第１の反共振周波数と第２の反共振周波数とを異ならせることができる。容量Cdc1と容量Cdc2との差は、一方の容量の10%以上であることが望ましい。なお、デカップリング・コンデンサの容量を意図的に小さくすると、ある周波数領域でベタパターンの駆動点インピーダンスが上がる。
実施例７によれば、隣接するデカップリング・コンデンサの容量を異ならせることによって第１の反共振周波数と第２の反共振周波数とをずらすことにより、第１の反共振周波数と第２の反共振周波数とが共に所定周波数である場合に現れる周波数特性上の極大値を低下させることにより、メモリ・チップ間におけるノイズ伝達を抑制することができる。特に、高周波領域のノイズ伝達を効果的に抑制することができる。
図１２に示すようにメモリ・モジュール２３３は、実施例４のメモリ・モジュール１０１において、図６の第１の参照電極１２０ａから第４の参照電極１２０ｄまでの４つの参照電極を、図１２の形状の等しい第１の参照電極２３４ａから第４の参照電極２３４ｄまでの４つの参照電極にそれぞれ置き換え、図６の第１のデカップリング・コンデンサ１２１ａから第４のデカップリング・コンデンサ１２１ｄまでの４つのデカップリング・コンデンサを、図１２のESLの均一でない第１のデカップリング・コンデンサ２３５ａから第４のデカップリング・コンデンサ２３５ｄまでの４つのデカップリング・コンデンサにそれぞれ置き換えた構成をもつ。
第１のデカップリング・コンデンサ２３５ａと第３のデカップリング・コンデンサ２３５ｃとがそれぞれもつ等価直列インダクタンスLdc1と、第２のデカップリング・コンデンサ２３５ｂと第４のデカップリング・コンデンサ２３５ｄとがそれぞれもつ等価直列インダクタンスLdc2とが異なる。これにより第１の反共振周波数と第２の反共振周波数とを異ならせることができる。等価直列インダクタンスLdc1と等価直列インダクタンスLdc2との差は、一方の等価直列インダクタンスの10%以上であることが望ましい。なお、デカップリング・コンデンサの等価直列インダクタンスを意図的に小さくすると、ベタパターンの駆動点インピーダンスが上がる。
デカップリング・コンデンサの等価直列インダクタンスは、サイズにより異ならせたものであってもよく、型番により異ならせたものであってもよく、さらに、デカップリング・コンデンサの実装電極パターンを変えることによって異ならせたものであってもよい。
実施例８によれば、隣接するデカップリング・コンデンサのインダクタンスを異ならせることによって第１の反共振周波数と第２の反共振周波数とをずらすことにより、第１の反共振周波数と第２の反共振周波数とが共に所定周波数である場合に現れる周波数特性上の極大値を低下させることにより、メモリ・チップ間におけるノイズ伝達を抑制することができる。特に、高周波領域のノイズ伝達を効果的に抑制することができる。
実施例９では、複数のメモリチップを１つのパッケージで封止した積層メモリ・パッケージのVrefノイズ低減技術を提供する。図１３の平面図に示すようにメモリ・モジュール２４０は、実施例４のメモリ・モジュール１０１において、図６の第１の参照電極１２０ａから第４の参照電極１２０ｄまでの４つの参照電極を、図１３の形状の等しい第１の参照電極２３４ａから第４の参照電極２３４ｄまでの４つの参照電極にそれぞれ置き換え、図６の第１のメモリ・チップ１０２ａから第４のメモリ・チップ１０２ｄまでの４つのメモリ・チップを、図１３の第１の積層パッケージ２４１ａから第４の積層パッケージ２４１ｄまでの４つの積層パッケージにそれぞれ置き換えた構成をもつ。
図１４の第１の積層パッケージ２４１ａの断面図に示すように、第１の積層パッケージ２４１ａは、下部パッケージ２４２と上部パッケージ２４３とを有する。
下部パッケージ２４２は、下部メモリ・チップ２４４と下部PKG基板２４５と下部参照電極用ボール端子２４６とをもつ。下部メモリ・チップ２４４は、下部参照電圧用チップ・パッド２４７を有し、下部PKG基板２４５上に実装されている。下部参照電圧用チップ・パッド２４７は、参照電圧の電位を下部メモリ・チップ２４４に入力する端子である。下部PKG基板２４５は下部ビア２４８と下部配線２４９ａとをもつ。下部ビア２４８は下部PKG基板２４５を厚み方向に貫く。下部配線２４９ａは、下部ビア２４８と下部メモリ・チップ２４４の下部参照電圧用チップ・パッド２４７との間を電気的に接続している。下部参照電極用ボール端子２４６は、下部メモリ・チップ２４４の搭載されている面と反対側で下部ビア２４８に電気的に接続されており、さらに、図１３のモジュール基板１０３に設けられた第１のメモリ用参照電極端子１１２ａに電気的に接続されている。
上部パッケージ２４３は上部メモリ・チップ２５０と上部PKG基板２５１と上部参照電極用ボール端子２５２とをもつ。上部メモリ・チップ２５０は、上部参照電圧用チップ・パッド２５３を有し、上部PKG基板２５１上に実装されている。上部参照電圧用チップ・パッド２５３は、参照電圧の電位を上部メモリ・チップ２５０に入力する端子である。上部PKG基板２５１は上部ビア２５４と上部配線２５５及び２４９ｂとをもつ。上部ビア２５４は上部PKG基板２５１を厚み方向に貫く。上部配線２５５及び２４９ｂは、上部ビア２５４と上部メモリ・チップ２５０の上部参照電圧用チップ・パッド２５３との間を電気的に接続している。上部参照電極用ボール端子２５２は、上部メモリ・チップ２５０の搭載されている面と反対側で上部ビア２５４に電気的に接続されており、さらに、下部PKG基板２５１の下部ビア２４８に電気的に接続されている。
図１３の第１の参照電極２３４ａの電位は第１のメモリ用参照電極端子１１２ａから、図１４の下部参照電極用ボール端子２４６、下部ビア２４８、下部配線２４９ａを通じて下部参照電圧用チップ・パッド２４７に伝えられる。さらに、図１３の第１の参照電極２３４ａの電位は第１のメモリ用参照電極端子１１２ａから、図１４の下部参照電極用ボール端子２４６、下部ビア２４８、上部参照電極用ボール端子２５２、上部ビア２５４、上部配線２５５及び２４９ｂを通じて上部参照電圧用チップ・パッド２５３に伝えられる。
上部配線２５５及び２４９ｂの長さは下部配線２４９ａの長さより長く形成されている。上部配線２５５及び２４９ｂの長さと下部配線２４９ａの長さの差は、第１のデカップリング・コンデンサ１２１ａのESLの10%分大きいインダクタンスをもつ長さである。上部配線２５５及び２４９ｂの長さと下部配線２４９ａの長さとに差を設けることにより、下部参照電極用ボール端子２４６から下部参照電圧用チップ・パッド２４７に至る経路のインダクタンス値と、上部参照電極用ボール端子２５２から上部参照電圧用チップ・パッド２５３に至る経路のインダクタンス値とを10%以上異ならせることができる。さらには、図１３のモジュール基板１０３に実装されている第１のデカップリング・コンデンサ１２１ａから図１４の下部参照電圧用チップ・パッド２４７までの等価直列インダクタンス値と、図１３の第１のデカップリング・コンデンサ１２１ａから図１４の上部参照電圧用チップ・パッド２５３までの等価直列インダクタンス値とを異なる値とすることができる。その結果、下部参照電圧用チップ・パッド２４７でみた下部メモリ・チップ２４４のVref-GND間駆動点インピーダンスと、上部参照電圧用チップ・パッド２５３でみた上部メモリ・チップ２５０のVref-GND間駆動点インピーダンスとを異ならせることができる。
なお、ここではチップパッドに接続する下部配線２４９ａと上部配線２５５及び２４９ｂが全て配線の場合について説明したが、チップパッドに接続給電部である下部チップ用の２４９ａ及び上部チップ用の２４９ｂは、LSIパッケージ内に設けられたグランド層と結合したベタ面でも良い。その場合は、上部配線２５５のインダクタンス値がデカップリングコンデンサ１２１ａのESLの10%分となればよい。
なお、第１の積層パッケージ２４１ａは、３つ以上のメモリ・チップを積層したものであってもよく、複数のメモリ・チップを積層する場合には下部パッケージ２４２と上部パッケージ２４３とを交互に配置するような構成とすることが望ましい。第２の積層パッケージ２４１ｂ、第３の積層パッケージ２４１ｃ、及び、第４の積層パッケージ２４１ｄは、第１の積層パッケージ２４１ａと同様の構成をもつ。
実施例９によれば、下部参照電圧用チップ・パッド２４７でみた下部メモリ・チップ２４４のVref-GND間駆動点インピーダンスと、上部参照電圧用チップ・パッド２５３でみた上部メモリ・チップ２５０のVref-GND間駆動点インピーダンスとを異ならせ、第１の反共振周波数と第２の反共振周波数とをずらすことにより、第１の反共振周波数と第２の反共振周波数とが共に所定周波数である場合に現れる周波数特性上の極大値を低下させることにより、メモリ・チップ間におけるノイズ伝達を抑制することができる。特に、高周波領域のノイズ伝達を効果的に抑制することができる。
図１５(a)の断面図に示すように、図１３の実施例９のメモリ・モジュール２４０は、第１の積層パッケージ２４１ａを以下に説明するような第１の積層パッケージ２６１ａに置き換えた構成をもつものであってもよい。なお、図１３の第２の積層パッケージ２４１ｂ、第３の積層パッケージ２４１ｃ、第４の積層パッケージ２４１ｄについても同様である。
第１の積層パッケージ２６１ａは、PKG基板２６２と参照電極用ボール端子２６３と下部メモリ・チップ２６４と上部メモリ・チップ２６５と下部側ボンディング・ワイヤ２６６と上部側ボンディング・ワイヤ２６７とをもつ。PKG基板２６２は、図１５(a)に示すビア２６８と配線２６９と、図１５(c)の上部メモリ・チップ２６４の上面図に示す参照電極用PKG基板パッド２７０と基板側NCパッド２７１とをもつ。ビア２６８はPKG基板２６２を厚み方向に貫く。図１５(a)の配線２６９は、ビア２６８と参照電極用PKG基板パッド２７０との間を電気的に接続している。参照電極用ボール端子２６３は、ビア２６８に電気的に接続されており、さらに、図１３のモジュール基板１０３に設けられた第１のメモリ用参照電極端子１１２ａに電気的に接続されている。
図１５(b)の下部メモリ・チップ２６４の上面図に示すように下部メモリ・チップ２６４は、下部参照電圧用チップ・パッド２７２を有し、PKG基板２６２上に実装されている。下部参照電圧用チップ・パッド２７２は、下部メモリ・チップ２６４に参照電圧の電位を入力する端子である。図１５(c)に示すように上部メモリ・チップ２６５は、上部参照電圧用チップ・パッド２７３とメモリ側NCパッド２７４とを有し、PKG基板２６２上に実装されている。上部参照電圧用チップ・パッド２７３は、上部メモリ・チップ２６５に参照電圧の電位を入力する端子である。
図１５(b)に示すように下部側ボンディング・ワイヤ２６６は、参照電極用PKG基板パッド２７０と下部参照電圧用チップ・パッド２７２とを電気的に接続している。図１５(c)に示すように上部側ボンディング・ワイヤ２６７は、上部メモリ・チップ２６５のメモリ側NCパッド２７４と基板側NCパッド２７１とを介しながら、参照電極用PKG基板パッド２７０と上部参照電圧用チップ・パッド２７３との間を電気的に接続している。
上部側ボンディング・ワイヤ２６７は、下部側ボンディング・ワイヤ２６６よりも長く形成されている。上部側ボンディング・ワイヤ２６７の長さと下部側ボンディング・ワイヤ２６６の長さの差は、図１３の第１のデカップリング・コンデンサ１２１ａのESLの10%分大きいインダクタンスをもつ長さである。上部側ボンディング・ワイヤ２６７の長さと下部側ボンディング・ワイヤ２６６の長さとに差を設けることにより、図１３のモジュール基板１０３に実装されている第１のデカップリング・コンデンサ１２１ａから図１５(a)の下部参照電圧用チップ・パッド２７２までの等価直列インダクタンス値と、図１３の第１のデカップリング・コンデンサ１２１ａから図１５(a)の上部参照電圧用チップ・パッド２７３までの等価直列インダクタンス値とを10%以上異ならせることができる。その結果、下部参照電圧用チップ・パッド２７２でみた下部メモリ・チップ２６４のVref-GND間駆動点インピーダンスと、上部参照電圧用チップ・パッド２７３でみた上部メモリ・チップ２６５のVref-GND間駆動点インピーダンスとを異ならせることができる。
なお、第１の積層パッケージ２６１ａは、３つ以上のメモリ・チップを積層したものであってもよく、複数のメモリ・チップを積層する場合には下部メモリ・チップ２６４と上部メモリ・チップ２６５とを交互に配置し、ワイヤ・ボンディングの長短を交互に異ならせる構成とすることが望ましい。
実施例１０によれば、下部参照電圧用チップ・パッド２７２でみた下部メモリ・チップ２６４のVref-GND間駆動点インピーダンスと、上部参照電圧用チップ・パッド２７３でみた上部メモリ・チップ２６５のVref-GND間駆動点インピーダンスとを異ならせ、第１の反共振周波数と第２の反共振周波数とをずらすことにより、第１の反共振周波数と第２の反共振周波数とが共に所定周波数である場合に現れる周波数特性上の極大値を低下させることにより、メモリ・チップ間におけるノイズ伝達を抑制することができる。特に、高周波領域のノイズ伝達を効果的に抑制することができる。
図１６の平面図に示すように、メモリ・モジュール３０１は、複数のメモリ・チップ３０２とモジュール基板３０３と参照電圧供給部３０４とを備える。
複数のメモリ・チップ３０２は同様の構成をもち、それぞれ、第１のメモリ・チップ３０２ａ、第２のメモリ・チップ３０２ｂ、第３のメモリ・チップ３０２ｃ、第４のメモリ・チップ３０２ｄと区別される。以下、第１のメモリ・チップ３０２ａ、第２のメモリ・チップ３０２ｂ、第３のメモリ・チップ３０２ｃ、第４のメモリ・チップ３０２ｄに対応して設けられた構成要素は、それぞれ、参照符号の後にａ、ｂ、ｃ、ｄを付して区別される。第１のメモリ・チップ３０２ａは、参照電圧を入力する第１の参照電圧入力部３１０ａをもち、他のメモリ・チップも同様の構成をもつ。
モジュール基板３０３は、長方形状の平板である。図１７は、モジュール基板３０３上の、第１のメモリ・チップ３０２ａ付近の拡大図であり、第１のメモリ・チップ３０２ａの実装エリアが破線で示されている。モジュール基板３０３は図１６に示すソケット用端子３１１と、図１７に示す第１のメモリ・チップ３０２ａに対応した第１のメモリ用参照電極端子３１２ａと第１のメモリ用グランド電極端子３１３ａと第１のグランド・ビア３１４ａとこれと同様に他のメモリ・チップにそれぞれ対応した構成とを有する。さらに、モジュール基板３０３は、図示しない積層構造をもち、グランド電位(Vss)を供給するグランド電位層と、電源電位(Vdd)を供給する電源電位層とを有する。モジュール基板３０３の一方の面側には、複数のメモリ・チップ３０２がモジュール基板３０３の長辺に沿って間隔を開けて並ぶように実装されている。
図１６のソケット用端子３１１は、モジュール基板３０３の長辺に設けられており、マザーボードなどのシステム基板に設けられたソケットに差し込まれた状態で、ソケットからVss及びVddを入力するとともに、ソケットとの間で電気信号を伝達する。図１７の第１のメモリ用参照電極端子３１２ａは、図１６の第１の参照電圧入力部３１０ａに接続されている。図１７の第１のメモリ用グランド電極端子３１３ａは、グランド電位層と第１のメモリ・チップ３０２ａとに接続されている。第１のグランド・ビア３１４ａは、グランド電位層に接続されている。他のメモリ・チップ３０２とモジュール基板３０３の対応する構成要素との接続についても同様である。
参照電圧供給部３０４は、図１６に示す第１の参照電極３２０ａと第２の参照電極３２０ｂと第３の参照電極３２０ｃと第４の参照電極３２０ｄと、第１のデカップリング・コンデンサ３２１ａと第２のデカップリング・コンデンサ３２１ｂと第３のデカップリング・コンデンサ３２１ｃと第４のデカップリング・コンデンサ３２１ｄと、第１のテブナン終端部３２３ａと第２のテブナン終端部３２３ｂと第３のテブナン終端部３２３ｃと第４のテブナン終端部３２３ｄと、図１７に示す第１のメモリ・チップ３０２ａに対応した第１の配線３２２ａ及び第１のコンデンサ実装用電極対３２４ａと他のメモリ・チップに対応した同様の構成とを備えている。
図１６の第１の参照電極３２０ａは、モジュール基板３０３上で第１のメモリ・チップ３０２ａが配置されている面と同じ側に設けられている。第１の参照電極３２０ａは、第１のメモリ・チップ３０２ａの周囲をコの字型に囲むように平板状に形成されており、コの字は幅をもった帯状に形成され、コの字の開口側はソケット用端子３１１側に向けられている。図１７の第１の参照電極３２０ａは、第２のメモリ・チップ３０２ｂに近い側の一辺の内側に、第１の引き出し部３３０ａと第１の窪み部分３３１ａとを有している。第１の引き出し部３３０ａは、第１の参照電極３２０ａのコの字の一辺の内部から、コの字の内部に向けて徐々に幅を狭くしながら伸びており、第１の引き出し部３３０ａの先端は第１のメモリ用参照電極端子３１２ａを介して図１６の第１の参照電圧入力部３１０ａに接続されている。第１の窪み部分３３１ａは、第１の引き出し部３３０ａ付近において第１の参照電極３２０ａのコの字の奥側においてコの字の一辺の幅を部分的に狭くすることにより形成されている。なお、ここでは第１の参照電極３２０ａをコの字型としているが、信号配線より十分に幅の広い、グランド電位層または電源電位層との平行平板を形成していれば、形状はこの通りでなくても良い。
図１７の第１のコンデンサ実装用電極対３２４ａは、第１の参照電極３２０ａに設けられた第１の窪み部分３３１ａの内部に配置されている。第１のデカップリング・コンデンサ３２１ａは、第１のコンデンサ実装用電極対３２４ａ上に実装されている。第１のデカップリング・コンデンサ３２１ａは、第１のコンデンサ実装用電極対３２４ａと第１の配線３２２ａとを介し、第１のメモリ用参照電極端子３１２ａと第１のグランド・ビア３１４ａとの間に接続されている。なお、第１のデカップリング・コンデンサ３２１ａは、複数のコンデンサを組み合わせたものであってもよい。第１の配線３２２ａのうち、第１のメモリ用参照電極端子３１２ａと第１のデカップリング・コンデンサ３２１ａの一端とを接続する部分は、第１の参照電極３２０ａと一体に形成されたものであってもよい。第１のメモリ・チップ３０２ａとモジュール基板３０３及び参照電圧供給部３０４との接続関係と同様に、他のメモリ・チップ３０２もモジュール基板３０３及び参照電圧供給部３０４に接続されている。
図１７に示すように、第１の参照電極３２０ａと第２の参照電極３２０ｂとの間、第２の参照電極３２０ｂと第３の参照電極３２０ｃとの間、及び、第３の参照電極３２０ｃと第４の参照電極３２０ｄとの間に間隔が設けられていることにより、第１の参照電極３２０ａと第２の参照電極３２０ｂと第３の参照電極３２０ｃと第４の参照電極３２０ｄとにより多分割ベタパターンを構成している。
第１のテブナン終端部３２３ａは、第１の電源側抵抗部材３３８ａと第１のグランド側抵抗部材３３９ａとを有する。第１の電源側抵抗部材３３８ａは、第１の参照電極３２０ａと電源電位層との間を電気的に接続している。第１のグランド側抵抗部材３３９ａは、第１の参照電極３２０ａとグランド電位層との間を電気的に接続している。第１のテブナン終端部３２３ａは、テブナン終端の構造を形成することにより、第１の参照電極３２０ａに参照電圧の電位を供給している。同様に、第２のテブナン終端部３２３ｂは第２の参照電極３２０ｂに参照電圧の電位を供給し、第３のテブナン終端部３２３ｃは第３の参照電極３２０ｃに参照電圧の電位を供給し、第４のテブナン終端部３２３ｄは第４の参照電極３２０ｄに参照電圧の電位を供給している。
なお、メモリ・モジュール３０１は、参照電極をいくつかまとめたグループ内でそれぞれ接続部により接続されたものであってもよい。なお、参照電極に供給される参照電圧の電位は、マザーボードから給電されるものであってもよく、メモリ・モジュール３０１に備えるVref生成用スイッチング・レギュレータにより給電されるものであってもよい。
隣接する参照電極を個別化し、それぞれの参照電極に対して異なるテブナン終端部から参照電圧の電位を供給するため、参照電極間を抵抗部材などで直接つなぐ場合に比較して、参照電極間で電圧が低下するDCドロップをなくすことができるとともに、隣接する参照電極間のノイズ伝達量を抑制することができる。
実施例１１によれば、隣接する参照電極を個別化することにより、第１の反共振周波数と第２の反共振周波数とが共に所定周波数である場合に現れる周波数特性上の極大値を低下させることにより、メモリ・チップ間におけるノイズ伝達を抑制することができる。
図１８の平面図に示すように、メモリ・モジュール３４０は、図１６に示す実施例１１のメモリ・モジュール３０１において、複数のメモリ・チップ３０２と参照電圧供給部３０４とをモジュール基板３０３の両面に備えた構成をもつ。モジュール基板３０３の一方の面側の構成は、他方の面側の構成と、モジュール基板３０３を中心として対照的になっている。モジュール基板３０３を挟んで第１のメモリ・チップ３０２ａに対向する位置に第５のメモリ・チップ３０２ｅが実装されており、モジュール基板３０３を挟んで第１の参照電極３２０ａに対向する位置に第５の参照電極３２０ｅが実装されており、第１の参照電極３２０ａと第５の参照電極３２０ｅとは、モジュール基板３０３を貫通する接続手段３４１で電気的に接続されている。第１の参照電極３２０ａには第１のテブナン終端部３２３ａが接続されている一方、第５の参照電極３２０ｅに直接接続されたテブナン終端部は設けられていない。第５の参照電極３２０ｅは、配線で形成した接続部材３４１を介して第１の参照電極３２０ａから参照電圧の電位を供給される。他の対向するメモリ・チップについても同様である。
表裏の参照電極でテブナン終端部を共用しているため、実施例１１に比較して部品点数を減らすことができる。特に、表裏のメモリ・チップのうち、一方が駆動している間に他方のメモリ・チップが駆動しないような利用方法を用いたメモリ・モジュールにおいては、表裏のノイズ伝達を許容できる場合があるため、本実施例が有効である。
図１９の平面図の左側に示すように、メモリ・モジュール３４２は、図１８に示す実施例１２のメモリ・モジュール３４０において、対向する第１の参照電極３２０ａと第５の参照電極３２０ｅとの間を、抵抗部材３４３を経路に直列に含んだ接続部材３４４で接続している。接続部材３４４に抵抗部材３４３を設けることにより、配線で表裏の参照電極を直接接続する実施例１２に比較して、表裏のメモリ・チップ間のノイズ伝達を抑制することができる。
なお、図１９の右側に示すように、メモリ・モジュール３４２は第１のテブナン終端部３２３ａと第１の参照電極３２０ａとの間を接続する抵抗部材３４９と、第１のテブナン終端部３２３ａと第５の参照電極３２０ｅとの間を接続する抵抗部材３５０とを設けているとよい。
図２０の平面図に示すように、メモリ・モジュール３４５はモジュール基板３０３に第１のメモリ対３４６と第２のメモリ対３４７と第３のメモリ対３４８とを実装している。
第１のメモリ対３４６は、図１９に示す実施例１３のメモリ・モジュール３４２において、第１の参照電極３２０ａと第５の参照電極３２０ｅとの面積を異ならせた構成をもつ。主に第１の参照電極３２０ａと第１のデカップリング・コンデンサ３２１ａとを含む第１の回路の反共振周波数と、主に第５の参照電極３２０ｅと第５のデカップリング・コンデンサ３２１ｅとを含む第５の回路の反共振周波数とを異ならせることができる。表裏の参照電極の面積を異ならせることによって第１の反共振周波数と第５の反共振周波数とをずらすことができ、これにより第１の反共振周波数と第５の反共振周波数とが共に所定周波数である場合に現れる周波数特性上の極大値を低下させることにより、メモリ・チップ間におけるノイズ伝達を抑制することができる。また、実施例１３に比較して接続部材３４４の抵抗値を小さくすることができる。
第２のメモリ対３４７は、図１９に示す実施例１３のメモリ・モジュール３４２において第１の参照電極３２０ａと第５の参照電極３２０ｅとの面積を異ならせた構成をもち、さらに、第１のテブナン終端部３２３ａと第１の参照電極３２０ａとの間を接続する抵抗部材３４９と、第１のテブナン終端部３２３ａと第５の参照電極３２０ｅとの間を接続する抵抗部材３５０とを有する。
第３のメモリ対３４８は、第２のメモリ対３４８において、第１の参照電極３２０ａと第５の参照電極３２０ｅとをモジュール基板３０３上の同じ面に配置している。第１の参照電極３２０ａは、コの字の一辺を削除した形状をもち、第５の参照電極３２０ｅはモジュール基板３０３の長手方向に直行する方向に長いL字型の形状をもつ。第１の参照電極３２０ａの面積は第５の参照電極３２０ｅの面積より大きい。特に、第５のメモリ・チップ３０２ｅを配置した面に、参照電極を形成する十分なスペースがない場合に有効である。但し、第５の参照電極３２０ｅの面積が小さいことから、駆動点インピーダンスが実施例１３より大きい。
参照電極間に長い配線を設けたメモリ・モジュールの平面図である。 図１に示すメモリ・チップ付近の拡大図である。 図１のメモリ・チップ間の伝達インピーダンスの周波数特性を示すグラフである。 参照電極間に長足抵抗を設けたメモリ・モジュールの平面図である。 参照電極間にチップ・インダクタを設けたメモリ・モジュールの平面図である。 異なる面積の参照電極を設けたメモリ・モジュールの平面図である。 図６に示すメモリ・チップ付近の拡大図である。 図６のメモリ・チップ間の伝達インピーダンスの周波数特性を示すグラフである。 参照電極を異なる層に設けたメモリ・モジュールの概念的な平面図である。 図９(a)のメモリ・モジュールの概念的な断面図である。 参照電極を異なる層に設けた他のメモリ・モジュールの概念的な平面図である。 図１０(a)のメモリ・モジュールの概念的な断面図である。 均一でない容量のデカップリング・コンデンサを設けたメモリ・モジュールの平面図である。 均一でないインダクタンスのデカップリング・コンデンサを設けたメモリ・モジュールの平面図である。 積層パッケージの上下のメモリ・チップ間で配線長を異ならせたメモリ・モジュールの平面図である。 図１３のメモリ・モジュールの部分断面図である。 積層パッケージの上下のメモリ・チップ間で配線長を異ならせたメモリ・モジュールの部分断面図である。 図１５(a)のメモリ・モジュールの下部メモリ・チップの上面図である。 図１５(a)のメモリ・モジュールの上部メモリ・チップの上面図である。 個別化された参照電極を設けたメモリ・モジュールの平面図である。 図１６に示すメモリ・チップ付近の拡大図である。 各面で個別化された参照電極を面間で接続したメモリ・モジュールの平面図である。 各面で個別化された参照電極を面間で抵抗部材を介して接続したメモリ・モジュールの平面図である。 図１９のメモリ・モジュールの変形例を示す平面図である。 多分割抵抗接続方式のメモリ・モジュールの平面図である。 図２１のメモリ・チップ間の伝達インピーダンスの周波数特性を示すグラフである。
符号の説明
１；メモリ・モジュール、２；メモリ・チップ、２ａ；第１のメモリ・チップ、２ｂ；第２のメモリ・チップ、２ｃ；第３のメモリ・チップ、２ｄ；第４のメモリ・チップ、３；モジュール基板、４；参照電圧供給部、１０ａ；第１の参照電圧入力部、１１；ソケット用端子、１２ａ；第１のメモリ用参照電極端子、１３ａ；第１のメモリ用グランド電極端子、１４ａ；第１のグランド・ビア、２０ａ；第１の参照電極、２０ｂ；第２の参照電極、２０ｃ；第３の参照電極、２０ｄ；第４の参照電極、２１ａ；第１のデカップリング・コンデンサ、２１ｂ；第２のデカップリング・コンデンサ、２１ｃ；第３のデカップリング・コンデンサ、２１ｄ；第４のデカップリング・コンデンサ、２２ａ；第１の配線、２３；第１の接続部、２４；第２の接続部、２５；第３の接続部、２６；テブナン終端部、２７ａ；第１のコンデンサ実装用電極対、３０ａ；第１の引き出し部、３１ａ；第１の窪み部分、３２；第１のインダクタ、３３；第１の抵抗部材、３４；第２のインダクタ、３５；第２の抵抗部材、３６；第３のインダクタ、３７；第３の抵抗部材、３８；電源側抵抗部材、３９；グランド側抵抗部材、４０；曲線、４１；曲線、４２；曲線、４３；曲線、４４；曲線、４５；曲線、５０；第１の長足抵抗、５１；第２の長足抵抗、５２；第３の長足抵抗、５３；第１のチップ・インダクタ、５４；第２のチップ・インダクタ、５５；第３のチップ・インダクタ、１０１；メモリ・モジュール、１０２；メモリ・チップ、１０２ａ；第１のメモリ・チップ、１０２ｂ；第２のメモリ・チップ、１０２ｃ；第３のメモリ・チップ、１０２ｄ；第４のメモリ・チップ、１０３；モジュール基板、１０４；参照電圧供給部、１１０ａ；第１の参照電圧入力部、１１１；ソケット用端子、１１２ａ；第１のメモリ用参照電極端子、１１３ａ；第１のメモリ用グランド電極端子、１１４ａ；第１のグランド・ビア、１２０ａ；第１の参照電極、１２０ｂ；第２の参照電極、１２０ｃ；第３の参照電極、１２０ｄ；第４の参照電極、１２１ａ；第１のデカップリング・コンデンサ、１２１ｂ；第２のデカップリング・コンデンサ、１２１ｃ；第３のデカップリング・コンデンサ、１２１ｄ；第４のデカップリング・コンデンサ、１２２ａ；第１の配線、１２３；第１の接続部、１２４；第２の接続部、１２５；第３の接続部、１２６；テブナン終端部、１２７ａ；第１のコンデンサ実装用電極対、１３０ａ；第１の引き出し部、１３１ａ；第１の窪み部分、１３８；電源側抵抗部材、１３９；グランド側抵抗部材、１４０；曲線、１４１；曲線、１４２；曲線、１４３；曲線、１４４；曲線、１４５；曲線、１７０；メモリ・モジュール、１７１；モジュール基板、１７２；第１のメモリ・チップ群、１７３；第２のメモリ・チップ群、１７４；第３のメモリ・チップ群、１７５；第４のメモリ・チップ群、１７６；コントローラ・チップ、１７７；第１の参照電圧供給部、１７８；第２の参照電圧供給部、１７９；第３の参照電圧供給部、１８０；第４の参照電圧供給部、１８１ａ；第１の参照電極、１８１ｂ；第２の参照電極、１８１ｃ；第３の参照電極、１８１ｄ；第４の参照電極、１８１ｅ；第５の参照電極、１８１ｆ；第１１の参照電極、１８１ｇ；第１２の参照電極、１８１ｈ；第１３の参照電極、１８１ｉ；第１４の参照電極、１９０；TOP層、１９１；L1層、１９２；L2層、１９３；L3層、１９４；L4層、１９５；L5層、１９６；L6層、１９７；L7層、１９８；L8層、１９９；Bottom層、２００；メモリ・モジュール、２０１；モジュール基板、２０２；第１のメモリ・チップ群、２０３；第２のメモリ・チップ群、２０４；第３のメモリ・チップ群、２０５；第４のメモリ・チップ群、２０６；コントローラ・チップ、２０７；第１の参照電圧供給部、２０８；第２の参照電圧供給部、２０９；第３の参照電圧供給部、２１０；第４の参照電圧供給部、２１１ａ；第１の参照電極、２１１ｂ；第２の参照電極、２１１ｃ；第３の参照電極、２１１ｄ；第４の参照電極、２１１ｅ；第５の参照電極、２１１ｆ；第６の参照電極、２１１ｈ；第８の参照電極、２１１ｉ；第９の参照電極、２１２；テブナン終端部、２１３；抵抗部材、２１４；テブナン終端部、２１５；抵抗部材、２２０；TOP層、２２１；L1層、２２２；L2層、２２３；L3層、２２４；L4層、２２５；L5層、２２６；L6層、２２７；L7層、２２８；L8層、２２９；Bottom層、２３０；メモリ・モジュール、２３１ａ；第１の参照電極、２３１ｂ；第２の参照電極、２３１ｃ；第３の参照電極、２３１ｄ；第４の参照電極、２３２ａ；第１のデカップリング・コンデンサ、２３２ｂ；第２のデカップリング・コンデンサ、２３２ｃ；第３のデカップリング・コンデンサ、２３２ｄ；第４のデカップリング・コンデンサ、２３３；メモリ・モジュール、２３４ａ；第１の参照電極、２３４ｂ；第２の参照電極、２３４ｃ；第３の参照電極、２３４ｄ；第４の参照電極、２３５ａ；第１のデカップリング・コンデンサ、２３５ｂ；第２のデカップリング・コンデンサ、２３５ｃ；第３のデカップリング・コンデンサ、２３５ｄ；第４のデカップリング・コンデンサ、２４０；メモリ・モジュール、２４１ａ；第１の積層パッケージ、２４１ｂ；第２の積層パッケージ、２４１ｃ；第３の積層パッケージ、２４１ｄ；第４の積層パッケージ、２４２；下部パッケージ、２４３；上部パッケージ、２４４；下部メモリ・チップ、２４５；下部PKG基板、２４６；下部参照電極用ボール端子、２４７；下部参照電圧用チップ・パッド、２４８；下部ビア、２４９ａ；下部配線、２４９ｂ；上部配線、２５０；上部メモリ・チップ、２５１；上部PKG基板、２５２；上部参照電極用ボール端子、２５３；上部参照電圧用チップ・パッド、２５４；上部ビア、２５５；上部配線、２６０；メモリ・モジュール、２６１ａ；第１の積層パッケージ、２６２；PKG基板、２６３；参照電極用ボール端子、２６４；下部メモリ・チップ、２６５；上部メモリ・チップ、２６６；下部側ボンディング・ワイヤ、２６７；上部側ボンディング・ワイヤ、２６８；ビア、２６９；配線、２７０；参照電極用PKG基板パッド、２７１；基板側NCパッド、２７２；下部参照電圧用チップ・パッド、２７３；上部参照電圧用チップ・パッド、２７４；メモリ側NCパッド、３０１；メモリ・モジュール、３０２；メモリ・チップ、３０２ａ；第１のメモリ・チップ、３０２ｂ；第２のメモリ・チップ、３０２ｃ；第３のメモリ・チップ、３０２ｄ；第４のメモリ・チップ、３０３；モジュール基板、３０４；参照電圧供給部、３１０ａ；第１の参照電圧入力部、３１１；ソケット用端子、３１２ａ；第１のメモリ用参照電極端子、３１３ａ；第１のメモリ用グランド電極端子、３１４ａ；第１のグランド・ビア、３２０ａ；第１の参照電極、３２０ｂ；第２の参照電極、３２０ｃ；第３の参照電極、３２０ｄ；第４の参照電極、３２１ａ；第１のデカップリング・コンデンサ、３２１ｂ；第２のデカップリング・コンデンサ、３２１ｃ；第３のデカップリング・コンデンサ、３２１ｄ；第４のデカップリング・コンデンサ、３２２ａ；第１の配線、３２３ａ；第１のテブナン終端部、３２３ｂ；第２のテブナン終端部、３２３ｃ；第３のテブナン終端部、３２３ｄ；第４のテブナン終端部、３２４ａ；第１のコンデンサ実装用電極対、３３０ａ；第１の引き出し部、３３１ａ；第１の窪み部分、３３８ａ；第１の電源側抵抗部材、３３９ａ；第１のグランド側抵抗部材、３４０；メモリ・モジュール、３０２ｅ；第５のメモリ・チップ、３２０ｅ；第５の参照電極、３２１ｅ；第５のデカップリング・コンデンサ、３４１；接続手段、３４２；メモリ・モジュール、３４３；抵抗部材、３４４；接続部材、３４５；メモリ・モジュール、３４６；第１のメモリ対、３４７；第２のメモリ対、３４８；第３のメモリ対、３４９；抵抗部材、３５０；抵抗部材。

Claims (16)

  1. 第１の参照電圧入力部を有する第１の半導体装置と、
    第２の参照電圧入力部を有する第２の半導体装置と、
    前記第１の参照電圧入力部及び前記第２の参照電圧入力部に参照電圧の電位を供給する参照電圧供給部とを備え、
    前記参照電圧供給部は、
    前記第１の参照電圧入力部に接続された第１の参照電極と、
    前記第２の参照電圧入力部に接続された第２の参照電極と、
    前記第１の参照電圧入力部に接続された第１のデカップリング・コンデンサと、
    前記第２の参照電圧入力部に接続された第２のデカップリング・コンデンサとを有し、
    前記参照電圧供給部は、前記第１の参照電圧入力部と前記第２の参照電圧入力部との間の伝達インピーダンスの周波数特性を調整して前記第１の半導体装置と前記第２の半導体装置との間におけるノイズ伝達を抑制するノイズ伝達抑制手段であって、前記第１の参照電極と前記第１のデカップリング・コンデンサとを含む回路の第１の反共振周波数と前記第２の参照電極と前記第２のデカップリング・コンデンサとを含む回路の第２の反共振周波数とが共に所定周波数である場合に現れる前記周波数特性上の極大値を低下させることにより、前記ノイズ伝達を抑制するノイズ伝達抑制手段を更に有する半導体モジュール。
  2. 前記第１のデカップリング・コンデンサの等価直列インダクタンス成分の10倍以上の等価直列インダクタンス成分をもち前記第１の参照電極と前記第２の参照電極との間に接続された接続部材を更に備え、
    前記ノイズ伝達抑制手段は、前記接続部材を構成要素に有する請求項１の半導体モジュール。
  3. 前記接続部材は、抵抗部材と前記抵抗部材に直列に接続されたインダクタとを有する請求項２の半導体モジュール。
  4. 前記インダクタは、幅が長さの100分の1以下となる配線で形成されている請求項３の半導体モジュール。
  5. 前記第１の反共振周波数と前記第２の反共振周波数とが異なる請求項１から請求項４のいずれかの半導体モジュール。
  6. 前記第１の反共振周波数と前記第２の反共振周波数との差は、前記第１の反共振周波数の基本周波数の5%以上である請求項５の半導体モジュール。
  7. 前記ノイズ伝達抑制手段は、前記第１の参照電極と前記第２の参照電極とを構成に有し、前記第１の参照電極の面積と前記第２の参照電極の面積との差は、前記第１の参照電極の面積の10％以上である請求項５または請求項６の半導体モジュール。
  8. 前記第１の参照電極及び前記第２の参照電極に対向して配置されたグランド電位層を備え、
    前記ノイズ伝達抑制手段は、前記第１の参照電極と前記第２の参照電極とを構成に有し、前記第１の参照電極と前記第２の参照電極とは前記グランド電位層までの距離が異なる層に配置されている請求項５または請求項６の半導体モジュール。
  9. 前記ノイズ伝達抑制手段は、前記第１のデカップリング・コンデンサと前記第２のデカップリング・コンデンサとを構成に有し、前記第１のデカップリング・コンデンサの容量と前記第２のデカップリング・コンデンサの容量との差は、前記第１のデカップリング・コンデンサの容量の10％以上である請求項５または請求項６の半導体モジュール。
  10. 前記ノイズ伝達抑制手段は、前記第１のデカップリング・コンデンサと前記第２のデカップリング・コンデンサとを構成に有し、前記第１のデカップリング・コンデンサの直列インダクタンスと前記第２のデカップリング・コンデンサの直列インダクタンスとの差は、前記第１のデカップリング・コンデンサの等価直列インダクタンスの10％以上である請求項５または請求項６の半導体モジュール。
  11. 第３の参照電圧入力部を有する第３の半導体装置を更に備え、
    前記第３の半導体装置は、前記第１の半導体装置に積層され、前記第１の参照電圧入力部及び前記第１のデカップリング・コンデンサに接続されており、
    前記第１のデカップリング・コンデンサと前記第１の半導体装置との間の等価直列インダクタンスと、前記第１のデカップリング・コンデンサと前記第３の半導体装置との間の等価直列インダクタンスとの差は、前記第１のデカップリング・コンデンサの等価直列インダクタンスの10%以上である請求項５または請求項６の半導体モジュール。
  12. 前記第１の半導体装置と前記第２の半導体装置とを支持するモジュール基板を更に備え、
    前記第２の半導体装置は、前記半導体モジュールにおいて前記第１の半導体装置が配置されている面と同じ側に配置されている請求項１から請求項１１までのいずれかの半導体モジュール。
  13. 前記第１の半導体装置と前記第２の半導体装置とを支持するモジュール基板を更に備え、
    前記第２の半導体装置は、前記半導体モジュールにおいて前記第１の半導体装置が配置されている面と逆側に配置されている請求項１から請求項１１までのいずれかの半導体モジュール。
  14. 前記参照電圧供給部は、前記第１の参照電極に接続されて前記第１の参照電極に参照電圧の電位を供給するテブナン終端部を更に有し、前記第１の参照電極を介して前記第２の参照電極に参照電圧の電位を供給する請求項１から請求項１３のいずれかの半導体モジュール。
  15. 前記参照電圧供給部は、前記第１の参照電極に接続されて前記第１の参照電極に参照電圧の電位を供給する第１のテブナン終端部と、前記第２の参照電極に接続されて前記第２の参照電極に参照電圧の電位を供給する第２のテブナン終端部とを有する請求項１から請求項１３のいずれかの半導体モジュール。
  16. 前記参照電圧供給部は、前記第１の参照電極及び第２の参照電極に接続されて前記第１の参照電極及び第２の参照電極に参照電圧の電位を供給する第３のテブナン終端部を更に有し、前記第３のテブナン終端部と前記第１の参照電極との間に接続された第１の抵抗部材と、前記第３のテブナン終端部と前記第２の参照電極との間に接続された第２の抵抗部材とを有する請求項１から請求項１３のいずれかの半導体モジュール。
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