JP2011097091A - 積層型チップキャパシタ - Google Patents

Abstract

【課題】積層型チップキャパシタに関する。
【解決手段】積層型チップキャパシタは、対向する第１及び第２側面と上下面を有するキャパシタ本体と、上記本体内で交代に配置される複数の第１及び第２内部電極と、上記第１及び第２側面にそれぞれ形成され、下部エッジを囲んで下面に一部延長された第１及び第２外部電極と、上記下面に形成された第３外部電極とを含む。上記第１及び第２内部電極はキャパシタ本体の下面に垂直に配置される。上記それぞれの第１内部電極は上記第１側面及び下面に引出された第１リードと上記第２側面及び下面に引出された第２リードを具備し、上記それぞれの第２内部電極は上記第１及び第２リードの間から下面に引出された第３リードを具備する。上記第１乃至第３リードは、上記キャパシタ本体の外面に露出した各リードのエッジの全体の長さにわたって上記第１乃至第３外部電極とそれぞれ接触して連結される。
【選択図】図３

Description

本発明は積層型チップキャパシタに関するものであって、特に減少した等価直列インダクタンス（ＥＳＬ；Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ）を有する積層型チップキャパシタに関する。

積層型チップキャパシタは、ＬＳＩの電源回路などの高周波回路内に配置されるデカップリングキャパシタとして有用に使われている。電源回路を安定化させるために、積層型チップキャパシタは、より低いＥＳＬ値を有すべきである。このような要求は電子装置の高周波、高電流化の傾向に伴いさらに増加しつつある。電源回路の安定性は積層型チップキャパシタのＥＳＬに依存し、特に、低いＥＳＬにおいて安定性が高い。

また、積層型キャパシタはデカップリングの他にＥＭＩフィルターとして使われることがあるが、この場合にもより優れた高周波ノイズ除去及び減殺特性を表すためにはＥＳＬが低いことが好ましい。

ＥＳＬの減少のために、特許文献１は、相違する極性を有する第１内部電極と第２内部電極のリードを相互隣接して組み合わせた配列（ｉｎｔｅｒｄｉｇｉｔａｔｅｄ ａｒｒａｎｇｅｍｅｎｔ）に配置させる方案を提案している。図１（ａ）は積層型チップキャパシタの外形を表した斜視図で、図１（ｂ）は積層型チップキャパシタをＡＡ'ラインに沿って切った断面図である。図２は上記図１の積層型チップキャパシタの内部電極構造を表した分解斜視図である。

図１及び図２を参照すると、誘電体層１１ａ、１１ｂ上には相違する極性を有する第１内部電極１４と第２内部電極１５が形成されている。それぞれの内部電極はリード１６，１７を通して外部電極１２，１３に連結される。第１内部電極１４のリード１６は第２内部電極１５のリード１７と隣接して組み合わせた配列で配置されている。隣接したリードに供給される電圧の極性が異なるため、外部電極から流れる高周波電流により発生した磁束が隣接したリードの間から相殺され、これによってＥＳＬが減少する。

しかし、デカップリングキャパシタにおいてより安定した電源回路を具現し、ＥＭＩフィルターにおいて高周波ノイズを効果的に除去するためにはキャパシタのＥＳＬをさらに減少させる必要がある。

米国特許第５，８８０，９２５号

上記の問題点を解決すべく、本発明はさらに低減したＥＳＬを有する積層型キャパシタを提供する。

本発明の第１様態による積層型チップキャパシタは、複数の誘電体層の積層により形成され、相互対向する第１側面及び第２側面と上面及び下面を有するキャパシタ本体と、上記キャパシタ本体内で、それぞれ誘電体層を介して相互対向するよう交代に配置される複数の第１及び第２内部電極と、上記第１側面に形成され第１側面の下部エッジを囲んで下面に一部延長された第１極性の第１外部電極と、上記第２側面に形成され第２側面の下部エッジを囲んで下面に一部延長された第１極性の第２外部電極と、上記第１及び第２外部電極の間から上記下面に形成された第２極性の第３外部電極とを含む。

上記第１及び第２内部電極はキャパシタ本体の下面に垂直に配置される。上記それぞれの第１内部電極は上記第１側面及び下面に引出された第１リードと上記第２側面及び下面に引出された第２リードを具備し、上記それぞれの第２内部電極は上記第１及び第２リードの間から下面に引出された第３リードを具備する。上記第１乃至第３リードは上記キャパシタ本体の外面に露出した各リードのエッジの全体の長さにわたって上記第１乃至第３外部電極とそれぞれ接触して連結される。

本発明の実施形態によると、上記第１外部電極はキャパシタ本体の第１側面の上下部の角を囲んでキャパシタ本体の上面及び下面に一部延長されることが出来る。また上記第２外部電極はキャパシタ本体の第２側面の上下部の角を囲んでキャパシタ本体の上面及び下面に一部延長されることが出来る。

本発明の実施形態によると、上記第１リードのうちキャパシタ本体の下面に引出された部分の幅は、上記第２リードのうちキャパシタ本体の下面に引出された部分の幅と同一であることが出来る。この場合上記第３リードの幅は、上記第１リードのうち下面に引出された部分の幅より大きいことが好ましい。

本発明の実施形態によると、積層方向に沿った上記キャパシタ本体の長さは、上記第１側面と第２側面間の距離より短いことがある。この場合、上記第１リードのうち上記下面に引出された部分の幅は上記第２リードのうち上記下面に引出された部分の幅と同一であることが出来る。特にＥＳＬの著しい減少の側面で、上記下面に引出された第１リード部分の幅に対する上記第３リードの幅の比は１．３８以上であることが好ましい。

本発明の他の実施形態によると、上記積層方向に沿った上記キャパシタ本体の長さは、上記第１側面と第２側面間の距離より長いことがある。この場合、上記下面に引出された上記第１リード部分の幅は、上記下面に引出された第２リード部分の幅と同一であることが出来る。特に、ＥＳＬの減少の側面で、上記キャパシタ本体の下面に引出された上記第１リード部分の幅に対する第３リードの幅の比は２以上であることが好ましい。

本発明の実施形態によると、積層型チップキャパシタは、上記第１乃至第３外部電極の他にも、上記第１外部電極と第２外部電極の間から上記キャパシタ本体の上面に形成された第２極性の第４外部電極をさらに含むことが出来る。この場合、上記第２内部電極は、上記第１及び２リードの間から上面に引出され上記第４外部電極に連結された第４リードをさらに具備することが出来る。また上記第１リードは第１側面、下面及び上面に引出され、上記第２リードは第２側面、下面及び上面に引出されることが出来る。上記第１外部電極は上記第１側面の上下部の角を囲んで上面及び下面に一部延長され、上記第２外部電極は上記第２側面の上下部の角を囲んで上面及び下面に一部延長されることが出来る。上記第４リードは、上記下面に露出した第４リードのエッジの全体の長さにわたって上記第４外部電極と接触して連結されることが出来る。上記積層型チップキャパシタは、内部及び外部全体の構造において上下対称であることが出来る。

本発明の第２様態による積層型チップキャパシタは、
複数の誘電体層の積層により形成され、基板が実装される下面を有するキャパシタ本体と、
上記キャパシタ本体内で誘電体層を介して上記下面に垂直に配置された複数の内部電極と、
上記キャパシタ本体の対向する両側面にそれぞれ形成され上記下面に一部延長された第１極性の第１及び第２外部電極と、
上記第１及び第２外部電極の間から上記下面に形成された第２極性の第３外部電極と、を含み、
上記第３外部電極の幅は上記下面に延長された第１外部電極部分の幅及び上記下面に延長された第２外部電極部分の幅より大きい。

上記第２様態の一実施形態によると、上記第１及び第２外部電極は相互対称してミラー相（ｍｉｒｒｏｒ ｉｍａｇｅ）に形成され上記下面に同一幅に延長されることが出来る。

本発明の第３様態による積層型チップキャパシタは、複数の誘電体層の積層により形成され、基板に実装される下面と対向する第１及び第２側面を有するキャパシタ本体と、上記キャパシタ本体内で誘電体層を介して相互対向するよう交代に配置され、上記キャパシタ本体の下面に垂直に配置された複数の第１極性及び第２極性内部電極と、上記第１及び第２側面にそれぞれ形成されて上記下面に一部延長され、上記第１極性内部電極と電気的に連結された第１及び第２外部電極と、上記第１及び第２外部電極の間から上記下面に形成されて上記第２極性内部電極と連結された第３外部電極と、を含み、上記積層型チップキャパシタは、第１及び第２外部電極から第３外部電極に進行する２つの電流ループを形成する。

上記第３様態の一実施形態によると、上記複数の第１極性内部電極は、上記第１及び第２外部電極の両方に連結された第１内部電極パターンを有し、上記複数の第２極性内部電極は上記第３外部電極に連結された第２内部電極パターンを有することが出来る。

上記第３様態の他の実施形態によると、上記複数の第１極性内部電極は、上記第１外部電極にのみ連結された第１内部電極パターンと第２外部電極にのみ連結された第２内部電極パターンを含み、上記第１及び第２内部電極パターンは積層方向に沿って交代に繰り返して配置され、上記複数の第２極性内部電極は第３外部電極にのみ連結された第３内部電極パターンを有することが出来る。

上記第３様態において、上記積層型チップキャパシタは、第１外部電極と第２外部電極の間から上記キャパシタ本体の上面に形成された第２極性の第４外部電極をさらに含むことが出来る。

上記第４外部電極を有する一実施形態によると、上記複数の内部電極は、上記キャパシタ本体内に相互対向して交代に配置された複数の第１極性内部電極と第２極性内部電極を含むが、上記第１極性内部電極は第１及び第２外部電極に連結されるよう何れも"Ｈ"字状の電極パターンを有し、上記第２極性内部電極は第３及び第４外部電極に連結されるよう何れも"十"字状の電極パターンを有することが出来る。

上記第４外部電極を有する他の実施形態によると、上記複数の内部電極は、上記キャパシタ本体内に相互対向して交代に配置された複数の第１極性内部電極と第２極性内部電極を含むが、第１外部電極と第２外部電極に交代に連結されるよう相互反対方向に横たわった２つの"Ｔ"字状の第１極性電極パターンが相互交代に繰り返して配置されて上記複数の第１極性内部電極を形成し、上記第２極性内部電極は何れも"十"字状の電極パターンを有することが出来る。

本発明の第４様態による積層型チップキャパシタは、複数の誘電体層の積層により形成され、基板に実装される下面と対向する第１及び第２側面を有するキャパシタ本体と、上記キャパシタ本体内で誘電体層を介して相互対向するよう交代に配置され、上記下面に垂直に配置された複数の第１極性及び第２極性内部電極と、上記第１及び第２側面にそれぞれ形成され上記下面に一部延長され、上記第１極性内部電極と電気的に連結された第１及び第２外部電極と、上記第１及び第２外部電極の間から上記下面に形成され上記第２極性内部電極と連結された第３外部電極と、を含み、
上記第１極性の内部電極は第１極性メイン部と、上記第１及び第２外部電極のうち一つに連結されるよう上記第１極性メイン部から上記下面及び一側面に引出された第１極性リードを有し、
上記第２極性内部電極は第２極性メイン部と、上記第３外部電極と連結されるよう上記第２極性メイン部から上記下面に引出された第２極性リードを有し−上記第１極性メイン部から上記下面までの距離は第２極性メイン部から上記下面までの距離と同一である−、
隣接した上記第１及び第２極性リード間のギャップをＧ、上記第１極性メイン部から上記下面までの距離をＭ、上記キャパシタ本体内に配置された内部電極の総数をＮ、上記下面に引出された第１極性リード部分の幅Ｗ_１に対する上記第２極性リードの幅Ｗ_２の比をＷ_２／Ｗ_１としたとき、上記Ｇ、Ｍ、Ｎ及びＷ_２／Ｗ_１を調節して最終ＥＳＬが１００ｐＨ以下になる。

上記第４様態の一実施形態によると、上記それぞれの第１極性内部電極は上記第１及び第２外部電極に連結されるよう２つの第１極性リードを有するが、上記２つの第１極性リードは上記下面及び第１側面に引出され第１外部電極に連結された第１リードと上記下面及び第２側面に引出され第２外部電極に連結された第２リードであることが出来る。

上記第４様態の他の実施形態によると、上記複数の第１極性内部電極は上記第１外部電極にのみ連結された第１内部電極パターンと第２外部電極にのみ連結された第２内部電極パターンを含み、上記第１及び第２内部電極パターンは積層方向に沿って交代に繰り返して配置され、上記複数の第２極性内部電極は第３外部電極にのみ連結された第３内部電極パターンを有することが出来る。上記第１内部電極パターンは上記下面及び第１側面に引出され上記第１外部電極に連結された第１リードを有し、上記第２内部電極パターンは上記下面及び第２側面に引出され上記第２外部電極に連結された第２リードを有することが出来る。

上記第４様態において、上記積層型チップキャパシタは、第１外部電極と第２外部電極の間から上記キャパシタ本体の上面に形成された第２極性の第４外部電極をさらに含むことが出来る。

上記第４外部電極を有する一実施形態によると、上記第１極性内部電極は第１及び第２外部電極に連結されるよう何れも"Ｈ"字状の電極パターンを有し、上記第２極性内部電極は第３及び第４外部電極に連結されるよう何れも"十"字状の電極パターンを有することが出来る。

上記第４外部電極を有する他の実施形態によると、第１外部電極と第２外部電極に交代に連結されるよう相互反対方向に横たわった２つの"Ｔ"字状の第１極性電極パターンが相互交代に繰り返して配置され上記複数の第１極性内部電極を形成し、上記第２極性内部電極は第３及び第４外部電極に連結されるよう何れも"十"字状の電極パターンを有することが出来る。

本発明の第５様態による積層型チップキャパシタは、複数の誘電体層の積層により形成され、基板に実装される下面と対向する第１及び第２側面と対向する第３及び第４側面を有するキャパシタ本体と、
上記キャパシタ本体内で誘電体層を介して相互対向するよう交代に配置され、上記キャパシタ本体の下面に平行に配置された複数の第１極性及び第２極性内部電極と、
上記第１側面に形成され上記第３及び第４側面に一部延長され、上記第１極性内部電極と電気的に連結された第１外部電極と、
上記第２側面に形成され上記第３及び第４側面に一部延長され、上記第１極性内部電極と電気的に連結された第２外部電極と、
上記第１及び第２側面の間から上記第３及び第４側面に形成され上記第２極性内部電極と電気的に連結された第３外部電極と、を含み、
上記第１極性の内部電極は上記第１及び第２外部電極のうち一つの外部電極に連結されるよう上記第１及び第２側面のうち一つの側面と第３及び第４側面に引出された第１極性リードを有し、
上記第２極性内部電極は上記第３外部電極と連結されるよう上記第３及び第４側面にそれぞれ引出された２つの第２極性リードを有し、
上記第３及び第４側面に引出された第１極性リード部分の幅に対する上記第２極性リードの幅の比は１．４３以上である。

上記第５様態の一実施形態によると、上記第１極性内部電極は第１及び第２外部電極に連結されるよう何れも"Ｈ"字状の電極パターンを有し、上記第２極性内部電極は第３外部電極に連結されるよう何れも"十"字状の電極パターンを有することが出来る。

上記第５様態の他の実施形態によると、第１外部電極と第２外部電極に交代に連結されるよう相互反対方向に横たわった２つの"Ｔ"字状の第１極性電極パターンが相互交代に繰り返して配置され上記複数の第１極性内部電極を形成し、上記第２極性内部電極は上記第３外部電極に連結されるよう何れも"十"字状の電極パターンを有することが出来る。

本明細書において、キャパシタ本体の'下面'は、キャパシタが回路基板に実装される場合に回路基板に実装される面を言い、キャパシタ本体の上面はその下面に対向する面を称する。

本発明によると、積層型チップキャパシタのＥＳＬはされに低減される。これによってデカップリングキャパシタ及びＥＭＩフィルターなどに応用する場合、電源回路の電圧変動をより効果的に抑制することができ、高周波減殺特性及び高周波ノイズ除去効果をさらに改善することが可能になる。

以下、添付の図面を参照に本発明の実施形態を説明する。しかし、本発明の実施形態は様々な形態に変形することができ、本発明の範囲が以下に説明する実施形態により限定されない。本発明の実施形態は当業界において平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。図面における要素の形状及び大きさなどはより明確な説明のため誇張されることがあり、図面上の同一の符号で表される要素は同一の要素である。

図３は、一実施形態による積層型チップキャパシタの内部構造を表した斜視図（図３（ａ））、及び上記積層型チップキャパシタが回路基板に実装された状態を表した斜視図（図３（ｂ））である。本実施形態では、積層方向（ｘ方向）によるキャパシタ本体３１の長さＬは積層方向に平行な両側面Ｃ，Ｄの間の距離Ｗより小さい。

図３（ａ）及び図３（ｂ）を参照すると、積層型キャパシタ３０は、複数の誘電体層（図４の図面符号'３１ａ'、'３１ｂ'参照）が積層されて形成されたキャパシタ本体３１を含む。キャパシタ本体３１の内部には、第１内部電極３２と第２内部電極３３が誘電体層を介して相互対向するよう交代に配置されている。キャパシタ本体３１は直六面体状になっている。

同一極性の第１及び第２外部電極３４ａ，３４ｂはそれぞれ本体３１の第１及び第２側面Ｃ，Ｄに形成されている。特に第１及び第２外部電極３４ａ，３４ｂは該当側面Ｃ，Ｄの下部エッジ（角）を囲んで所定の延長幅Ｗ_１０だけ下面Ｂにそれぞれ延長されている。この第１及び第２外部電極３４ａ，３４ｂは同一極性を有し、第１内部電極３２のリード３２ａ，３２ｂを通して第１内部電極３２に電気的に連結される。また、上記第１及び第２外部電極３４ａ，３４ｂは該当側面Ｃ，Ｄの上部エッジ（角）を囲んで所定の延長幅だけ上面Ａにも延長されている。本実施形態において、第１及び第２外部電極３４ａ，３４ｂが必ずしも上面に延長される必要はないが、下面Ｂだけでなく上面Ａにも延長されることが第１及び第２外部電極の塗布工程上有利である。図３に図示されたとおり、第１及び第２外部電極３４ａ，３４ｂは相互対称してミラー相に形成され下面Ｂに同一幅に延長されることが出来る。これとは異なって、外部電極塗布工程上のバラツキなどにより、第１外部電極３４ａが下面に延長された幅と、第２外部電極３４ｂが下面に延長された幅とは同一ではないこともある。

他極性の第３外部電極３５は上記第１及び第２外部電極３４ａ，３４ｂから離隔され、これら外部電極３４ａ，３４ｂの間から積層方向に沿って下面Ｂ（特に、下面の中心部）に形成されている。この第３外部電極３５は第２内部電極３３のリード３３ａを通して第２内部電極３３に電気的に連結される。図３において図面符号Ｗ_２０は第３外部電極３５の幅を示す。

このキャパシタ３０によると、キャパシタ本体３１の下面Ｂが積層方向（ｘ方向）と平行し、内部電極３２，３３は回路基板１０１に垂直に配置される（下面Ｂは回路基板での実装面である）。このように内部電極が回路基板の実装面に垂直に配置される場合、別途の電流経路なしで回路基板の電極パッド（１０４ａ，１０４ｂ，１０５：図３（ｂ）参照）から外部電極３４ａ，３４ｂ，３５の厚さを通して内部電極３２，３３に直接電流が流れることが出来る。従って、回路基板に水平に配置される内部電極を具備した他のキャパシタに比べて、ＥＳＬを低めることが出来るだけでなく、積層数の増加によってＥＳＬはさらに低くなる。

図３（ｂ）を参照すると、第１及び第２外部電極３４ａ，３４ｂは回路基板１０１の（＋）電極パッド１０４ａ，１０４ｂと接続され、第３外部電極３５は回路基板１０１の（−）電極パッド１０５と接続されている。例えば、キャパシタ３０が３端子ＥＭＩフィルターとして使われる場合、第１及び第２外部電極３４ａ，３４ｂはそれぞれ信号ラインの入力端及び出力端に接続され、第３外部電極３５は接地端に接続されて信号ラインの高周波ノイズを除去することが出来る（この場合、（＋）電極パッド１０４ａ，１０４ｂは入出力端に該当し、（−）電極パッド１０５は接地端に該当する）。

また他の応用例としてキャパシタ３０がデカップリングキャパシタとして使われる場合、第１及び第２外部電極３４ａ，３４ｂは電源ラインに接続され、第３外部電極３５は接地ラインに接続されて電源回路を安定化させることが出来る（この場合、（＋）電極パッド１０４ａ，１０４ｂは電源ラインに該当し、（−）電極パッド１０５は接地端に該当する）。

図４は、図３のキャパシタ３０の外部電極の配置を表した斜視図（図４（ａ））、第１内部電極の構造を表した断面図（図４（ｂ））、及び第２内部電極の構造を表した断面図（図４（ｃ））である。図４の断面図は積層方向（ｘ方向）に垂直な方向に切った断面図に該当する。

図４を参照すると、キャパシタ本体３１内で、第１及び第２内部電極３２，３３が誘電体層３１ａ，３１ｂ上に交代に形成されている。それぞれの内部電極３２，３３はメイン部とリードとに区分することが出来る。（図４において、便宜上メイン部とリード間の境界部分を点線で表す）。内部電極の'メイン部'は、積層方向からみたとき相互対向する内部電極が重畳される部分としてキャパシタンスに寄与する主要部分であり、内部電極の'リード'はメイン部から延長され外部電極への接続を提供する部分である。

第１内部電極３２は、第１側面（Ｃ：図面からみて左側面）に引出される第１リード３２ａと第２側面（Ｄ：右側面）に引出される第２リード３２ｂを具備する。また第１リード３２ａは第１側面Ｃだけでなく下面Ｂにも引出されている。従って第１リード３２ａは第１内部電極３２のメイン部の短辺側の幅（ｚ方向）より広い幅に延長されている。同様に、第２リード３２ｂは第２側面Ｄだけでなく下面Ｂにも引出され広い幅を有する。キャパシタ本体の外面に露出した各リード３２ａ，３２ｂのエッジ（外面でのリードエッジ）は側面（ＣまたはＤ）から角部を経て下面Ｂに連続的に延長されている。第２内部電極３３は下面に引出される第３リード３３ａを具備する。第３リードは積層方向からみて第１リード３２ａと第２リード３２ｂとの間から下面Ｂの中央部に引出され第３外部電極に連結される（図４（ｃ）参照）。

図４（ｂ）及び（ｃ）に図示されたとおり、第１内部電極３２の第１リード３２ａは、キャパシタ本体の外面（第１側面Ｃ及び下面Ｂ）に露出したエッジ（端部）の全体の長さにわたって第１外部電極３４ａと接触してこれに連結される。また第１内部電極３２の第２リード３２ｂは、キャパシタ本体の外面（第２側面Ｄ及び下面Ｂ）に露出したエッジの全体の長さにわたって第２外部電極３４ｂと接触してこれに連結される。第１内部電極３２は第１及び第２外部電極３４ａ，３４ｂに連結され第１内部電極と第１及び第２外部電極は同一の一極性を示す。

第２内部電極３３の第３リード３３ａはキャパシタ本体の外面（下面Ｂ）に露出したエッジの全体の長さにわたって第３外部電極３５と接触してこれに連結される。従って、図４に図示されたとおり、ｙ方向に延長された外部電極の幅Ｗ_１０，Ｗ_２０は、これに連結された各リードのｙ方向の幅Ｗ_１，Ｗ_２と同じかより大きい。積層方向に垂直な切断面からみた時、各外部電極３４ａ，３４ｂ，３５の長さはこれに連結された各リード３２ａ，３２ｂ，３３ａの露出エッジの長さと同じかより大きい。第２内部電極３３は第３リード３３ａを通して第３外部電極３５に連結され、第２内部電極３３と第３外部電極３５は第１内部電極３２の極性とは異なる極性を示す。

このように他極性の第３リード３３ａが一極性の第１及び第２リード３２ａ，３２ｂの間からこれらと隣接して配置されることにより、隣接した電流経路の間から磁束が相殺され寄生インダクタンスが減少する。さらに、第１及び第２リード３２ａ，３２ｂはそれぞれ側面Ｃ，Ｄ及び下面Ｂにわたる広い幅で第１及び第２外部電極３４ａ，３４ｂに接触するため、内外部電極間の接触部の接触面積を極大化させることができ、第１及び第２リードから流れる電流経路は広い幅を有することになる。広い幅の電流経路は寄生インダクタンスを減少させることに寄与するため、キャパシタ全体のＥＳＬはさらに低下する。

図４（ｂ）及び（ｃ）に図示されたとおり、積層方向（ｘ方向）からみた時、キャパシタ３０は左右対称の内部及び外部構造を有する。特に、第１リード３２ａにおいて下面Ｂに引出された部分の幅Ｗ_１と、第２リード３２ｂにおいて下面Ｂに引出された部分の幅Ｗ_１は相互同一である。この場合、上記第３リードの幅Ｗ_２は、上記第１リードのうち下面に引出された部分の幅Ｗ_１より大きいことが好ましい。

寄生インダクタンスの側面からみたとき、第３リードの幅Ｗ_２は第１及び第２リードの下面に引出された部分の幅Ｗ_１より大きいことが好ましい。本発明者等は、ｙ方向において第１リードと第３リードの幅の比（Ｗ_２／Ｗ_１）が増加するほどＥＳＬは低くなるということを実験的に発見した。この実験によると、特に上記幅の比（Ｗ_２／Ｗ_１）は１．３８以上で著しく減少する。

図５は、図４に図示されたようなキャパシタサンプルを用いて実施したＥＳＬ評価の実験結果を表したグラフである。特に図５は、下面Ｂに引出された第１（または２）リード部分の幅Ｗ_１に対する第３リードの幅Ｗ_２の比（Ｗ_２／Ｗ_１）によるＥＳＬ値の変化を表す。上記グラフに対する具体的なデータを下記の表１に表した。

上記表１及び図５に表したとおり、Ｗ_１に対するＷ_２の比率に伴い積層型キャパシタのＥＳＬ値が変わることが分かる。Ｗ_１がＷ_２より大きい場合、例えばＷ_２／Ｗ_１が０．３の場合にはＥＳＬ値が９９．１７ｐＨを表すが、Ｗ_１を減らしてＷ_２を大きくすると上記ＥＳＬ値が徐々に減ることが分かる。

特に幅の比（Ｗ_２／Ｗ_１）が１．３８以上の場合、著しく低いＥＳＬを表すことが分かる。表１及び図５に図示されたとおり、幅の比（Ｗ_２／Ｗ_１）が０．３の場合ＥＳＬは９９ｐＨ以上で、上記幅の比（Ｗ_２／Ｗ_１）が１の場合ＥＳＬは８７ｐＨ以上であるが、幅の比（Ｗ_２／Ｗ_１）が１．３８程度の場合、ＥＳＬ値が８３．４３ｐＨ以下に大きく下がることになる。幅の比（Ｗ_２／Ｗ_１）が２より大きい場合には、幅の比（Ｗ_２／Ｗ_１）の増加によるＥＳＬの減少が非常に緩やかになる。従って、図４の３端子キャパシタにおいて極小化されたＥＳＬを具現するためには、上記幅の比（Ｗ_２／Ｗ_１）が１．３８以上であることが好ましい。また幅の比（Ｗ_２／Ｗ_１）の調節を通してＥＳＬを精密に制御することが出来る。

外部電極形成工程の側面において、上記幅の比（Ｗ_２／Ｗ_１）が７以下であることが好ましい。幅の比（Ｗ_２／Ｗ_１）が７より大きくなると、第１外部電極の下面への延長幅Ｗ_１０が小さすぎたり、第３外部電極の幅Ｗ_２０が広すぎて既存のディッピング方式の外部電極塗布工程を使用する場合、各外部電極を精密に塗布することが困難な場合があり得る。

図６は、本発明の他の実施形態によるキャパシタの外形を表した斜視図（図６（ａ））と、第１内部電極構造（図６（ｂ））及び第２内部電極構造（図６（ｃ））を表すための断面図である。本実施形態においてキャパシタ６０は、第２内部電極６３に連結された第４外部電極６５ｂをさらに含む。特に、本実施形態ではキャパシタの内部及び外部の構造が上下対称である。

図６（ａ）を参照すると、第１及び第２外部電極６４ａ，６４ｂは第１及び第２側面Ｃ，Ｄにそれぞれ形成され、該当側面Ｃ，Ｄの上下部の角を囲んで所定の幅Ｗ_１０だけ上面Ａ及び下面Ｂに一部延長される。第３及び第４外部電極６５ａ，６５ｂは第１外部電極と第２外部電極の間から上面Ａ及び下面Ｂにそれぞれ形成され、積層方向（ｘ方向）に沿って延長されている。第３及び第４外部電極６５ａ，６５ｂは特に上下面の中央部に配置され、側面Ｃ，Ｄに垂直な方向（ｙ方向）の所定の幅Ｗ_２０を有する。

図６（ｂ）及び図６（ｃ）を参照すると、誘電体層６１ａ，６１ｂ上にはそれぞれ第１内部電極６２及び第２内部電極６３が形成されている。第１内部電極６２は"Ｈ"字状に形成され、第１及び第２リード６２ａ，６２ｂを通して第１及び第２外部電極６４ａ，６４ｂに連結される。特に第１リード６２ａは本体６１の第１側面Ｃ、上面Ａ及び下面Ｂに引出され、第２リード６２ｂは本体６１の第２側面Ｄ、上面Ａ及び下面Ｂに引出される。

また、第２内部電極６３は"十"字状に形成され、第３及び第４リード６３ａ，６３ｂを通して第３及び第４外部電極６５ａ，６５ｂに連結される。第２内部電極６３と第３及び第４外部電極６５ａ，６５ｂは第１内部電極６２とは異なる極性を示す。各リード６２ａ，６２ｂ，６３ａ，６３ｂは、キャパシタ本体の外面に露出した各リードのエッジの全体の長さにわたって該当外部電極６４ａ，６４ｂ，６５ａ，６５ｂと接触して連結される。第１内部電極６２の各リード６２ａ，６２ｂは第１側面Ｃ、下面Ｂ及び上面Ａにわたって広い接触面積に対応して外部電極６４ａ，６４ｂと接触する。従って前述の実施形態と同様にＥＳＬの低減効果が得られる。

本実施形態のように、キャパシタ本体の内部及び外部構造を対称的な構造で形成することにより（図４の実施形態と比較）、キャパシタチップの方向性を除去することができ、これによってキャパシタの表面実装時に上面Ａ及び下面Ｂの何れの面も実装面として提供されることが出来る。従って、キャパシタ実装時に実装面の方向を考慮しなくても良いという長所がある。

図７は、本発明のさらに他の実施形態によるキャパシタの外部電極配置を表した斜視図（図７（ａ））、第１内部電極（図７（ｂ））及び第２内部電極（図７（ｃ））の構造を表した断面図である。本実施形態のキャパシタは、'積層方向（ｘ方向）によるキャパシタ本体の長さＬが積層方向に平行な両側面の間の距離Ｗより大きい'という点を除いては図４に図示された実施形態とほぼ同一の構造を有する。

図７を参照すると、一極性の第１及び第２外部電極７４ａ，７４ｂはキャパシタ本体７１の両側面Ｃ，Ｄにそれぞれ形成されて上面Ａ及び下面Ｂに所定の幅Ｗ_１０だけ一部延長される。キャパシタ本体７１の下面には上記第１及び第２外部電極７４ａ，７４ｂと離隔された他極性の第３外部電極７５が形成されている。第３外部電極７５はｙ方向の幅Ｗ_２０を有する。図４の実施形態と同様に、それぞれの第１及び第２外部電極７４ａ，７４ｂは側面及び下面にわたる広い接触面積で第１及び第２リード７２ａ，７２ｂとそれぞれ接触して第１内部電極７２に連結される。また、第３外部電極７５は第３リード７３ａと接触して第２内部電極７３に連結される。図７の図面符号７１ａ、７１ｂは誘電体層を表す。

特に、積層方向（ｘ方向）によるキャパシタ本体７１の長さＬは積層方向に平行な両側面Ｃ，Ｄの間の距離Ｗより大きい。このような構造は内部電極の積層数を増やすことに適し、積層数の増加に従ってより大きい容量とより小さいＥＳＬを具現することが出来る。

本実施形態においても、第３リード７３ａの幅Ｗ_２は第１または第２リード（７２ａまたは７２ｂ）の下面Ｂに引出された部分の幅Ｗ_１より大きいことが好ましい。本発明者等が様々な幅の比（Ｗ_２／Ｗ_１）を有するサンプルに対して実施したＥＳＬ評価試験によると、上記幅の比（Ｗ_２／Ｗ_１）の増加に従ってＥＳＬが減少するという事実を確認した。

図８は上記図７の実施形態によるサンプルに対する試験結果をグラフで表したもので、上記幅の比（Ｗ_２／Ｗ_１）によるＥＳＬの値を表す。上記グラフに関する具体的なデータを下記の表２に表した。

リード電極比率

図８及び表２を参照すると、Ｗ_１とＷ_２の比率（Ｗ_２／Ｗ_１）が０．８２以下の場合には９０ｐＨを超えるＥＳＬ値を表すが、Ｗ_２／Ｗ_１値が２以上の場合はＥＳＬ値は７６．０９ｐＨ以下と著しく低い値を表す。２以上のＷ_２／Ｗ_１ではＷ_２／Ｗ_１の増加に従ってＥＳＬが緩やかに減少する。外部電極塗布工程の側面で、上記幅の比（Ｗ_２／Ｗ_１）は７以下であることが好ましい。

従って、図７に図示されたとおり'積層方向による本体の長さＬが積層方向に平行な対向側面Ｃ，Ｄの間の距離Ｗより大きい場合'には、上記幅の比（Ｗ_２／Ｗ_１）を２．０以上にすることにより、非常に減少したＥＳＬの高性能デカップリングキャパシタまたはＥＭＩフィルターを具現することが可能になる。

図９は、本発明のさらに他の実施形態によるキャパシタの外部電極の配置を表した斜視図（図９（ａ））と、第１内部電極（図９（ｂ））及び第２内部電極（図９（ｃ））の構造を表した断面図である。本実施形態においてキャパシタは、上面Ａに形成され第２内部電極９３に連結される第４外部電極９５ｂをさらに含む（内部及び外部構造が上下対称である）。また、積層方向によるキャパシタ本体の長さＬが２つの側面Ｃ，Ｄの間の距離Ｗより大きい。

図９（ａ）を参照すると、第１及び第２外部電極９４ａ，９４ｂは第１及び第２側面Ｃ，Ｄにそれぞれ形成され、該当側面Ｃ，Ｄの上下部の角を囲んで所定の幅Ｗ_１０だけ上面Ａ及び下面Ｂに一部延長される。第３及び第４外部電極９５ａ，９５ｂは第１外部電極と第２外部電極との間から上面Ａ及び下面Ｂにそれぞれ形成され積層方向（ｘ方向）に沿って延長されている。第３及び第４外部電極９５ａ，９５ｂは特に上下面の中央部に配置され、側面Ｃ，Ｄに垂直な方向（ｙ方向）の幅Ｗ_２０を有する。

図９（ｂ）及び図９（ｃ）を参照すると、誘電体層９１ａ，９１ｂ上にはそれぞれ第１及び第２内部電極９３が形成されている。上記第１内部電極９２は第１及び第２リード９２ａ，９２ｂを通して第１及び第２外部電極９４ａ，９４ｂに連結される。特に第１リード９２ａは本体９１の第１側面Ｃ、上面Ａ及び下面Ｂに引出され、第２リード９２ｂは本体９１の第２側面Ｄ、上面Ａ及び下面Ｂに引出される。

また、第２内部電極９３は第３及び第４リード９３ａ，９３ｂを通して第３及び第４外部電極９５ａ，９５ｂに連結される。第２内部電極９３と第３及び第４外部電極９５ａ，９５ｂは第１内部電極９２とは異なる極性を表す。第１乃至第４リード９２ａ，９２ｂ，９３ａ，９３ｂは、キャパシタ本体の外面に露出する各リードのエッジの全体の長さにわたって該当外部電極９４ａ，９４ｂ，９５ａ，９５ｂと接触してこれに連結される。

第１内部電極９２の各リード９２ａ，９２ｂは第１側面Ｃ、下面Ｂ及び上面Ａにわたって広い接触面積に対応して外部電極９４ａ，９４ｂと接触して連結されることにより、ＥＳＬが低減する。またキャパシタの内部及び外部構造が上下対称することにより、上面及び下面の何れの面も実装面として提供されることができ、これによってキャパシタ実装時に実装面の方向を考慮しなくても良いという利点が生じる。また、本体の長さＬを側面Ｃ，Ｄ間の距離より大きくすることにより、内部電極の積層数の増加に有利で、かつ、より大きい容量とより小さいＥＳＬを具現することが出来る。

本発明の実施形態による積層型チップキャパシタは、外部電極の総数が少ないながらも並列連結された電流ループ（実装基板からまたは実装基板に流れる電流による電流ループ）の数を高めることが出来るという長所を提供する。このようなことは図１０に明確に示されている。

図１０は、本発明の実施形態による積層型チップキャパシタの動作中、キャパシタ内に形成される電流ループを概略的に表した側面図である。図１０は便宜上図６のキャパシタの電流ループのみを図示しているが、図４、図７及び図９のキャパシタでも同様の電流ループを形成するという点は当業者であれば十分理解できる（後述のとおり、図１６及び図１７のキャパシタに対しても同様である）。

図１０に図示されたとおり、内部電極面に垂直な方向からみて、キャパシタは動作中に第１外部電極６４ａから第１内部電極６２及び第２内部電極６３を通して第３外部電極６５ａに進行する電流ループＣＬ１と、第２外部電極６４ｂから第１及び第２内部電極６２，６３を通して第３外部電極６５ａに進行する電流ループＣＬ２を形成する。このように４つまたは３つの外部電極のみで上記の２つの並列連結された電流ループＣＬ１，ＣＬ２を形成することにより、外部電極の数を減少させると同時に低いＥＳＬを得ることが可能になる。

本発明者等が実施した実験によると、以下で説明するとおり重要な４つのデザインファクターを調節することにより、キャパシタのＥＳＬを制御することができ、特にキャパシタの最終ＥＳＬを１００ｐＨ以下に減らすことが出来るということが分かった。

図１１は、図１０の積層型チップキャパシタにおいて、隣接した内部電極のリード間のギャップＧ、リード幅Ｗ_１，Ｗ_２、内部電極のメイン部から下面までの距離Ｍ_１，Ｍ_２を表した垂直断面図である。上記ギャップＧは隣接した相違する極性のリード６２ａ，６３ａ間の間隔で、距離Ｍ_１は第１内部電極６２のメイン部からキャパシタ本体の下面Ｂまでの距離で、距離Ｍ_２は第２内部電極６３のメイン部から下面Ｂまでの距離である。ここで、Ｍ_１＝Ｍ_２＝Ｍである。

図１２は、相違するギャップＧを有する図１１の積層型チップキャパシタに対する周波数（ＭＨz）対ＥＳＬ（Ｈ）特性を表したグラフである。図１２のグラフは距離（Ｍ＝Ｍ_１＝Ｍ_２）が１００μｍ、リード幅の比（Ｗ_２／Ｗ_１）が６．０、内部電極の総数が２００個層の場合、積層型チップキャパシタ６０のＥＳＬ特性を表している。図１２に表したとおり、１０ＭＨｚ以上の周波数において、Ｇ=３００μｍの場合及びＧ=２００μｍの場合の何れも１００ｐＨ以下の低いＥＳＬ値を有する。またギャップＧが小さいほどキャパシタのＥＳＬはさらに低くなる。ギャップＧが小さいほど図１０に図示された電流ループＣＬ１，ＣＬ２の面積が小さくなり、これによってその電流ループによるインダクタンス成分が減少する。

図１３は、図１１の積層型チップキャパシタにおいてリードの幅の比（Ｒ＝Ｗ_２／Ｗ_１）によるＥＳＬ相対値の変化を表したグラフである。図１３のグラフは距離Ｍが１００μｍ、ギャップＧが２００μｍ、内部電極の総数が５０個層の場合、積層型チップキャパシタ６０のＥＳＬ相対値を表している。図１３のグラフにおいてＥＳＬの相対値（％）はＷ_２／Ｗ_１＝０．３のときのＥＳＬを基準値１００に設定して得た値である。図１３のグラフに表れたとおり、リード幅の比（Ｗ_２／Ｗ_１）が増加するほどＥＳＬは減少し、特にＷ_２／Ｗ_１＝１．３８辺りでＥＳＬの減少率（勾配）が急激に変わることが分かる。

図１４は、相違する距離Ｍを有する図１１の積層型チップキャパシタに対する周波数（ＭＨｚ）対ＥＳＬ（Ｈ）特性を表したグラフである。図１４のグラフはギャップＧが２００μｍ、リード幅の比（Ｗ_２／Ｗ_１）が６．０、内部電極の総数が５０個層の場合、積層型チップキャパシタ６０のＥＳＬ特性を表している。図１４のグラフに表れたとおり、距離Ｍ＝１００μｍの場合、１００〜１０００ＭＨzの周波数範囲（１００ＭＨｚ辺りは除く）で殆ど１００ｐＨ以下のＥＳＬ値を表す。また距離Ｍ＝７０μｍの場合、１００〜１０００ＭＨｚの周波数範囲全体で１００ｐＨより低いＥＳＬ値を表す。距離Ｍが小さいほどキャパシタのインダクタンスは減少するが、これは距離Ｍの減少による電流ループ（ＣＬ１，ＣＬ２：図１０参照）の面積減少に起因する。

図１５は、図１１の積層型チップキャパシタにおいて、本体内の全体内部電極数（内部電極の全体積層数）によるＥＳＬの相対値の変化を表したグラフである。内部電極の垂直配置は、内部電極の積層数の増加によるＥＳＬのさらなる減少という長所を提供する。図１５のグラフはギャップＧが２００μｍで、リード幅の比（Ｗ_２／Ｗ_１）が６．０で、距離Ｍが１００μｍの場合、積層型チップキャパシタ６０のＥＳＬ相対値を表している。図１５に図示されたとおり、内部電極の積層数の増加に従ってＥＳＬが減少する。

上述のとおり、４つの重要なデザインファクター（Ｇ、Ｗ_２／Ｗ_１、Ｍ、内部電極の積層数）によってキャパシタのインダクタンスまたはＥＳＬ特性が変わるという点を確認することが出来る。この４つのデザインファクターの調節により、高速ＭＰＵパッケージに主に使われるデカップリングキャパシタに求められる１００ｐＨ以下のＥＳＬを具現することが可能になる。４つのデザインファクターによる上述のＥＳＬ（またはインダクタンス）挙動は、図１１（または図６）の実施形態に限られない。上面に第４外部電極を有しない図４（または図３）のキャパシタに対しても同様のＥＳＬ挙動を表す。第４外部電極６５ｂはキャパシタ実装の便宜のためのものであって（即ち、上下に関係なくキャパシタを回路基板上に実装することが出来る）、実際は電流経路に寄与しないためである。

図１６は、本発明のさらに他の実施形態による積層型チップキャパシタの外形を表した斜視図（図１６（ａ））、及び内部電極構造を表した垂直断面図（図１６（ｂ））である。本実施形態では、前述の実施形態とは異なって、一極性の内部電極が何れも同一の電極パターンを有するものではなく、２つの電極パターンに分かれる。この実施形態においても内部電極１３２，１３２'，１３３は下面（回路基板に実装される面）に垂直に配置される。

図１６（ａ）を参照すると、キャパシタ１３０の外形は図３及び図４のキャパシタ３０と同様である。同一極性の第１及び第２外部電極１３４ａ，１３４ｂはそれぞれ本体１３１の第１及び第２側面に形成され、下部角を囲んで下面Ｂ及び上面に一部延長されている。他極性の第３外部電極１３５は第１及び第２外部電極１３４ａ，１３４ｂから離隔され第１及び第２外部電極１３４ａ，１３４ｂの間から積層方向（ｙ方向）に沿って下面に形成されている。

図１６（ａ）及び（ｂ）を参照すると、キャパシタ本体１３１内には、第１極性の第１内部電極パターン１３２と第１極性の第２内部電極パターン１３２'が誘電体層１３１ａ、１３１ａ'上に交代に配置される。これら第１極性の内部電極パターン１３２，１３２'の間には他極性の第３内部電極パターン１３３が誘電体層１３１ｂ上に配置される。これによって、第１、第３、第２内部電極パターン１３２，１３３，１３２'は、１３２、１３３、１３２'、１３３、１３２、１３３、１３２'...の順で繰り返して交代に配置される。即ち、第１極性内部電極（１３２または１３２'）と第２極性の内部電極１３３が誘電体層を介して相互対向して交代に配置され、第１極性の内部電極１３２，１３２'は第１内部電極パターン１３２と第２内部電極パターン１３２'が積層方向（ｙ方向）に沿って相互交代に配置される配置構造を有する。このように、第１極性の内部電極は２つの電極パターン１３２，１３２'に分けられ、第２極性の内部電極は１つの電極パターン１３３のみ有する。

図１６（ｂ）に図示されたとおり、第１極性の第１内部電極パターン１３２は、第１側面及び下面Ｂに引出された第１リード１３２ａを通して第１外部電極１３４ａと連結される。第１極性の第２内部電極パターン１３２'は、第２側面及び下面Ｂに引出された第２リード１３２ａ'を通して第２外部電極１３４ｂに連結される。第２極性の第３内部電極パターン１３３は下面に引出された第３リード１３３ａを通して第３外部電極１３５と連結される。

第１乃至第２リード１３２ａ，１３２ａ'は各側面及び下面に露出したリードエッジの全体の長さにわたって第１及び第２外部電極１３４ａ，１３４ｂとそれぞれ接触してこれに連結され、これによって内外部電極間の接触部の接触面積が極大化し、その接触部を通して流れる電流経路は広い幅を有することになる。第３リード１３３は下面に露出したリードエッジの全体の長さにわたって第３外部電極１３５と接触してこれに連結される。

図１６の実施形態においても、前述の図１１乃至図１５を参照して説明したように、ギャップＧ、リード幅の比（Ｗ_２／Ｗ_１）、距離Ｍ及び内部電極の積層数によってキャパシタ１３０のＥＳＬ値が変わり、上記４つのデザインファクターの調節により１００ｐＨ以下のＥＳＬを具現することが出来る。図１６のキャパシタは図４のキャパシタと比較したとき第１極性の内部電極を２つの電極パターンに分離したこと以外は相違点がないため、４デザインファクターによる上述のＥＳＬ変化挙動（図１１乃至図１５参照）とほぼ同一のＥＳＬ変化挙動に従う。

図１７は図１６の変形例による積層型チップキャパシタの外形を表した斜視図（図１７（ａ））、及び内部電極構造を表した垂直断面図（図１７（ｂ））である。図１７のキャパシタ１６０は、上面に第４外部電極１６５ｂをさらに含み、上下対称の外部及び内部構造を有するという点で、図１６のキャパシタ１３０とは異なる。

図１７（ａ）を参照すると、キャパシタ１６０の外形は図６のキャパシタ６０とほぼ同一である。同一極性の第１及び第２外部電極１６４ａ，１６４ｂはそれぞれ本体１６１の第１及び第２側面に形成され、本体１６１の下部及び上部角を囲んで下面Ｂ及び上面に一部延長されている。他極性の第３及び第４外部電極１６５ａ，１６５ｂは積層方向（ｙ方向）に沿ってそれぞれ下面Ｂ及び上面に形成されている。

図１７（ａ）及び（ｂ）を参照すると、キャパシタ本体１６１内には、第１極性の第１内部電極パターン１６２と第１極性の第２内部電極パターン１６２'が誘電体層１６１ａ，１６１ａ'上に交代に配置される。これら第１極性の内部電極パターン１６２，１６２'の間には他極性の第３内部電極パターン１６３が誘電体層１６１ｂ上に配置される。第１極性の内部電極は何れも"Ｔ"字状の電極パターンを有する。相互反対方向に横たわった２つの"Ｔ"字状の電極パターン１６２，１６２'が相互交代に繰り返して配置され複数の第１極性内部電極を形成する。第３内部電極パターン１６３は何れも"十"字状の電極パターンを有する。

図１７（ｂ）に図示されたとおり、第１極性の第１内部電極パターン１６２は、第１側面、下面及び上面に引出された第１リード１６２ａを通して第１外部電極１６４ａと連結される。第１極性の第２内部電極パターン１６２'は、第２側面、下面及び上面に引出された第２リード１６２ａ'を通して第２外部電極１６４ｂと連結される。第２極性の第３内部電極パターン１６３は下面及び上面にそれぞれ引出された第３及び第４リード１６３ａ，１６３ｂを通して第３及び第４外部電極１６５ａ，１６５ｂと連結される。

第１乃至第２リード１６２ａ，１６２ａ'は各側面及び下面に露出したリードエッジの全体の長さにわたって第１及び第２外部電極１６４ａ，１６４ｂとそれぞれ接触してこれに連結され、これで内外部電極間の接触部の接触面積が極大化しその接触部を通して流れる電流経路は広い幅を有することになる。第３リード１６３は下面に露出したリードエッジの全体の長さにわたって第３外部電極１６５と接触してこれに連結される。

本実施形態のように、キャパシタ本体の内部及び外部構造を対称の構造で形成することにより（図１６の実施形態と比較）、キャパシタチップの方向性を除去することができ、これによってキャパシタの表面実装時に上面及び下面の何れの面も実装面として提供されることが出来る。従って、キャパシタ実装時に実装面の方向を考慮しなくても良いという長所がある。

図１７の実施形態においても、前述の図１１乃至図１５を参照して説明したように、ギャップＧ、リード幅の比（Ｗ_２／Ｗ_１）、距離Ｍ及び内部電極の積層数によってキャパシタ１６０のＥＳＬ値が変わり、上記４つのデザインファクターの調節により１００ｐＨ以下のＥＳＬを具現することが出来る。図１７のキャパシタは図６（または図１１）のキャパシタと比較したとき第１極性の内部電極を２つの電極パターンに分離したこと以外は相違点がないため、４デザインファクターによる上述のＥＳＬ変化挙動（図１１乃至図１５参照）とほぼ同一のＥＳＬ変化挙動に従う。

図１８は本発明のさらに他の実施形態による積層型チップキャパシタの外形を表した斜視図（図１８（ａ））、及び内部電極の構造を表した水平断面図（図１８（ｂ））である。図１８の実施形態では、内部電極が下面（回路基板に実装される面）に水平に配置される。

図１８（ａ）を参照すると、キャパシタ２６０は上下及び左右に対称の外形を有する。キャパシタ本体２６０の対向する第１側面Ｓ１と第２側面Ｓ２には第１極性の第１及び第２外部電極２６４ａ，２６４ｂがそれぞれ形成され、他の対向する第３側面Ｓ３と第４側面Ｓ４には第２極性の第３外部電極２６５ａ，２６５ｂが形成されている。第３外部電極２６５ａ，２６５ｂは２つの部分に相互分離された形態になっているが、分離された２つの部分が一つの一体として連結され本体２６１中心部を帯状に完全に囲うことも出来る。第１及び第２外部電極２６４ａ，２６４ｂは何れも第３及び第４側面Ｓ３，Ｓ４に一部延長されている。

図１８（ｂ）を参照すると、内部電極の構造自体は図６の内部電極の構造と同様の形態を有する（内部電極が配置される方向が下面に水平な点で異なる）。第１極性の第１内部電極２６２は"Ｈ"字状に形成され、両側面Ｓ１，Ｓ２にそれぞれ引出された２つのリード２６２ａ，２６２ｂを通して第１及び第２外部電極２６４ａ，２６４ｂに連結される。第２極性の内部電極２６３は"十"字状に形成され、他の両側面Ｓ３，Ｓ４にそれぞれ引出された２つのリード２６３ａ、２６３ｂを通して第３外部電極２６５ａ，２６５ｂに連結される。

図１８に図示されたとおり、第１内部電極２６２の第１リード２６２ａは第１、３及び４側面Ｓ１，Ｓ３，Ｓ４に引出され、外部に露出したリードエッジの全体の長さにわたって第１外部電極２６４ａと接触する。第１内部電極２６３の第２リード２６３ｂは第２、３及び４側面Ｓ２，Ｓ３，Ｓ４に引出され、外部に引出されたリードエッジ全体の長さにわたって第２外部電極２６４ｂと接触する。従って、第１及び第２リード２６２ａ，２６２ｂは広い幅に第１及び第２外部電極２６４ａ，２６４ｂに接触するため、内外部電極間の接触部の接触面積が極大化し、これによってその接触部で流れる電流経路は広い幅を有することになる。図面においてＷ_１は第３側面Ｓ３に引出された第１リード２６２ａ（または第２リード２６２ｂ）部分の幅を表し、Ｗ_２は第３側面Ｓ３に引出された第３リード２６５ａ部分の幅を表す。

図１９は、図１８の積層型チップキャパシタ２６０においてリードの幅の比（Ｗ_２／Ｗ_１）によるＥＳＬ値の変化を表したグラフで、図２０は図１９のグラフをＥＳＬ相対値で表したものである。図１９及び２０に図示されたとおり、リード幅の比（Ｗ_２／Ｗ_１）が増加することによってキャパシタのＥＳＬは減少する。特にリード幅の比（Ｗ_２／Ｗ_１）が１．４３辺りで勾配（ＥＳＬの減少率）が急激に変わり１．４３以上でＥＳＬが著しく低く表れることが分かる。

図１８の実施形態では、各極性ごとに内部電極が１つの電極パターンを有しているが、本発明はこれに限らない。第１極性の内部電極は２つの電極パターンに分けられることが出来る。例えば、キャパシタ２６０の内部で下面に水平に配置される内部電極は図１７（ｂ）に図示されたような構造を有することが出来る。即ち、第１極性の内部電極は相互交代に繰り返して配置される２つの"Ｔ"字状の電極パターン（この２つのＴ字状パターンは相互反対方向に横たわっている）に分類され、この２つの第１極性"Ｔ"字状の電極パターンの間に第２極性を有する"十"字状の電極パターンが配置されることが出来る−しかし、図１７の実施形態とは異なって、各内部電極はキャパシタ下面に水平に配置される−。このように３つの電極パターン（２つの"Ｔ"字状パターン及び１つの"十"字状のパターン）を有する場合にも、図２０のＥＳＬ挙動と同様の挙動を表す。

本発明は上述の実施形態及び添付の図面により限られず、添付の請求範囲により権利範囲を限定する。請求範囲に記載された本発明の技術的思想を外れない範囲内で様々な形態の置換、変形及び変更が可能ということは当技術分野の通常の知識を有している者には自明である。

従来の技術による積層型チップキャパシタの外形を表した斜視図及び断面図である。 従来の技術による積層型チップキャパシタの内部電極構造を表した分解斜視図である。 本発明の実施形態による積層型チップキャパシタの内部構造を表した斜視図、及び上記積層型チップキャパシタが回路基板に実装された状態を表した斜視図である。 図３の積層型チップキャパシタの外部電極の配置を表した斜視図、及び内部電極構造を表した垂直断面図である。 図４の実施形態においてリードの幅の比（Ｗ_２／Ｗ_１）によるＥＳＬ値の変化を表したグラフである。 本発明の他の実施形態による積層型チップキャパシタの外形を表した斜視図、及び内部電極構造を表した垂直断面図である。 本発明のさらに他の実施形態による積層型チップキャパシタの外部電極配置を表した斜視図、及び内部電極構造を表した垂直断面図である。 図７の実施形態においてリードの幅の比（Ｗ_２／Ｗ_１）によるＥＳＬ値の変化を表したグラフである。 本発明のさらに他の実施形態による積層型チップキャパシタの外部電極の配置を表した斜視図、及び内部電極構造を表した垂直断面図である。 本発明の実施形態による積層型チップキャパシタの動作中キャパシタ内に形成される電流ループを概略的に表した側面図である。 図１０の積層型チップキャパシタにおいて、隣接した内部電極のリード間のギャップＧ、リード幅Ｗ_１，Ｗ_２、内部電極のメイン部から下面までの距離Ｍ_１，Ｍ_２を表した垂直断面図である。 相違するギャップＧを有する図１１の積層型チップキャパシタに対する周波数対ＥＳＬの特性を表したグラフである。 図１１の積層型チップキャパシタにおいて、リードの幅の比（Ｗ_２／Ｗ_１）によるＥＳＬの相対値の変化を表したグラフである。 相違する距離Ｍを有する図１１の積層型チップキャパシタに対する周波数対ＥＳＬの特性を表したグラフである。 図１１の積層型チップキャパシタにおいて、本体内の全体内部電極数（内部電極積層数）によるＥＳＬの相対値の変化を表したグラフである。 本発明のさらに他の実施形態による積層型チップキャパシタの外形を表した斜視図、及び内部電極構造を表した垂直断面図である。 図１６の変形例による積層型チップキャパシタの外形を表した斜視図、及び内部電極構造を表した垂直断面図である。 本発明のさらに他の実施形態による積層型チップキャパシタの外形を表した斜視図、及び内部電極構造を表した水平断面図である。 図１８の積層型チップキャパシタにおいて、リードの幅の比（Ｗ_２／Ｗ_１）によるＥＳＬ値の変化を表したグラフである。 図１８の積層型チップキャパシタにおいて、リードの幅の比（Ｗ_２／Ｗ_１）によるＥＳＬの相対値の変化を表したグラフである。

３１ キャパシタ本体
３２ 第１内部電極
３３ 第２内部電極
３４ａ 第１外部電極
３４ｂ 第２外部電極
３５ 第３外部電極
３２ａ 第１リード
３２ｂ 第２リード
３３ａ 第３リード

Claims (29)

1. 複数の誘電体層の積層により形成され、相互対向する第１側面及び第２側面と上面及び下面を有するキャパシタ本体と、
   前記キャパシタ本体内で、それぞれ誘電体層を介して相互対向するよう交代に配置される複数の第１及び第２内部電極と、
   前記第１側面に形成され第１側面の下部エッジを囲んで下面に一部延長された第１極性の第１外部電極と、
   前記第２側面に形成され第２側面の下部エッジを囲んで下面に一部延長された第１極性の第２外部電極と、
   前記第１及び第２外部電極の間から前記下面に形成された第２極性の第３外部電極とを含み、
   前記第１及び第２内部電極がキャパシタ本体の下面に垂直に配置され、
   前記それぞれの第１内部電極は第１側面及び下面に引出された第１リードと第２側面及び下面に引出された第２リードを具備し、前記それぞれの第２内部電極は前記第１及び第２リードの間から下面に引出された第３リードを備え、
   前記第１乃至第３リードは前記キャパシタ本体の外面に露出した各リードのエッジの全体の長さにわたって前記第１乃至第３外部電極とそれぞれ接触して連結されることを特徴とする積層型チップキャパシタ。
2. 前記第１外部電極はキャパシタ本体の第１側面の上下部の角を囲んでキャパシタ本体の上面及び下面に一部延長され、
   前記第２外部電極はキャパシタ本体の第２側面の上下部の角を囲んでキャパシタ本体の上面及び下面に一部延長されることを特徴とする請求項１に記載の積層型チップキャパシタ。
3. 前記第１リードのうちキャパシタ本体の下面に引出された部分の幅は、前記第２リードのうちキャパシタ本体の下面に引出された部分の幅と同一であることを特徴とする請求項１に記載の積層型チップキャパシタ。
4. 前記第３リードの幅は、前記第１リードのうち下面に引出された部分の幅より大きいことを特徴とする請求項３に記載の積層型チップキャパシタ。
5. 積層方向に沿った前記キャパシタ本体の長さは、前記第１側面と第２側面間の距離より短いことを特徴とする請求項１に記載の積層型チップキャパシタ。
6. 前記第１リードのうちキャパシタ本体の下面に引出された部分の幅は、前記第２リードのうちキャパシタ本体の下面に引出された部分の幅と同一で、
   前記下面に引出された第１リード部分の幅に対する前記第３リードの幅の比は１．３８以上であることを特徴とする請求項５に記載の積層型チップキャパシタ。
7. 前記幅の比は１．３８以上７以下であることを特徴とする請求項６に記載の積層型チップキャパシタ。
8. 積層方向に沿った前記キャパシタ本体の長さは、前記第１側面と第２側面間の距離より長いことを特徴とする請求項１に記載の積層型チップキャパシタ。
9. 前記第１リードのうちキャパシタ本体の下面に引出された部分の幅は、前記第２リードのうちキャパシタ本体の下面に引出された部分の幅と同一で、
   前記下面に引出された第１リード部分の幅に対する前記第３リードの幅の比は２以上であることを特徴とする請求項８に記載の積層型チップキャパシタ。
10. 前記幅の比は、２以上７以下であることを特徴とする請求項９に記載の積層型チップキャパシタ。
11. 前記第１外部電極と第２外部電極との間から前記キャパシタ本体の上面に形成された第２極性の第４外部電極をさらに含み、
    前記第１リードは第１側面、下面及び上面に引出され、前記第２リードは第２側面、下面及び上面に引出され、
    前記第１外部電極は前記第１側面の上下部の角を囲んで上面及び下面に一部延長され、前記第２外部電極は前記第２側面の上下部の角を囲んで上面及び下面に一部延長され、
    前記第２内部電極は、前記第１及び第２リードの間から上面に引出され前記第４外部電極に連結された第４リードをさらに備え、前記第４リードは、前記下面に露出した第４リードのエッジの全体の長さにわたって前記第４外部電極と接触して連結されたことを特徴とする請求項１に記載の積層型チップキャパシタ。
12. 前記積層型チップキャパシタは、内部及び外部構造において上下対称であることを特徴とする請求項１１に記載の積層型チップキャパシタ。
13. 複数の誘電体層の積層により形成され、基板が実装される下面を有するキャパシタ本体と、
    前記キャパシタ本体内で誘電体層を介して前記下面に垂直に配置された複数の内部電極と、
    前記キャパシタ本体の対向する両側面にそれぞれ形成され前記下面に一部延長された第１極性の第１及び第２外部電極と、
    前記第１及び第２外部電極の間から前記下面に形成された第２極性の第３外部電極と、を含み、
    前記第３外部電極の幅は、前記下面に延長された第１外部電極の部分の幅及び前記下面に延長された第２外部電極の部分の幅より大きいことを特徴とする積層型チップキャパシタ。
14. 前記第１及び第２外部電極は、相互対称してミラー相に形成され、前記下面に同一幅に延長されたことを特徴とする請求項１３に記載の積層型チップキャパシタ。
15. 複数の誘電体層の積層により形成され、基板に実装される下面と対向する第１及び第２側面を有するキャパシタ本体と、
    前記キャパシタ本体内で誘電体層を介して相互対向するよう交代に配置され、前記キャパシタ本体の下面に垂直に配置された複数の第１極性及び第２極性内部電極と、
    前記第１及び第２側面にそれぞれ形成されて前記下面に一部延長され、前記第１極性内部電極と電気的に連結された第１及び第２外部電極と、
    前記第１及び第２外部電極の間から前記下面に形成され前記第２極性内部電極と連結された第３外部電極と、を含み、
    第１及び第２外部電極から第３外部電極に進行する２つの電流ループを形成することを特徴とする積層型チップキャパシタ。
16. 前記複数の第１極性内部電極は、前記第１及び第２外部電極に何れも連結された第１内部電極パターンを有し、前記複数の第２極性内部電極は、前記第３外部電極に連結された第２内部電極パターンを有することを特徴とする請求項１５に記載の積層型チップキャパシタ。
17. 前記複数の第１極性内部電極は、前記第１外部電極にのみ連結された第１内部電極パターンと第２外部電極にのみ連結された第２内部電極パターンとを含み、前記第１及び第２内部電極パターンは積層方向に沿って交代に繰り返して配置され、前記複数の第２極性内部電極は第３外部電極にのみ連結された第３内部電極パターンを有することを特徴とする請求項１５に記載の積層型チップキャパシタ。
18. 第１外部電極と第２外部電極の間から前記キャパシタ本体の上面に形成された第２極性の第４外部電極をさらに含むことを特徴とする請求項１５に記載の積層型チップキャパシタ。
19. 前記第１極性内部電極は、第１及び第２外部電極に連結されるよう何れも"Ｈ"字状の電極パターンを有し、前記第２極性内部電極は、第３及び第４外部電極に連結されるよう何れも"十"字状の電極パターンを有することを特徴とする請求項１８に記載の積層型チップキャパシタ。
20. 第１外部電極と第２外部電極とに交代に連結されるよう相互反対方向に横たわった２つの"Ｔ"字状の第１極性電極パターンが相互交代に繰り返して配置されて前記複数の第１極性内部電極を形成し、前記第２極性内部電極は何れも"十"字状の電極パターンを有することを特徴とする請求項１８に記載の積層型チップキャパシタ。
21. 複数の誘電体層の積層により形成され、基板に実装される下面と対向する第１及び第２側面を有するキャパシタ本体と、
    前記キャパシタ本体内で誘電体層を介して相互対向するよう交代に配置され、前記下面に垂直に配置された複数の第１極性及び第２極性内部電極と、
    前記第１及び第２側面にそれぞれ形成され前記下面に一部延長され、前記第１極性内部電極と電気的に連結された第１及び第２外部電極と、
    前記第１及び第２外部電極の間から前記下面に形成され前記第２極性内部電極と連結された第３外部電極と、を含み、
    前記第１極性の内部電極は第１極性メイン部と、前記第１及び第２外部電極のうち一つに連結されるよう前記第１極性メイン部から前記下面及び一側面に引出された第１極性リードを有し、
    前記第２極性内部電極は、第２極性メイン部と前記第３外部電極と連結されるよう前記第２極性メイン部から前記下面に引出された第２極性リードとを有し−前記第１極性メイン部から前記下面までの距離は第２極性メイン部から前記下面までの距離と同一である−、
    隣接した前記第１及び第２極性リード間のギャップをＧ、前記第１極性メイン部から前記下面までの距離をＭ、前記キャパシタ本体内に配置された内部電極の総数をＮ、前記下面に引出された第１極性リード部分の幅Ｗ１に対する前記第２極性リードの幅Ｗ_２の比をＷ_２／Ｗ_１としたとき、前記Ｇ、Ｍ、Ｎ及びＷ_２／Ｗ_１を調節して最終ＥＳＬが１００ｐＨ以下になることを特徴とする積層型チップキャパシタ。
22. 前記それぞれの第１極性内部電極は、前記第１及び第２外部電極に連結されるよう２つの第１極性リードを有するが、前記２つの第１極性リードは、前記下面及び第１側面に引出され第１外部電極に連結された第１リードと前記下面及び第２側面に引出され第２外部電極に連結された第２リードであることを特徴とする請求項２１に記載の積層型チップキャパシタ。
23. 前記複数の第１極性内部電極は、前記第１外部電極にのみ連結された第１内部電極パターンと第２外部電極にのみ連結された第２内部電極パターンを含み、前記第１及び第２内部電極パターンは積層方向に沿って交代に繰り返して配置され、前記複数の第２極性内部電極は第３外部電極にのみ連結された第３内部電極パターンを有し、
    前記第１内部電極パターンは前記下面及び第１側面に引出され前記第１外部電極に連結された第１リードを有し、前記第２内部電極パターンは前記下面及び第２側面に引出され前記第２外部電極に連結された第２リードを有することを特徴とする請求項２１に記載の積層型チップキャパシタ。
24. 第１外部電極と第２外部電極の間から前記キャパシタ本体の上面に形成された第２極性の第４外部電極をさらに含むことを特徴とする請求項２１に記載の積層型チップキャパシタ。
25. 前記第１極性内部電極は第１及び第２外部電極に連結されるよう何れも"Ｈ"字状の電極パターンを有し、前記第２極性内部電極は第３及び第４外部電極に連結されるよう何れも"十"字状の電極パターンを有することを特徴とする請求項２４に記載の積層型チップキャパシタ。
26. 第１外部電極と第２外部電極に交代に連結されるよう相互反対方向に横たわった２つの"Ｔ"字状の第１極性電極パターンが相互交代に繰り返して配置されて前記複数の第１極性内部電極を形成し、前記第２極性内部電極は第３及び第４外部電極に連結されるよう何れも"十"字状の電極パターンを有することを特徴とする請求項２４に記載の積層型チップキャパシタ。
27. 複数の誘電体層の積層により形成され、基板に実装される下面と対向する第１及び第２側面と対向する第３及び第４側面を有するキャパシタ本体と、
    前記キャパシタ本体内で誘電体層を介して相互対向するよう交代に配置され、前記キャパシタ本体の下面に平行に配置された複数の第１極性及び第２極性内部電極と、
    前記第１側面に形成されて前記第３及び第４側面に一部延長され、前記第１極性内部電極と電気的に連結された第１外部電極と、
    前記第２側面に形成されて前記第３及び第４側面に一部延長され、前記第１極性内部電極と電気的に連結された第２外部電極と、
    前記第１及び第２側面の間から前記第３及び第４側面に形成されて前記第２極性内部電極と電気的に連結された第３外部電極と、を含み、
    前記第１極性の内部電極は前記第１及び第２外部電極のうち一つの外部電極に連結されるよう前記第１及び第２側面のうち一つの側面と第３及び第４側面に引出された第１極性リードを有し、
    前記第２極性内部電極は前記第３外部電極と連結されるよう前記第３及び第４側面にそれぞれ引出された２つの第２極性リードを有し、
    前記第３側面に引出された第１極性リード部分の幅に対する前記第２極性リードの幅の比は１．４３以上であることを特徴とする積層型チップキャパシタ。
28. 前記第１極性内部電極は第１及び第２外部電極に連結されるよう何れも"Ｈ"字状の電極パターンを有し、前記第２極性内部電極は第３外部電極に連結されるよう何れも"十"字状の電極パターンを有することを特徴とする請求項２７に記載の積層型チップキャパシタ。
29. 第１外部電極と第２外部電極に交代に連結されるよう相互反対方向に横たわった２つの"Ｔ"字状の第１極性電極パターンが相互交代に繰り返して配置されて前記複数の第１極性内部電極を形成し、前記第２極性内部電極は前記第３外部電極に連結されるよう何れも"十"字状の電極パターンを有することを特徴とする請求項２７に記載の積層型チップキャパシタ。

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