JP4927049B2 - 積層型チップキャパシタ及びこれを具備した回路基板装置及び回路基板 - Google Patents

Description

本発明は、積層型チップキャパシタに関するもので、より詳細には単一体構造（ｕｎｉｔａｒｙ ｓｔｒｕｃｔｕｒｅ）内に複数のキャパシタ部を有し、広帯域の周波数範囲で調節可能でありながらも高い等価直列抵抗（ＥＳＲ；Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓｅ Ｒｅｓｉｓｔａｎｃｅ）と低い等価直列インダクタンス（ＥＳＬ；Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ）を有する積層型チップキャパシタ及びこれを具備した回路基板装置、そしてそのキャパシタを実装するための回路基板に関するものである。

積層型チップキャパシタは、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）の電力分配網のような電源回路の安定化のためのデカップリングキャパシタとして広く使われている。デカップリング用に使われる積層型チップキャパシタは印加電流の急激な変化時、電流をＣＰＵチップに供給することにより電圧ノイズを除去する役割をする。

ＭＰＵは、盛んな研究および開発によって、動作速度が増加し続けており、集積度の向上とともに消耗電流は大きくなる一方で使用電圧は低くなる傾向にある。従って、ＭＰＵの消耗電流の急激な変化による供給ＤＣ電圧のノイズを一定の範囲内に抑えることは次第に難しくなっている。最近は、ＭＰＵの動作周波数がさらに増加することにより印加電流の変化がさらに大きくなり、これによりデカップリングキャパシタの容量とＥＳＲを増加させてＥＳＬを減少させることが要求されている。これは広帯域の周波数範囲で電力分配網のインピーダンスの大きさを低くて一定に維持させるためであり、最終的に印加電流の急激な変化による供給ＤＣ電圧のノイズを抑えることに役立つことができる。

ＭＰＵ電力分配網に使用されるデカップリングキャパシタに要求される低ＥＳＬ特性を満足させるためにキャパシタの外部電極の位置、外部電極の形態または内部電極の形状の変形が提案されている。例えば、特許文献１はキャパシタ内の電流経路を変形するように異種極性の第１内部電極と第２内部電極のリードを相互に隣接させ、かみ合うような配列で配置させることによりＥＳＬを低減させる方案を提案している。このような従来技術は最終的にＥＳＬを低減させることはできるが、ＥＳＬだけではなくＥＳＲも低減させるようになる。電源回路の安定性はキャパシタのＥＳＬだけではなくＥＳＲにも依存しており、ＥＳＲが小さすぎると電源回路の安定性が弱まり、共振発生時に、電圧が急激に変動する。結局、特許文献１において開示された形態のキャパシタは高周波インピーダンスを低下させることには役立つが、低すぎるＥＳＲにより電力分配網のインピーダンスの大きさを一定に維持させることを妨げる。

低すぎるＥＳＲの問題点を克服するために、外部電極及び内部電極に電気的である高抵抗材料を使用し、高ＥＳＲ特性を具現する方案が提示されている。しかし、高抵抗外部電極を使用する場合、外部電極内のピンホールによる電流集中現象により引き起こされる局部的熱点（ｌｏｃａｌｉｚｅｄ ｈｅａｔ ｓｐｏｔ）を防がなければならないという難点があり、またＥＳＲを精密に調節することも困難である。また、内部電極に高抵抗材料を使用する場合、キャパシタの高容量化によるセラミック材料の変更によりセラミック材料とマッチングされるべきである高抵抗内部電極材料もセラミック材料の改善または変更により、ともに続けて変更させなければならないという短所があり、これは製品単価の上昇の原因になりうる。

特許文献２では、異なる容量の２つのキャパシタを同じキャパシタ本体内に一体に配置し広い周波数帯域で低いインピーダンスを有するキャパシタを提案している。しかし、特許文献２にも開示されているように、各共振周波数の周りで一定のインピーダンスを維持することは出来ず、これは、電源回路の安定性に好ましくない影響を及ぼすようになる。

米国特許第５、８８０、９２５号明細書 米国特許出願公開第２００６/０２０９４９２号明細書

本発明は、材料の変更なしでも低ＥＳＬ及び高ＥＳＲ特性を全て満足させることができる積層型チップキャパシタを提供する。また、本発明は材料の変更なしでも低ＥＳＬ及び高ＥＳＲ特性を全て満足させることができる積層型チップキャパシタを具備した回路基板装置を提供する。また、上記積層型チップキャパシタが実装される回路基板が提供される。

本発明の第１様態によるキャパシタは、複数の誘電体層が積層された積層構造を有するキャパシタ本体と、上記キャパシタ本体の側面上に形成された複数の外部電極を具備した積層型チップキャパシタであって、上記キャパシタ本体は積層方向に従って配列された第１キャパシタ部と、第２キャパシタ部を含み、上記第１キャパシタ部は、上記本体内部で上記誘電体層を介して相互対向するように交代で配置される少なくとも１対の互いに異なる極性の第１及び第２内部電極を含み、上記第２キャパシタ部は、上記本体内部で上記誘電体層を介して相互に対向するように交互に配置される互いに異なる極性の複数の第３及び第４内部電極を含み、上記複数の外部電極は、上記第１内部電極と連結される１つ以上の第１外部電極と、上記第２内部電極と連結される１つ以上の第２外部電極と、上記第３内部電極と連結される１つ以上の第３外部電極と、上記第４内部電極と連結される１つ以上の第４外部電極を含み、上記第１キャパシタ部のＥＳＬは上記第２キャパシタ部のＥＳＬより小さく、第１キャパシタ部のＥＳＲは第２キャパシタ部のＥＳＲより大きい。

本発明の実施形態によれば、上記第１キャパシタ部は上記積層方向における少なくとも一端に位置する。上記積層方向において両端（即ち、上部及び下部）に２つの上記第１キャパシタ部が配置されており、上記第２キャパシタ部が上記第１キャパシタ部の間に配置されることができる。特に、上記両端の第１キャパシタは相互対称的に配置されることにより、上記積層型チップキャパシタは上下対称性を有することもできる。

上記第２キャパシタ部内の第３及び第４内部電極の総積層数は上記第１キャパシタ部内の第１及び第２内部電極の総積層数より多いことができる。上記第１キャパシタ部と第２キャパシタ部は上記積層型チップキャパシタ内で電気的に相互に分離されることができる。

本発明の実施形態によれば、上記第１及び第２外部電極は上記キャパシタ本体の相互対向する第１及び第２側面に配置され、上記第１及び第２内部電極はリードを通じ上記第１及び第２外部電極に夫々連結されることができる。また、上記第３及び第４外部電極は上記キャパシタ本体の相互対向する他の２つの側面に配置されることができる。この場合、上記積層型チップキャパシタは、第１乃至第４外部電極が夫々１つずつある４端子キャパシタであることができる。第１及び第２外部電極間の電流経路を短くするために、上記第１及び第２側面間の距離は上記第３及び第４側面間の距離より短いことができる。

本発明の実施形態によれば、上記本体の相互対向する第１及び第２側面に複数の上記第１及び第２外部電極が交互に配置され、上記第１及び第２内部電極はリードを通じ上記第１及び第２外部電極に夫々連結されることができる。また、上記第３及び第４外部電極は上記キャパシタ本体の相互対向する他の２つの側面に配置されることができる。

特に、上記第１キャパシタ部において、上記第１及び第２内部電極の夫々は２つのリードを通じ上記第１及び第２外部電極に夫々連結されることができる。また、上記第２キャパシタ部において、上記第３及び第４内部電極の夫々は１つのリードを通じ上記第３及び第４外部電極に夫々連結されることができる。この場合、上記積層型チップキャパシタは、４つの第１外部電極、４つの第２外部電極、１つの第３外部電極及び１つの第４外部電極を有する１０端子キャパシタであることができる。

上記第１キャパシタ部内の同じ極性を有する内部電極は上記第１及び第２外部電極のうち同じ極性を有する外部電極により全て電気的に連結されることができる。また、上記第１キャパシタ部内において、積層方向に隣接した異なる極性の内部電極のリードは積層方向からみて常に相互隣接するように配置されることができる。

本発明の実施形態によると、上記第１及び第２外部電極は上記キャパシタ本体の相互対向する第１及び第２側面に配置され、上記第１及び第２内部電極はリードを通じ上記第１及び第２外部電極に夫々連結されることができる。また、上記第３及び第４外部電極は上記第１及び第２側面に配置され、上記第３及び第４内部電極はリードを通じ上記第３及び第４外部電極に連結されることができる。

特に、上記第１キャパシタ部において、上記第１及び第２内部電極の夫々は２つ以上のリードを通じ上記第１及び第２外部電極に夫々連結され、上記第２キャパシタ部において、上記第３及び第４内部電極の夫々は１つ以上のリードを通じ上記第３及び第４外部電極に夫々連結されることができる。

本発明の第２様態による回路基板装置は、上述の第１様態による積層型チップキャパシタと、上記積層型チップキャパシタが実装された実装面と、上記積層型チップキャパシタに電気的に連結される外部回路を有する回路基板を含む。上記回路基板の実装面には、上記積層型チップキャパシタの外部電極に接続される複数の実装パッドが形成されている。上記積層型チップキャパシタは、上記第２キャパシタ部より上記第１キャパシタ部が上記実装面にさらに隣接して位置するように配置される。

上記複数の実装パッドは、上記第１外部電極に接続される第１パッド、上記第２外部電極に接続される第２パッド、上記第３外部電極に接続される第３パッド及び上記第４外部電極に接続される第４パッドを含む。上記回路基板の実装面には、上記第１パッドと第３パッドを連結されるか、上記第２パッドと第４パッドを連結する連結導体ラインが少なくとも１つ形成されている。上記第１及び第２パッドは上記外部回路と直接連結され、上記連結導体ラインに連結された第３または第４パッドは上記連結導体ラインに連結された第１または第２パッドを通じ外部回路と連結される。

本発明の実施形態によると、上記少なくとも１つの連結導体ラインは、上記第１パッドと第３パッドを連結する第１連結導体ラインと、上記第２パッドと第４パッドを連結する第２連結導体ラインを含むことができる。上記第１及び第２パッドは上記外部回路と直接連結され、上記第３及び第４パッドは上記第１及び第２パッドを通じ上記外部回路と連結されることができる。

上記第１キャパシタ部は同じ極性のパッドを連結する上記連結導体ラインにより上記第２キャパシタ部と連結されることができる。また、上記連結導体ラインは第２キャパシタ部と直列に連結され、上記連結導体ラインの長さまたは幅の調節を通じ上記第２キャパシタ部のＥＳＲが調節可能である。上記第２キャパシタ部は上記第１及び第２パッドを通じ上記外部回路と連結されることができる。上記回路基板に実装された上記積層型チップキャパシタは周波数−インピーダンス曲線において平坦なフラット部を有するインピーダンス特性を表すことができる。

本発明の実施形態によると、上記回路基板内部には、上記外部回路の一部として上記第１及び第２パッドに接続されたビアが形成されることができる。

好ましくは、上記第１及び第２パッドを通じ上記第１キャパシタ部に流れる電流ループの大きさを最小化するように、上記第１パッドに接続されるビアは上記第２パッドに隣接するように配置され、上記第２パッドに接続されるビアは上記第１パッドに隣接するように配置されることができる。好ましくは、上記第１及び第２パッドの夫々には２つ以上のビアが接続されることができる。

本発明の第３様態による回路基板は、上述の第１様態による積層型チップキャパシタを実装するための実装面と、上記積層型チップキャパシタに電気的に連結される外部回路を含み、上記回路基板の実装面には上記積層型チップキャパシタの外部電極に接続される複数の実装パッドが形成されている。上記複数の実装パッドは、上記第１外部電極に接続される第１パッド、上記第２外部電極に接続される第２パッド、上記第３外部電極に接続される第３パッド及び上記第４外部電極に接続される第４パッドを含む。上記回路基板の実装面には、上記第１パッドと第３パッドを連結するか、上記第２パッドと第４パッドを連結する連結導体ラインが少なくとも１つ形成されている。上記第１及び第２パッドは上記外部回路と直接連結され、上記連結導体ラインに連結された第３または第４パッドは上記連結導体ラインに連結された第１または第２パッドを通じ外部回路と連結される。

本発明によると、材料の変更なしでも低ＥＳＬを具現し、適切なＥＳＲを維持することができる。また、本発明をデカップリングキャパシタに適用する場合、広い周波数範囲で電力分配網のインピーダンスを低くて一定に維持させることができる。ＥＳＲが高くても調節可能でＥＳＬが低いデカップリングキャパシタが具現される。

以下、添付の図面を参照して本発明の実施形態を説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲が以下で説明する実施形態に限定されるものではない。本発明の実施形態は当業界において平均の知識を有する者に本発明をより完全に説明するために提供されるものである。

図１は本発明の一実施形態による積層型チップキャパシタの外形を示す斜視図で、図２は図１のキャパシタをｘ軸に平行な方向（長軸方向または長側面方向）に従って切った断面図で、図３は図１のキャパシタの内部電極構造を示す平面図である。

図１〜図３を参照すると、キャパシタ１００はキャパシタ本体１１０と、その本体の側面に形成された複数の外部電極（１３１、１３２、１３３、１３４：順に第１〜第４外部電極）を含む。キャパシタ本体１１０は複数の誘電体層が積層されることにより形成され、その本体１１０内には複数の内部電極（１２１、１２２、１２３、１２４：順に第１〜第４内部電極）が誘電体層を介して相互分離され配置されている。第１内部電極１２１と第２内部電極１２２は異なる極性を有し、第３内部電極１２３と第４内部電極１２４は異なる極性を有する。第１及び第２外部電極１３１、１３２は本体１１０の相互に対向する２つの側面に配置され、第２及び第４外部電極１３３、１３４は異なる２つの対向側面に配置される。このキャパシタ１００は総４つの外部電極を有する４端子キャパシタであるが、本発明はこれに限定されるものではない。

図２及び３に図示されたように、キャパシタ本体１１０は、積層方向（ｚ軸方向）に従って配列された第１キャパシタ部ＣＲ１ａ、ＣＲ１ｂ：ＣＲ１と第２キャパシタ部ＣＲ２を含む。第１キャパシタ部ＣＲ１は、誘電体層を介して相互に対向して交互に配置される第１及び第２内部電極１２１、１２２を含む（図示されたように、第１及び第２内部電極１２１、１２２が交互に繰り返して配置される）。第２キャパシタ部ＣＲ２は誘電体層を介して相互対向して交互に配置される第３及び第４内部電極１２３、１２４を含む。

第１キャパシタ部ＣＲ１において、第１内部電極１２１はリード１２１ａを通じ第１外部電極１３１に連結され、第２内部電極１２２はリード１２２ａを通じ第２外部電極１３２に連結される。第２キャパシタ部ＣＲ２において、第３及び第４内部電極１２３、１２４は第３及び第４外部電極１３３、１３４に夫々連結される。第１及び第２内部電極１２１、１２２は第１及び第２外部電極１３１、１３２にのみ連結され、第３及び第４外部電極１３３、１３４には連結されない。これと同様に、第３及び第４内部電極１２３、１２４は第３及び第４外部電極１３３、１３４にのみ連結され、第１及び第２外部電極１３１、１３２には連結されない。従って、積層型チップキャパシタ１００内では第１キャパシタ部ＣＲ１と第２キャパシタ部ＣＲ２は相互電気的に分離されている。（即ち、回路基板上に実装する前には第１キャパシタ部と第２キャパシタ部は相互電気的に連結されていない）。

後述のように、第１キャパシタ部ＣＲ１は高周波でＥＳＬを低めることに寄与するように第２キャパシタ部ＣＲ２よりさらに低いＥＳＬを有し、積層方向（ｚ軸方向）において少なくとも一端（即ち、キャパシタ内で上部及び／または下部）に位置する。第２キャパシタ部ＣＲ２より第１キャパシタ部（ＣＲ１ａまたはＣＲ１ｂ）が回路基板の実装面により隣接するようにキャパシタが回路基板上に実装される。特に、本実施形態では、積層方向における両端（即ち、上部及び下部）に第１キャパシタ部ＣＲ１ａ、ＣＲ１ｂ：ＣＲ１が位置し、その間に第２キャパシタ部ＣＲ２が挟まれている。第１キャパシタ部ＣＲ１と第２キャパシタ部ＣＲ２は回路基板の実装パッドと連結導体ラインを通じ相互並列に連結される（図３乃至５参照）。

また、第１キャパシタ部ＣＲ１は、後述するように適切なＥＳＲを有するように積層数が制限され、第２キャパシタ部ＣＲ２よりさらに少ない積層数の内部電極を含む。従って、所望の、または、決められた静電容量の具現は、第１キャパシタ部と並列に連結される第２キャパシタ部ＣＲ２を利用するようになる。このような静電容量の具現のために第２キャパシタ部ＣＲ２内の第３及び第４内部電極１２３、１２４の総積層数は、第１キャパシタ部ＣＲ１内の第１及び第２内部電極１２１、１２２の総積層数よりさらに多くなるようにする。

結局、第２キャパシタ部ＣＲ２の容量は第１キャパシタ部ＣＲ１の容量より大きく、第２キャパシタ部ＣＲ２のＥＳＲは内部電極の積層数が相対的に少ない第１キャパシタ部ＣＲ１のＥＳＲよりさらに小さくなる。また、第２キャパシタＣＲ２は実装面側に隣接した第１キャパシタ部ＣＲ１ａより上に位置するため、第１キャパシタ部ＣＲ１よりさらに高いＥＳＬを有する。ＥＳＬがさらに低いキャパシタ部を実装面に隣接するように配置する場合、電流ループによる電流経路がさらに短くなるため、キャパシタ全体のＥＳＬは低くなる（図８参照）。

第１キャパシタ部ＣＲ１のＥＳＬが第２キャパシタ部ＣＲ２のＥＳＬより小さくなることに寄与するように、好ましくは第１及び第２内部電極１２１、１２２内における電流経路の長さは第３及び第４内部電極１２３、１２４内における電流経路の長さより短い。従って、第１及び第２外部電極１３１、１３２間の電流経路が第３及び第４外部電極１３３、１３４間の電流経路より短くなるように、第１及び第２外部電極１３１、１３２が形成されている第１及び第２側面間の距離（ｙ方向の距離）が他の外部電極１３３、１３４が形成されている第３及び第４側面間の距離（ｘ方向の距離）よりさらに短いことが好ましい（図１参照）。

図２を参照すると、第１キャパシタ部ＣＲ１ａ、ＣＲ１ｂが積層方向の両端、即ち、上部及び下部に位置し、第２キャパシタ部ＣＲ２がその間に挟まれている。特に、好ましくは、両端の第１キャパシタ部ＣＲ１ａ、ＣＲ１ｂが相互対称的に配置されることによりキャパシタ全体が上下対称性を確保できる。このような上下対称性により、キャパシタ実装時キャパシタの上下に関する方向性が消え、これによりキャパシタ実装の便宜を図ることができる。（即ち、上下区別なくキャパシタを実装することができる）。

上述のキャパシタを使用して広い周波数領域で、可能なら低くて一定に維持される電力分配網インピーダンスを具現するために、図４及び図７を参照して下で説明するような実装パッド構造を有する回路基板が利用されることができる。

図４は本発明の一実施形態による回路基板装置を示したもので、図１のキャパシタ１００を回路基板２０に実装した状態を示す。図４を参照すると、回路基板２０のキャパシタ実装面に実装パッド（３１、３２、３３、３４：順に第１〜第４パッド）が形成されている。実装パッド３１〜３４は回路基板２０に設けられた外部回路と電気的に連結される。キャパシタ１００は第２キャパシタ部ＣＲ２のＥＳＬよりさらに低いＥＳＬを有する第１キャパシタ部ＣＲ１が実装面に隣接して位置するように上記実装面上に配置される。

回路基板２０の第１パッド３１はキャパシタの第１外部電極１３１に接続され、第２パッド３２は第２外部電極１３２に接続され、第３パッド３３は 第３外部電極１３３に接続され、第４パッド３４は第４外部電極１３４に接続される。第１パッド３１と第３パッド３３は第１連結導体ライン２１により連結され、第２パッド３２と第４パッド３４は第２連結導体ライン２２により連結される。これにより、第１及び第３パッド３１、３３は第１及び第３外部電極１３１、１３３と共に相互同じ一極性（例えば、＋極性）を有し、第２及び第４パッド３２、３４は第２及び第４外部電極１３２、１３４と共に相互同じ他の極性（例えば、―極性）を有する。第１キャパシタ部ＣＲ１と第２キャパシタ部ＣＲ２は上記連結導体ラインを通じ相互並列に連結される。

ここで、第１及び第２外部電極１３１、１３２に接続されるパッド（即ち、第１及び第２パッド３１、３２）は回路基板２０の外部回路と直接連結されるが、第３及び第４外部電極１３３、１３４に接続されるパッド（即ち、第３及び第４パッド３３、３４）は外部回路と直接連結されず、連結導体ライン２１、２２に連結された第１及び第２パッド３１、３２を通じ外部回路と連結される（図７参照）。結局、第２キャパシタ部ＣＲ２は第１及び第２パッド３１、３２を通じ外部回路と連結される。

上記連結導体ライン２１、２２は同じ極性のパッド間の連結を通じ第１及び第２キャパシタ部ＣＲ１、ＣＲ２を相互並列に連結させる役割をする上、第２キャパシタ部ＣＲ２に抵抗を直列に負荷させることにより結果的に第２キャパシタ部のＥＳＲを調節することと実質的に同じ役割をする。従って、提案されたキャパシタ１００を上述の回路基板２０のパッド構造に実装すると、第２キャパシタ部ＣＲ２のＥＳＲを第１キャパシタ部ＣＲ１と実質的に類似するように具現でき積層型チップキャパシタのＥＳＲを調節できるようになる（図９、１１、２１、２３参照）。

図５ａ〜図５ｃは、回路基板２０上にキャパシタ１００が実装された図４の回路基板装置２０において、第１キャパシタ部（図５ａ）、第２キャパシタ部（図５ｂ）及び回路基板の実装面に実装された積層型チップキャパシタ（図５ｃ）の等価回路図である。図５ａ及び図５ｂに図示されたように、キャパシタ１００内の第１キャパシタ部ＣＲ１の等価回路は静電容量Ｃ１、インダクタンスＬ１及び抵抗Ｒ１の直列回路で表示されることができ、第２キャパシタ部ＣＲ２の等価回路も同様の方式で静電容量Ｃ２、インダクタンスＬ２及び抵抗Ｒ２の直列回路で表示されることができる。上述したように、Ｃ１＜Ｃ２、Ｌ１＜Ｌ２、Ｒ１＞Ｒ２である。

連結導体ライン２１、２２を通じ第１及び第２キャパシタ部ＣＲ１、ＣＲ２が相互並列に連結され、外部回路端子は第１キャパシタＣＲ１に接続されるため、図５ｃに図示されたように、第１及び第２連結導体ライン２１、２２の抵抗ＲｃとインダクタンスＬｃが第２キャパシタ部ＣＲ２の抵抗Ｒ２及びインダクタンスＬ２に直接直列に負荷され、その直列回路部２１、ＣＲ２、２２は第１キャパシタ部ＣＲ１の等価回路部（Ｃ１―Ｌ１―Ｒ１）と並列に連結される。図５ｃには第１連結導体ライン２１と第２連結導体ライン２２が相互同じ抵抗ＲｃとインダクタンスＬｃを有するものとして図示されているが、本発明がこれに限定されるものではなく、各連結導体ライン２１、２２の抵抗やインダクタンスが異なることもできる。

図５ｃの等価回路は、これをさらに簡単に表示すると図６のように表すことができる。図６でＬ２’及びＲ２’は、下記式（１）を満たす。
Ｌ２’＝Ｌ２＋２Ｌｃ、Ｒ２’＝Ｒ２＋２Ｒｃ （１）

従って、連結導体ライン２１、２２による抵抗２Ｒｃの負荷により、第２キャパシタ部ＣＲ２のＥＳＲが実質的に増加することと同じ効果を得るようになる。

上述したように、静電容量の確保のため、第２キャパシタ部ＣＲ２は第１キャパシタ部ＣＲ１よりさらに多い内部電極の積層数を有し、これにより第２キャパシタ部ＣＲ２自体のＥＳＲは第１キャパシタ部ＣＲ２のＥＳＲより小さい（内部電極の積層数が増加するほど抵抗が並列に追加的に連結されるため、ＥＳＲは小さくなる）。このようなＥＳＲの差異はキャパシタのインピーダンスを一定に維持できなくする要因になる（特に、各共振周波数の周りの領域で尖った極小点領域が発生する）。しかし、連結導体ライン２１、２２の抵抗２Ｒｃの直列的負荷により第２キャパシタ部ＣＲ２のＥＳＲが実質的に増大することにより二つのキャパシタ部ＣＲ１、ＣＲ２間のＥＳＲの差異は実質的に減少し、これにより広い周波数帯域で一定のインピーダンス特性の具現が可能になる。

連結導体ライン２１、２２により、上記式（１）に示したように第２キャパシタ部ＣＲ２のＥＳＬ（インダクタンス）は実質的に増加することと同じ効果が出る。しかし、このような第２キャパシタ部ＣＲ２のＥＳＬの実質的増加とは関係なく高周波帯域における積層型チップキャパシタ全体のＥＳＬ及びインピーダンスは第１キャパシタ部ＣＲ１のＥＳＬにより主に影響を受ける。これは高周波帯域ではインピーダンスが主にインダクタンスにより支配を受け、より低いＥＳＬを有する第１キャパシタ部ＣＲ１が実装面に隣接するように配置され高周波帯域で電流が主に第１キャパシタ部ＣＲ１を通じ短い経路で電流ループを形成するためである。結局、広い周波数帯域で一定のインピーダンス特性の具現が可能な上に全体キャパシタの高周波帯域におけるＥＳＬは低い値を維持するようになる。

図７は図４に示された回路基板の概略的平面図で、図８は図４の回路基板装置の側断面図である。図７及び図８を参照すると、基板２０上に実装パッド３１〜３４が配置され、実装パッドを連結する第１及び第２連結導体ライン２１、２２が形成されている。外部回路（例えば、デカップリングキャパシタに電源電圧を印加するための回路）の一部として回路基板２０内にはビア４１、４２が形成されているが、このビア４１、４２は第１キャパシタ部に連結される第１及び第２パッドにのみ接続される。第１パッド３１はビア４１を通じ第１電極パターン（例えば、電源電極パターン；６１）に連結され、第２パッド３２はビア４２を通じ第２電極パターン（例えば、接地電極パターン；６２）に連結されることができる。

図８に示されたように、第１パッドに接続されるビア４１は第２パッドに隣接するように配置され、第２パッドに接続されるビア４２は第１パッドに隣接するように配置されている。異種極性のビア４１、４２が相互隣接するほど第１及び第２パッド３１、３２を通じ第１キャパシタ部に流れる電流ループＣＬの大きさが減り、これにより電流ループによるインダクタンスが減少する。もし図８において点線で示したように異種極性のビア（４１'、４２'）が相互離れるように配置すると、それほど電流ループの大きさは大きくなりその電流ループによるインダクタンスが増加する。

また、第１及び第２パッド３１、３２の夫々には２つ以上のビア（図７では第１及び第２パッドの夫々に接続された３つのビアが図示される）が接続されることが好ましい。これは２つ以上のビアを形成することにより電流ループによるインダクタンスを並列に連結させることができ、これによりインダクタンスがさらに減るためである。

連結導体ライン２１、２２により第２キャパシタ部ＣＲ１に直列に負荷される抵抗Ｒｃ及び／またはインダクタンスＬｃを調節するために、連結導体ラインの材質を適切に選択することができる。例えば、通常実装パッド（３１〜３４）は銅（Ｃｕ）材質で形成され、連結導体ライン２１、２２も銅材質で形成することができるが、抵抗ＲｃまたはインダクタンスＬｃを調節するために他の金属材料を使用することもできる。また、連結導体ライン２１、２２の長さまたは幅を調節することにより、連結導体ライン２１、２２の抵抗Ｒｃ及び／またはインダクタンスＬｃを異なるようにすることができ、これにより第２キャパシタ部のＥＳＲを実質的に調節することができる。

（実施例１及び２）
図９は一実施例による積層型チップキャパシタの周波数帯インピーダンス（ｆ―ｚ）特性を示すグラフである。図９のグラフは、図１〜図４の実施形態によるキャパシタ及び回路基板装置を有するサンプルに対する周波数―インピーダンス測定の実験結果を示している。

特に、図９の実施例（実施例１）のサンプルは、１０μＦ容量の４端子１６０８サイズ（１．６ｍｍＸ０．８ｍｍ）の積層型チップキャパシタに該当する。第１キャパシタ部の容量は０．５２μＦで、第２キャパシタ部の容量は９．４８μＦであった。また第１キャパシタ部のＥＳＬとＥＳＲは夫々３００ｐＨと６０ｍΩで、連結導体ラインが直列に負荷された第２キャパシタ部の実質的ＥＳＬ及びＥＳＲ（図６のＬ２'、Ｒ２'）は夫々７００ｐＨと３５ｍΩであった。このように第１及び第２キャパシタ部の大きな容量の差異にも関わらず連結導体ラインの直列的負荷により第２キャパシタ部は第１キャパシタ部のＥＳＲに匹敵するＥＳＲを具現する。

上述の実施例１のサンプルに対する周波数―インピーダンス測定の実験結果、図９に示したように、共振周波数を中心にした周波数領域Ａで平坦なインピーダンス曲線ａを示す（平坦なフラット部で約３１ｍΩの一定なインピーダンスを示す）。これは比較的に広い周波数帯域でインピーダンスが急激な変化なく一定の値を有するということを示す。このような実施例１のインピーダンス特性は比較例のサンプルに対する周波数―インピーダンス曲線（図１０参照）と比較することでより明確に理解できる。

図１０は図９の実施例１と比較例による積層型チップキャパシタの周波数帯のインピーダンス特性を比較して示すグラフである。図１０に図示された比較例の周波数帯インピーダンス特性曲線（ｂ）は、従来の１０μＦ容量の２端子１６０８サイズのキャパシタサンプルについて測定した結果である。この比較例サンプルは、２つのキャパシタ部に分かれず、単に２つの外部電極に交代で連結される異種極性の内部電極の反復積層構造を有する。比較例と実施例１サンプルの特性値（平均ＥＳＬと最小インピーダンス（Ｍｉｎ｜Ｚ｜））を表すと以下の表１のような結果が得られた。

図１０に示されたように、比較例 サンプルｂは共振周波数領域の周り（Ｂ領域）で非常に急激なインピーダンス変化を有することにより周波数−インピーダンス曲線において、尖った極小点が形成される反面、実施例１サンプルａは平坦なフラット部を有し、これにより比較例に比べインピーダンス変化が著しく安定的である。また、高周波帯域で実施例１ａは比較例ｂに比べ低いインピーダンスを有する。

第１キャパシタ部及び／または第２キャパシタ部の内部電極積層数や連結導体ラインのインダクタンスまたは抵抗を調節することにより、周波数−インピーダンス特性曲線上の平坦なフラット部の形状または最小インピーダンス、平均ＥＳＬを制御することができる。

図１１は２つの実施例による積層型チップキャパシタの周波数帯のインピーダンス特性を示すグラフである。図１１において曲線ａは上述の図９の実施例１のサンプルを示し、曲線ａ’は他の実施例（実施例２）を示す。実施例２も実施例１と同様に１０μＦ容量の４端子１６０８サイズの積層型チップキャパシタで、図１〜図４のキャパシタ及び回路基板装置に該当する。積層数または連結導体ラインのインダクタンス、抵抗の調節により下の表２に図示されたように実施例１及び実施例２は特性値に差異がある。

図１１及び表２に示したように、実施例２は実施例１より高い最小インピーダンスを有する。

図１２は本発明の他の実施形態による積層型チップキャパシタ１００'の側断面図である。図１２の実施形態では、第１キャパシタ部ＣＲ１が積層方向の両端ではなく、一端にのみある（即ち、図１の実施形態で一側第１キャパシタ部ＣＲ１ｂを省略した形態である）。特に、回路基板に実装時実装面に接する下部に第１キャパシタ部ＣＲ１があり、その上の上部に第２キャパシタ部ＣＲ２がある。この実施形態でも、第１キャパシタ部ＣＲ１と第２キャパシタ部ＣＲ２は、Ｃ１＜Ｃ２、Ｌ１＜Ｌ２、Ｒ１＞Ｒ２を満足し、図４、図７及び図８の回路基板装置が利用され、これにより図５〜図６の等価回路図が適用される。従って、所望の静電容量の具現と共に、比較的に広い周波数領域における一定のインピーダンス特性及び高周波帯域における低ＥＳＬ及び低インピーダンス特性を具現することができる。但し、図１の実施形態とは異なりキャパシタの上下対称性はない。

上述の図７の実施形態では２つの連結導体ライン２１、２２を全て使用しているが、上記２つのうち１つの連結導体ライン（２１または２０のうち１つ）のみが使用されることもできる（図１３参照）。この場合にも連結導体ラインにより抵抗及びインダクタンスが第２キャパシタ部ＣＲ１に直列的に負荷される。

図１３は図７の回路基板の変形例を示す概略的平面図である。上述の図４の実施形態と同様に、キャパシタ１００または１００’が図１３の回路基板２０’に実装されることができる。しかし、一極性の第１パッド３１と第３パッド３３のみが連結導体ライン２１により連結され、他の極性の第２パッドと第４パッド３２、３４は連結導体ラインにより連結されない（図７で連結導体ライン２２省略）。この場合、ビア４１、４２、４４のような外部回路が第１及び第２パッド４１、４２だけではなく第４パッド３４にも接続される。第３パッド３３は連結導体ライン２１に連結された第１パッド３１を通じ外部回路と連結される。回路基板２０’上に実装されたキャパシタの第１キャパシタ部ＣＲ１と第２キャパシタ部ＣＲ２は連結導体ライン２１を通じ並列に連結される。回路基板２０’上に実装されたキャパシタの第２キャパシタ部ＣＲ２は第１及び第２パッド３１、３２を通じ外部回路と連結される。

図１４は図１３の回路基板に実装された積層型チップキャパシタの等価回路図で、図５ｃに対応する回路図である。図１４に図示されたように、連結導体ライン２１の抵抗ＲｃとインダクタンスＬｃが第２キャパシタ部ＣＲ２：Ｃ２―Ｌ２―Ｒ２に直列に負荷され、その直列回路部２１、ＣＲ２は第１キャパシタ部ＣＲ１：Ｃ１―Ｌ１―Ｒ１と並列に連結される。図１４の等価回路はさらに簡単に表示すると図６のように示すことができる（但し、この場合、Ｌ２’＝Ｌ２＋Ｌｃ、Ｒ２’＝Ｒ２＋Ｒｃ）。従って、連結導体ライン２１による抵抗Ｒｃの負荷により、第２キャパシタ部ＣＲ２のＥＳＲが実質的に増加することと同じ効果を得るようになり、これにより平坦なフラット部を有する周波数―インピーダンス曲線を得ることができる。

上述の図１３の実施形態では一極性の第１パッド３１と第３パッド３３のみが連結導体ライン２１により連結されているが、他の実施形態として他の極性の第２パッド３２と第４パッド３４のみを連結導体ライン２２で連結し、第１パッド３１と第３パッド３３は連結導体ラインで連結しないこともできる（図７で連結導体ライン２１省略）。この場合、外部回路のビアが第１、２及び３パッド３１、３２、３３に接続され、第４パッド３４は連結導体ライン２２に連結された第２パッド３２を通じ外部回路と連結される。実装されたキャパシタの等価回路図とインピーダンス特性は上述の図１３及び１４の実施例と同一である。

図１５は本発明のさらに他の実施形態による積層型チップキャパシタの外形を示す斜視図であり、図１６は図１５のキャパシタをｘ軸に平行なラインに従って切った断面図であり、図１７は図１５のキャパシタの内部電極構造を示した平面図である。

図１５〜図１７を参照すると、積層型チップキャパシタ２００はキャパシタ本体２１０の側面に総１０個の外部電極２３１〜２３８、２４１、２４２を具備する（１０端子キャパシタ）。具体的には、キャパシタ本体２１０の対向する第１及び第２側面に第１外部電極２３１、２３３、２３５、２３７と第２外部電極２３２、２３４、２３６、２３８が各側面において相互交代で配置される。第１外部電極２３１、２３３、２３５、２３７は相互同じな一極性を表し、第２外部電極２３２、２３４、２３６、２３８は相互同じ他の極性を表す。また他の相互対向する第３及び第４側面に第３外部電極２４１及び第４外部電極２４２が配置される。第３外部電極２４１は第１外部電極２３１、２３３、２３５、２３７と同じ極性を有し、第４外部電極２４２は第２外部電極２３２、２３４、２３６、２３８と同じ極性を有することができる。

図１６及び１７を参照すると、キャパシタ本体２１０は積層方向（ｚ軸方向）に従って配列された第１キャパシタ部ＣＲ１ａ、ＣＲ１ｂ：ＣＲ１と第２キャパシタ部ＣＲ２を含む。第１キャパシタ部ＣＲ１は誘電体層２１１を介して相互交代で配置された第１内部電極２２１、２２３、２２５と第２内部電極２２２、２２４、２２６を含む。第２キャパシタ部ＣＲ２は誘電体層２１１を介して相互交代で配置された第３及び第４内部電極２２７、２２８を含む。図１７に示されたように、第１キャパシタ部ＣＲ１は、６つの内部電極２２１〜２２６が積層方向に従って順番に配置されることにより（一点鎖線の矢印参照）、１つのブロックを成す。このブロックが積層方向に従って反復積層されることもできる。

第１キャパシタ部ＣＲ１において、各内部電極２１１〜２２６は２つのリード（２２１ａ、２２１ｂ）、（２２２ａ、２２２ｂ）、（２２３ａ、２２３ｂ）、（２２４ａ、２２４ｂ）、（２２５ａ、２２５ｂ）、（２２６ａ、２２６ｂ）を有する。第１内部電極２２１は２つのリード２２１ａ、２２１ｂを通じ第１外部電極２３１、２３７と連結され、第２内部電極２２２は２つのリード２２２ａ、２２２ｂを通じ第２外部電極２３２、２３６と連結され、第１内部電極２２３は２つのリード２２３ａ、２２３ｂを通じ第１外部電極２３３、２３５と連結され、第２内部電極２２４は２つのリード２２４ａ、２２４ｂを通じ第２外部電極２３４、２３６と連結され、第１内部電極２２５は２つのリード２２５ａ、２２５ｂを通じ第１外部電極２３３、２３７と連結され、第２内部電極２２６は２つのリード２２６ａ、２２６ｂを通じ第２外部電極２３２、２３８と連結される。

第２キャパシタ部ＣＲ２において、各内部電極２２７、２２８は１つのリード２２７ａ、２２８ａを有する。第３内部電極２２７はリード２２７ａを通じ第３外部電極２４１に連結され、第４内部電極２２８はリード２２８ａを通じ第４外部電極２４２に連結される。

第１キャパシタ部ＣＲ１において同じ極性の内部電極が外部電極を通じ全て相互連結されているが、第１キャパシタ部ＣＲ１と第２キャパシタ部ＣＲ２は積層型チップキャパシタ２００内で相互電気的に分離されている。即ち、回路基板上に実装する前には第１キャパシタ部ＣＲ１と第２キャパシタ部ＣＲ２は相互電気的に連結されていない。

上述の第１キャパシタ部ＣＲ１の内部電極構造により、第１キャパシタ部ＣＲ１において同じ極性の内部電極は外部電極を通じ全て電気的に連結される。即ち、第１極性（例えば、＋極性）の第１内部電極２２１はリード２２１ｂと第１外部電極２３７を通じ第１内部電極２２５と連結され、第１内部電極２２５はリード２２５ａと第１外部電極２３３を通じ第１内部電極２２３と連結される。これにより全ての第１極性の第１内部電極２２１、２２３、２２５はキャパシタ内で相互電気的に連結される。また、第２極性（例えば、−極性）の第１電極２２２はリード２２２ａと外部電極２３２を通じ第２内部電極２２６と電気的に連結され、リード２２２ｂと外部電極２３６を通じ第２内部電極２２４と電気的に連結される。これにより全ての第２極性の第２内部電極２２２、２２４、２２６はキャパシタ内で相互電気的に連結される。同じ極性の内部電極が（外部基板の電極パッドや外部コネクト手段なしでも）キャパシタ内で電気的に連結されているということは、キャパシタ製造後、静電容量の検査を容易にする利点を提供する。

図１７に示されたように、第１キャパシタ部ＣＲ１において、積層方向（ｚ方向）に相互隣接した異種極性の内部電極のリード（例えば、リード２２１ａ、２２１ｂとリード２２２ａ、２２２ｂ）は常に相互隣接するように配置される。これにより第１キャパシタ部ＣＲ１のＥＳＬが最小化されるという利点を得ることができる。

本実施形態でも、上述の実施形態のように、第１キャパシタ部ＣＲ１の静電容量（Ｃ１）、ＥＳＬ（Ｌ１）及びＥＳＲ（Ｒ１）は第２キャパシタ部ＣＲ２の静電容量（Ｃ２）、ＥＳＬ（Ｌ２）及びＥＳＲ（Ｒ２）に対して、Ｃ１＜Ｃ２、Ｌ１＜Ｌ２、Ｒ１＞Ｒ２が成立する（第２キャパシタ部ＣＲ２の内部電極積層数が第１キャパシタ部ＣＲ１の内部電極の積層数より多い）。Ｌ１＜Ｌ２になるようにするために、第１及び第２外部電極２３１〜２３８が形成された２つの対向側面間の距離（図１５でｙ軸方向の距離）が、第３及び第４外部電極２４１、２４２が形成された他の２つの対向側面間の距離（ｘ軸方向の距離）よりさらに短いことが好ましい。

図１６に示されたように第１キャパシタ部ＣＲ１ａ、ＣＲ１ｂが積層方向の上部及び下部の両端に位置し、第２キャパシタ部ＣＲ２がその間に挟まれて上下対称性を確保しているが、本発明がこれに限定されるものではない。図１６で一端にのみ第１キャパシタ部ＣＲ１ａを形成し、他の端の第１キャパシタ部ＣＲ１ｂはこれを省略することもできる（図１２参照）。但し、第１キャパシタ部ＣＲ１ｂを省略する場合、相対的に小さいＥＳＬを有する第１キャパシタ部ＣＲ１ａが回路基板の実装面に隣接するように配置する。

図１８は図１５のキャパシタ２００を回路基板５０に実装した回路基板装置を示した斜視図である。図１８を参照すると、回路基板５０の実装面には複数の第１パッド５３１、５３３、５３５、５３７及び第２パッド５３２、５３４、５３６、５３８、そして第３パッド５４１と第４パッド５４２が形成されている。

キャパシタ２００は第２キャパシタ部ＣＲ２のＥＳＬよりさらに低いＥＳＬを有する第１キャパシタ部ＣＲ１が回路基板５０の実装面に隣接して位置するように上記実装面上に配置される。回路基板５０の第１パッド５３１、５３３、５３５、５３７はキャパシタの第１外部電極２３１、２３３、２３５、２３７に接続され、第２パッド５３２、５３４、５３６、５３８は第２外部電極２３２、２３４、２３６、２３８に接続され、第３パッド５４１は第３外部電極２４１に接続され、第４パッド５４２は第４外部電極２４２に接続される。 第１パッド５３１と第３パッド５４１は第１連結導体ライン５１により連結され、第２パッド５３２と第４パッド５４２は第２連結導体ライン５２により連結される。これにより第１キャパシタ部ＣＲ１と第２キャパシタ部ＣＲ２は相互並列に連結される。

第１及び第２パッド５３１〜５３８は回路基板５０の外部回路と直接連結されるが、第３及び第４パッド５４１、５４２は外部回路と直接連結されず、連結導体ライン５１、５２と第１及び第２パッド５３１〜５３８を通じ外部回路と連結される（図２１参照）。結局、第２キャパシタ部ＣＲ２は第１及び第２パッド５３１、５３４と通じて外部回路と連結される。上記連結導体ライン５１、５２はパッド間の連結を通じ第１及び第２キャパシタ部ＣＲ１、ＣＲ２を相互並列に連結させる役割をするだけではなく、第２キャパシタ部ＣＲ２に抵抗を直列に負荷させることにより結果的に第２キャパシタ部のＥＳＲを調節することと実質的に同じ役割をする。

図１９ａ〜１９ｃは回路基板５０上にキャパシタ２００が実装された図１８の回路基板装置５０において、第１キャパシタ部（図１９ａ）、第２キャパシタ部（図１９ｂ）及び回路基板の実装面に実装された積層型チップキャパシタ（図１９ｃ）の等価回路図である。図１９ａ及び図１９ｂに図示されたように、キャパシタ２００内の第１キャパシタ部ＣＲ１の等価回路は静電容量Ｃ１、インダクタンスＬ１及び抵抗Ｒ１の直列回路で表示され、第２キャパシタ部ＣＲ２の等価回路も同様の方式で静電容量Ｃ２、インダクタンスＬ２及び抵抗Ｒ２の直列回路で示される（Ｃ１＜Ｃ２、Ｌ１＜Ｌ２、Ｒ１＞Ｒ２）。

連結導体ライン５１、５２を通じ第１及び第２キャパシタ部ＣＲ１、ＣＲ２が相互並列に連結され、外部回路端子は第１キャパシタＣＲ１に接続されるため、図１９ｃに示されたように、第１及び第２連結導体ライン５１、５２の抵抗ＲｃとインダクタンスＬｃが第２キャパシタ部ＣＲ２の抵抗Ｒ２及びインダクタンスＬ２に直接直列に負荷され、その直列回路部５１、ＣＲ２、５２は第１キャパシタ部ＣＲ１の等価回路部Ｃ１―Ｌ１―Ｒ１と並列に連結される。図１９ｃには第１連結導体ライン５１と第２連結導体ライン５２が相互同じ抵抗ＲｃとインダクタンスＬｃを有することと図示されているが、各連結導体ライン５１、５２の抵抗やインダクタンスが異なることもできる。

図１９ｃの等価回路は、これをさらに簡単に表示すると図２０のように表すことができ、図２０においてＬ２'及びＲ２’は上記式（１）（Ｌ２’＝Ｌ２＋２Ｌｃ、Ｒ２’＝Ｒ２＋２Ｒｃ）を満たす。従って、連結導体ライン５１、５２による抵抗２Ｒｃの負荷によって、第２キャパシタ部ＣＲ２のＥＳＲが実質的に増加することと同じ効果を得るようになる。結局、上述の実施形態のように、本実施形態でも広い周波数帯域で一定のインピーダンス特性の具現が可能である上、全体キャパシタの高周波帯域におけるＥＳＬは低い値を維持するようになる。

図２１は図１８に図示された回路基板の概略的平面図で、図２２は図１８の回路基板装置の側断面図である。図２１及び２２を参照すると、基板５０上に実装パッド５３１〜５３８、５４１、５４２が配置され、実装パッドを連結する第１及び第２連結導体ライン５１、５２が形成されている。外部回路（例えば、デカップリングキャパシタに電源電圧を印加するための回路）の一部として回路基板５０内にはビア４０５ａ、４０５ｂ、４０６ａ、４０６ｂ、４０７ａ、４０７ｂ、４０８ａ、４０８ｂが形成されているが、このビアは第１キャパシタ部に連結される第１及び第２パッド５３１〜５３８にのみ接続される。第１及び第２パッド５３１〜５３８の夫々には２つ以上のビアが接続されこのビアを通じ電流ループＣＬ２が形成される。

（実施例３及び４）
図２３は一実施例による積層型チップキャパシタの周波数帯インピーダンス（ｆ―ｚ）特性を示すグラフである。図２３のグラフは、図１５〜図１８の実施形態によるキャパシタ及び回路基板装置を有するサンプルに対する周波数―インピーダンス測定の実験結果を示している。

特に、図２３の実施例（実施例３）のサンプルは、２．２μＦ容量の１０端子１６０８サイズの積層型チップキャパシタに該当する。第１キャパシタ部の容量は０．４μＦで、第２キャパシタ部の容量は１．８μＦであった。また、第１キャパシタ部のＥＳＬとＥＳＲは夫々１１０ｐＨと４３ｍΩで、連結導体ラインが直列に負荷された第２キャパシタ部の実質的ＥＳＬ及びＥＳＲ（図１８のＬ２’、Ｒ２’）は夫々７００ｐＨと４６ｍΩであった。

実施例３のサンプルに対する周波数―インピーダンス測定の実験結果、図２３に図示されたように、共振周波数周りの周波数領域（Ｃ領域）で平坦なインピーダンス曲線（ｃ）を示す（平坦なフラット部で約３５ｍΩの一定のインピーダンスを示す）。これは比較的に広い周波数帯域でインピーダンスが急激な変化なく一定の値を有するということを意味する。実施例３のインピーダンス特性は比較例のサンプルに対する周波数―インピーダンス曲線（図２４参照）と比較することによりさらに明確に分かる。

図２４は図２３の実施例３と比較例による積層型チップキャパシタの周波数帯のインピーダンス特性を比較して示すグラフである。図２４に図示された比較例の周波数帯インピーダンス特性の曲線（ｄ）は、従来の２．２μＦ容量の８端子１６０８サイズのキャパシタサンプルについて測定した結果である。この比較例サンプルは、２つのキャパシタ部に分かれず、夫々４つのリードを有する異種極性内部電極が交代で反復して積層された構造を有する。比較例と実施例３サンプルの特性値（平均ＥＳＬと最小インピーダンス）を示すと以下の表３のような結果が得られた。

図２４に示されたように、比較例サンプルｄは共振周波数領域の周り（Ｄ領域）で非常に急激なインピーダンス変化を有することにより周波数―インピーダンス曲線において尖った極小点が形成される反面、実施例３のサンプルｃは平坦なフラット部を有し、これにより比較例に比べてインピーダンス変化が著しく安定的である。

図２５は２つの実施例（実施例３及び４）による積層型チップキャパシタの周波数帯のインピーダンス特性を示すグラフである。図２５で曲線ｃは上述の図２３の実施例３のサンプルを示し、曲線ｃ’は他の実施例（実施例４）を示す。実施例４も実施例３と同様に２．２μＦ容量の１０端子１６０８サイズの積層型チップキャパシタで図１５〜図１８のキャパシタ及び回路基板装置に該当する。積層数または連結導体ラインのインダクタンス、抵抗の調節により以下の表４に示すように実施例３及び実施例４は特性値に差異がある。

図２５及び表４に示したように、実施例４は実施例３より高い最小インピーダンスを有する。

図２６は本発明のさらに他の実施形態による積層型チップキャパシタの外形を示す斜視図で、図２７は図２６のキャパシタをｙ軸に平行なラインに従って切った断面図であり、図２８は図２６のキャパシタの内部電極構造を示した平面図である。本実施形態では２つのキャパシタ部に連結される外部電極が全て相互対向する第１及び第２側面に配置される。

図２６を参照すると、積層型チップキャパシタ３００は総８つの外部電極３３１ａ、３３１ｂ、３３２ａ、３３２ｂ、３３３ａ、３３３ｂ、３３４ａ、３３４ｂを具備する。キャパシタ本体３１０の対向する第１及び第２側面に、一極性の第１外部電極３３１ａ、３３１ｂと他の極性の第２外部電極３３２ａ、３３２ｂが配置されている。また第１及び第２側面に、一極性の第３外部電極３３３ａ、３３３ｂと他の極性の第４外部電極３３４ａ、３３４ｂが配置されている。第１及び第３外部電極３３１ａ、３３１ｂ、３３３ａ、３３３ｂは相互同じ極性で、第２及び第４外部電極３３２ａ、３３２ｂ、３３４ａ、３３４ｂは相互同じ極性である。

図２７及び２８を参照すると、本体３１０は積層方向（ｚ軸方向）に従って配列された第１キャパシタ部ＣＲ１ａ、ＣＲ１ｂ： ＣＲ１と第２キャパシタ部ＣＲ２を含む。第１キャパシタ部ＣＲ１は誘電体層３１１を介して相互交代で配置された第１及び第２内部電極３２１、３２２を含む。第２キャパシタ部ＣＲ２は誘電体層３１１を介して相互交代で配置された第３及び第４内部電極３２３、３２４を含む。

第１キャパシタ部ＣＲ１において、第１内部電極３２１は２つのリード３２１ａ、３２１ｂを通じ第１外部電極３３１ａ、３３１ｂと連結され、第２内部電極３２２は２つのリード３２２ａ、３２２ｂを通じ第２外部電極３３２ａ、３３２ｂと連結される。図２８に図示されたように、第１キャパシタ部ＣＲ１において、積層方向（ｚ方向）に相互隣接した異種極性の内部電極のリード（即ち、リード３２１ａ、３２１ｂとリード３２２ａ、３２２ｂ）は常に相互隣接するように配置される。これにより第１キャパシタ部のＥＳＬが低減されるという利点を得ることができる。第２キャパシタ部ＣＲ２においては、第３内部電極３２３は２つのリード３２３ａ、３２３ｂを通じ第３外部電極３３３ａ、３３３ｂに連結され、第４内部電極３２４は２つのリード３２４ａ、３２４ｂを通じ第４外部電極３３４ａ、３３４ｂに連結される。上述の内部電極と外部電極の連結構造により、第１キャパシタ部ＣＲ１と第２キャパシタ部ＣＲ２は積層型チップキャパシタ３００内で相互電気的に分離されている。

本実施形態でも、第１キャパシタ部ＣＲ１の静電容量（Ｃ１）、ＥＳＬ（Ｌ１）及びＥＳＲ（Ｒ１）は第２キャパシタ部ＣＲ２の静電容量（Ｃ２）、ＥＳＬ（Ｌ２）及びＥＳＲ（Ｒ２）に対して、Ｃ１＜Ｃ２、Ｌ１＜Ｌ２、Ｒ１＞Ｒ２が成立する。第１キャパシタ部ＣＲ１ａ、ＣＲ１ｂが積層方向の上部及び下部の両端に位置し、第２キャパシタ部ＣＲ２がその間に挟まれて上下対称性を確保しているが（図２７参照）、本発明はこれに限定されるものではない。図２７で一端にのみ第１キャパシタ部ＣＲ１ａを形成し、他の端の第１キャパシタ部ＣＲ１ｂはこれを省略することも可能である。この場合、相対的に小さいＥＳＬを有する第１キャパシタ部ＣＲ１ａが回路基板の実装面に隣接するように配置する。

図２９は図２６のキャパシタ３００を回路基板８０に実装した回路基板装置を示した斜視図である。図２９を参照すると、回路基板８０の実装面には第１パッド８３１ａ、８３１ｂ、第２パッド８３２ａ、８３２ｂ、第３パッド８３３ａ、８３３ｂ及び第４パッド８３４ａ、８３４ｂが形成されている。

キャパシタ３００は相対的にさらに低いＥＳＬを有する第１キャパシタ部ＣＲ１が回路基板８０の実装面に隣接して位置するように上記実装面上に配置される。回路基板８０の第１パッド８３１ａ、８３１ｂはキャパシタの第１外部電極３３１ａ、３３１ｂに接続され、第２パッド８３２ａ、８３２ｂは第２外部電極３３２ａ、３３２ｂに接続され、第３パッド８３３ａ、８３３ｂは第３外部電極３３３ａ、３３３ｂに接続され、第４パッド３３４ａ、３３４ｂは第４外部電極３３４ａ、３３４ｂに接続される。従って、第１パッドと第３パッドは相互同じ極性で、第２パッドと第４パッドは相互同じ極性を有する。

一極性の第１パッド８３１ａ、８３１ｂと第３パッド８３３ａ、８３３ｂは第１連結導体ライン８１により相互連結され、他の極性の第２パッド８３２ａ、８３２ｂと第４パッド８３４ａ、８３４ｂは第２連結導体ライン８２により相互連結される。これにより第１キャパシタ部ＣＲ１と第２キャパシタ部ＣＲ２は相互並列に連結される。しかし、必要に応じて２つの第１連結導体ライン８１のうち１つを省略することができ、２つの第２連結導体ライン８２のうち１つを省略することもできる。また、２つの極性の連結導体ライン８１、８２のうち一方の極性の連結導体ラインを省略することにより、一極性の連結導体ライン（例えば、８１）のみが存在することもできる（この場合、連結導体ラインに連結されないパッドは外部回路（例えば、ビア）に直接接続されることができる）。

第１及び第２パッド８３１ａ、８３１ｂ、８３２ａ、８３２ｂは回路基板８０の外部回路と直接連結されるが、第３及び第４パッド８３３ａ、８３３ｂ、８３４ａ、８３４ｂは外部回路と直接連結されず、連結導体ライン８１、８２と第１及び第２パッド８３１ａ〜８３２ｂを通じ外部回路（例えば、ビア）と連結される（図３０参照）。結局、第２キャパシタ部ＣＲ２は第１及び第２パッド８３１ａ、８３１ｂ、８３２ａ、８３２ｂを通じ外部回路と連結される。上記連結導体ライン８１、８２は第１及び第２キャパシタ部ＣＲ１、ＣＲ２を相互並列に連結させる役割をするだけではなく、第２キャパシタ部ＣＲ２に抵抗を直列に負荷させることにより結果的に第２キャパシタ部のＥＳＲを調節することと実質的に同じ役割をする。

図３０は図２９に図示された回路基板の概略的平面図である。図３０を参照すると、基板８０上に実装パッド８３１ａ〜８３４ｂが配置され、実装パッドを連結する第１及び第２連結導体ライン８１、８２が形成されている。外部回路の一部として回路基板８０内にはビア７０１ａ、７０１ｂ、７０２ａ、７０２ｂが形成されているが、このビアは第１キャパシタ部に連結される第１及び第２パッド８３１ａ、８３１ｂ、８３２ａ、８３２ｂにのみ接続される。第１及び第２パッド８３１ａ、８３１ｂ、８３２ａ、８３２ｂの夫々には２つ以上のビアが接続される。

図３１ａ〜３１ｃは回路基板８０上にキャパシタ３００が実装された図２９の回路基板装置８０において、第１キャパシタ部（図３１ａ）、第２キャパシタ部（図３１ｂ）及び回路基板の実装面に実装された積層型チップキャパシタ（図３１ｃ）の等価回路図である。図３１ａ及び図３１ｂに示されたように、キャパシタ３００内の第１キャパシタ部ＣＲ１の等価回路は静電容量Ｃ１、インダクタンスＬ１及び抵抗Ｒ１の直列回路で表示され、第２キャパシタ部ＣＲ２の等価回路も同様の方式で静電容量Ｃ２、インダクタンスＬ２及び抵抗Ｒ２の直列回路で表示される（Ｃ１＜Ｃ２、Ｌ１＜Ｌ２、Ｒ１＞Ｒ２）。

図３１ｃに示されたように、第１及び第２連結導体ライン８１、８２の抵抗ＲｃとインダクタンスＬｃが第２キャパシタ部ＣＲ２の抵抗Ｒ２及びインダクタンスＬ２に直接直列に負荷され、その直列回路部８１、ＣＲ２、８２は第１キャパシタ部ＣＲ１の等価回路部Ｃ１―Ｌ１―Ｒ１と並列に連結される。図３１ｃに示されたこととは異なり、各連結導体ライン８１、８２の抵抗やインダクタンスを異なるようにすることもできる。図３１ｃの等価回路は、これをさらに簡単に表示すると図３２のように表すことができる（Ｌ２’＝Ｌ２＋２Ｌｃ、Ｒ２’＝Ｒ２＋２Ｒｃ）。従って、連結導体ライン８１、８２による抵抗２Ｒｃの負荷によって、第２キャパシタ部ＣＲ２のＥＳＲが実質的に増加することと同じ効果を得るようになる。結局、本実施形態でも広い周波数帯域で一定のインピーダンス特性の具現が可能である上、全体キャパシタの高周波帯域におけるＥＳＬは低い値を維持するようになる。

本発明は上述の実施形態及び添付の図面により限定されるものでなく、上記の請求範囲により限定し、請求範囲に記載の本発明の技術的思想から外れない範囲内で多様な形態の置換、変形及び変更が可能であるということは当技術分野において通常の知識を有する者には自明である。例えば、本発明の積層型キャパシタに採用されることができる内部電極の形状や外部電極の数は上述の実施形態と異なることができる。

本発明の一実施形態による積層型チップキャパシタの外形を示す斜視図である。 図１のキャパシタをｘ軸に平行なラインに従って切った側断面図である。 図１のキャパシタの内部電極の構造を示した平面図である。 図１のキャパシタを回路基板に実装した回路基板装置を示した斜視図である。 図４の回路基板装置において、第１キャパシタ部の等価回路図である。 図４の回路基板装置において、第２キャパシタ部の等価回路図である。 図４の回路基板装置において、回路基板に実装された積層型チップキャパシタの等価回路図である。 図５ｃをさらに簡単に表した等価回路図である。 図４に図示された回路基板の概略的平面図である。 図４の回路基板装置の側断面図である。 一実施例による積層型チップキャパシタの周波数帯のインピーダンス特性を示すグラフである。 図９の実施例と比較例による積層型チップキャパシタの周波数帯のインピーダン特性を比較して示したグラフである。 ２つの実施例による積層型チップキャパシタの周波数帯のインピーダンス特性を示すグラフである。 本発明の他の実施形態による積層型チップキャパシタの側断面図である。 図７の回路基板の変形例を示す概略的平面図である。 図１３の回路基板に実装された積層型チップキャパシタの等価回路図で、図５ｃに対応する回路図である。 本発明のさらに他の実施形態による積層型チップキャパシタの外形を示す斜視図である。 図１５のキャパシタをｘ軸に平行なラインに従って切った断面図である。 図１５のキャパシタの内部電極の構造を示す平面図である。 図１５のキャパシタを回路基板に実装した回路基板装置を示す斜視図である。 図１８の回路基板装置において、第１キャパシタ部の等価回路図である。 図１８の回路基板装置において、第２キャパシタ部の等価回路図である。 図１８の回路基板装置において、回路基板に実装された積層型チップキャパシタの等価回路図である。 図１９ｃをさらに簡単に表した等価回路図である。 図１８に図示された回路基板の概略的平面図である。 図１８の回路基板装置の側断面図である。 一実施例による積層型チップキャパシタの周波数帯のインピーダンス特性を示すグラフである。 図２３の実施例と比較例による積層型チップキャパシタの周波数帯のインピーダンス特性を比較して示したグラフである。 ２つの実施例による積層型チップキャパシタの周波数帯のインピーダンス特性を示すグラフである。 本発明のさらに他の実施形態による積層型チップキャパシタの外形を示す斜視図である。 図２６のキャパシタをｘ軸に平行なラインに従って切った断面図である。 図２６のキャパシタの内部電極の構造を示す平面図である。 図２６のキャパシタを回路基板に実装した回路基板装置を示した斜視図である。 図２９に図示された回路基板の概略的平面図である。 図２９の回路基板装置において、第１キャパシタ部の等価回路図である。 図２９の回路基板装置において、第２キャパシタ部の等価回路図である。 図２９の回路基板装置において、回路基板に実装された積層型チップキャパシタの等価回路図である。 図３１ｃをさらに簡単に表した等価回路図である。

符号の説明

１００ 積層型チップキャパシタ
１１０ キャパシタ本体
１１１ 誘電体層
１２１ 第１内部電極
１２２ 第２内部電極
１２３ 第３内部電極
１２４ 第４内部電極
１２１ａ、１２２ リード
１３１〜１３４ 外部電極
２０ 回路基板
３１〜３４ 実装パッド
２１ 第１連結導体ライン
２２ 第２連結導体ライン

Claims (41)

1. 複数の誘電体層が積層された積層構造を有するキャパシタ本体と、前記キャパシタ本体の側面上に形成された複数の外部電極とを具備した積層型チップキャパシタであって、
   前記キャパシタ本体は積層方向に従って配列された第１キャパシタ部と、第２キャパシタ部とを含み、
   前記第１キャパシタ部は、前記キャパシタ本体の内部で前記誘電体層を介して相互に対向するように交互に配置される少なくとも１対の互いに異なる極性の第１内部電極及び第２内部電極を含み、
   前記第２キャパシタ部は、前記キャパシタ本体の内部で前記誘電体層を介して相互に対向するように交互に配置される複数の互いに異なる極性の第３内部電極及び第４内部電極を含み、
   前記複数の外部電極は、前記第１内部電極と連結される１つ以上の第１外部電極と、前記第２内部電極と連結される１つ以上の第２外部電極と、前記第３内部電極と連結される１つ以上の第３外部電極と、前記第４内部電極と連結される１つ以上の第４外部電極を含み、
   前記第１キャパシタ部の等価直列インダクタンスは前記第２キャパシタ部の等価直列インダクタンスより小さく、前記第１キャパシタ部の等価直列抵抗は前記第２キャパシタ部の等価直列抵抗より大きく、
   前記第１キャパシタ部と前記第２キャパシタ部は、当該積層型チップキャパシタ内で電気的に相互に分離され、
   前記第１外部電極及び前記第２外部電極は前記キャパシタ本体の相互に対向する第１側面及び第２側面に配置され、前記第１内部電極及び前記第２内部電極はリードを通じて前記第１外部電極及び前記第２外部電極に夫々連結され、前記第３外部電極及び前記第４外部電極は前記キャパシタ本体の相互に対向する異なる第３側面および第４側面に配置され、
   前記第１側面と前記第２側面との間の距離は、前記第３側面と前記第４側面との間の距離より短いことを特徴とする積層型チップキャパシタ。
2. 前記第１キャパシタ部は、前記積層方向における少なくとも一端に位置したことを特徴とする請求項１に記載の積層型チップキャパシタ。
3. 前記積層方向において両端に２つの前記第１キャパシタ部が配置されており、前記第２キャパシタ部が前記第１キャパシタ部の間に配置されたことを特徴とする請求項２に記載の積層型チップキャパシタ。
4. 前記両端の第１キャパシタは相互に対称に配置され、当該積層型チップキャパシタは上下対称性を有することを特徴とする請求項３に記載の積層型チップキャパシタ。
5. 前記第２キャパシタ部内の前記第３内部電極及び前記第４内部電極の総積層数は、前記第１キャパシタ部内の前記第１内部電極及び前記第２内部電極の総積層数より多いことを特徴とする請求項１に記載の積層型チップキャパシタ。
6. 前記第１〜第４外部電極を夫々１つずつ有する４端子キャパシタであることを特徴とする請求項１に記載の積層型チップキャパシタ。
7. 複数の誘電体層が積層された積層構造を有するキャパシタ本体と、前記キャパシタ本体の側面上に形成された複数の外部電極とを具備した積層型チップキャパシタであって、
   前記キャパシタ本体は積層方向に従って配列された第１キャパシタ部と、第２キャパシタ部とを含み、
   前記第１キャパシタ部は、前記キャパシタ本体の内部で前記誘電体層を介して相互に対向するように交互に配置される少なくとも１対の互いに異なる極性の第１内部電極及び第２内部電極を含み、
   前記第２キャパシタ部は、前記キャパシタ本体の内部で前記誘電体層を介して相互に対向するように交互に配置される複数の互いに異なる極性の第３内部電極及び第４内部電極を含み、
   前記複数の外部電極は、前記第１内部電極と連結される１つ以上の第１外部電極と、前記第２内部電極と連結される１つ以上の第２外部電極と、前記第３内部電極と連結される１つ以上の第３外部電極と、前記第４内部電極と連結される１つ以上の第４外部電極を含み、
   前記第１キャパシタ部の等価直列インダクタンスは前記第２キャパシタ部の等価直列インダクタンスより小さく、前記第１キャパシタ部の等価直列抵抗は前記第２キャパシタ部の等価直列抵抗より大きく、
   前記第１キャパシタ部と前記第２キャパシタ部は、当該積層型チップキャパシタ内で電気的に相互に分離され、
   前記キャパシタ本体の相互に対向する第１側面及び第２側面に複数の前記第１外部電極及び前記第２外部電極が交互に配置され、前記第１内部電極及び第２内部電極はリードを通じて前記第１外部電極及び前記第２外部電極に夫々連結され、前記第３外部電極及び第４外部電極は前記キャパシタ本体の相互に対向する異なる第３側面および第４側面に配置され、
   前記第１側面と前記第２側面との間の距離は、前記第３側面と前記第４側面との間の距離より短いことを特徴とする積層型チップキャパシタ。
8. 前記第１キャパシタ部において、前記第１内部電極及び前記第２内部電極の夫々は２つのリードを通じ前記第１外部電極及び前記第２外部電極に夫々連結され、
   前記第２キャパシタ部において、前記第３内部電極及び前記第４内部電極の夫々は１つのリードを通じ前記第３外部電極及び前記第４外部電極に夫々連結されたことを特徴とする請求項７に記載の積層型チップキャパシタ。
9. ４つの第１外部電極、４つの第２外部電極、１つの第３外部電極及び１つの第４外部電極を有する１０端子キャパシタであることを特徴とする請求項８に記載の積層型チップキャパシタ。
10. 前記第１キャパシタ部内の同じ極性を有する内部電極は前記第１外部電極及び前記第２外部電極のうち同じ極性を有する外部電極により全て電気的に連結されたことを特徴とする請求項７に記載の積層型チップキャパシタ。
11. 前記第１キャパシタ部内において、積層方向に隣接した異なる極性の内部電極のリードは積層方向からみて常に相互隣接するように配置されたことを特徴とする請求項７に記載の積層型チップキャパシタ。
12. 請求項１に記載の積層型チップキャパシタと、
    前記積層型チップキャパシタが実装された実装面と、
    前記積層型チップキャパシタに電気的に連結される外部回路を有する回路基板と、
    を含み、
    前記回路基板の実装面には、前記積層型チップキャパシタの外部電極に接続される複数の実装パッドが形成されており、前記積層型チップキャパシタは、前記第２キャパシタ部より前記第１キャパシタ部が前記実装面により隣接して位置するように配置され、
    前記複数の実装パッドは、前記第１外部電極に接続される第１パッド、前記第２外部電極に接続される第２パッド、前記第３外部電極に接続される第３パッド及び前記第４外部電極に接続される第４パッドを含み、
    前記第１パッドと前記第３パッドを連結するか、前記第２パッドと前記第４パッドを連結する連結導体ラインが少なくとも１つ形成されており、
    前記第１パッド及び前記第２パッドは前記外部回路と直接連結され、前記連結導体ラインに連結された前記第３パッドまたは前記第４パッドは前記連結導体ラインに連結された前記第１パッドまたは前記第２パッドを通じて外部回路と連結され、
    前記第１キャパシタ部と前記第２キャパシタ部は前記積層型チップキャパシタ内で電気的に相互に分離されたことを特徴とする回路基板装置。
13. 前記少なくとも１つの連結導体ラインは、前記第１パッドと前記第３パッドを連結する第１連結導体ラインと、前記第２パッドと前記第４パッドを連結する第２連結導体ラインと、を含むことを特徴とする請求項１２に記載の回路基板装置。
14. 前記第１パッド及び前記第２パッドは前記外部回路と直接連結され、前記第３パッド及び前記第４パッドは前記第１パッド及び前記第２パッドを通じて前記外部回路と連結されたことを特徴とする請求項１３に記載の回路基板装置。
15. 前記第１キャパシタ部は、同じ極性のパッドを連結する前記連結導体ラインにより前記第２キャパシタ部と連結されたことを特徴とする請求項１２に記載の回路基板装置。
16. 前記連結導体ラインは前記第２キャパシタ部と直列に連結され、前記連結導体ラインの長さまたは幅の調節を通じ前記第２キャパシタ部の等価直列抵抗が調節可能であることを特徴とする請求項１２に記載の回路基板装置。
17. 前記第２キャパシタ部は、前記第１パッド及び前記第２パッドを通じて前記外部回路と連結されたことを特徴とする請求項１２に記載の回路基板装置。
18. 前記回路基板に実装された前記積層型チップキャパシタは、周波数−インピーダンス曲線において平坦なフラット部を有するインピーダンス特性を表すことを特徴とする請求項１２に記載の回路基板装置。
19. 前記回路基板内部には、前記外部回路の一部として前記第１パッド及び前記第２パッドに接続されたビアが形成されたことを特徴とする請求項１２に記載の回路基板装置。
20. 前記第１パッドに接続されるビアは前記第２パッドに隣接するように配置され、前記第２パッドに接続されるビアは前記第１パッドに隣接するように配置されたことを特徴とする請求項１９に記載の回路基板装置。
21. 前記第１パッド及び前記第２パッドの夫々には、２つ以上のビアが接続されたことを特徴とする請求項１９に記載の回路基板装置。
22. 前記第１キャパシタ部は、前記積層方向において少なくとも一端に位置したことを特徴とする請求項１２に記載の回路基板装置。
23. 前記積層方向において前記キャパシタ本体内の両端に２つの前記第１キャパシタ部が配置されており、前記第２キャパシタ部が前記第１キャパシタ部の間に配置されたことを特徴とする請求項２２に記載の回路基板装置。
24. 前記両端の第１キャパシタは相互に対称に配置され、前記積層型チップキャパシタは上下対称性を有することを特徴とする請求項２３に記載の回路基板装置。
25. 前記第２キャパシタ部内の前記第３内部電極及び前記第４内部電極の総積層数は、前記第１キャパシタ部内の前記第１内部電極及び前記第２内部電極の総積層数より多いことを特徴とする請求項１２に記載の回路基板装置。
26. 前記第１外部電極及び前記第２外部電極は前記キャパシタ本体の相互に対向する第１側面及び第２側面に配置され、前記第１内部電極及び前記第２内部電極はリードを通じて前記第１外部電極及び前記第２外部電極に夫々連結され、前記第３外部電極及び前記第４外部電極は前記キャパシタ本体の相互に対向する異なる第３側面及び第４側面に配置されたことを特徴とする請求項１２に記載の回路基板装置。
27. 前記積層型チップキャパシタは、前記第１〜第４外部電極を夫々１つずつ有する４端子キャパシタであることを特徴とする請求項２６に記載の回路基板装置。
28. 前記第１側面と前記第２側面との間の距離は、前記第３側面と前記第４側面との間の距離より短いことを特徴とする請求項２６に記載の回路基板装置。
29. 前記キャパシタ本体の相互に対向する第１側面及び第２側面に複数の前記第１外部電極及び第２外部電極が交互に配置され、前記第１内部電極及び前記第２内部電極はリードを通じて前記第１外部電極及び前記第２外部電極に夫々連結され、前記第３外部電極及び前記第４外部電極は前記キャパシタ本体の相互に対向する異なる第３側面及び第４側面に配置されたことを特徴とする請求項１２に記載の回路基板装置。
30. 前記第１キャパシタ部において、前記第１内部電極及び前記第２内部電極の夫々は２つのリードを通じて前記第１外部電極及び前記第２外部電極に夫々連結され、
    前記第２キャパシタ部において、前記第３内部電極及び前記第４内部電極の夫々は１つのリードを通じて前記第３外部電極及び前記第４外部電極に夫々連結されたことを特徴とする請求項２９に記載の回路基板装置。
31. 前記積層型チップキャパシタは、４つの第１外部電極、４つの第２外部電極、１つの第３外部電極及び１つの第４外部電極を有する１０端子キャパシタであることを特徴とする請求項３０に記載の回路基板装置。
32. 前記第１キャパシタ部内の同じ極性を有する内部電極は前記第１外部電極及び前記第２外部電極のうち同じ極性を有する外部電極により全て電気的に連結されたことを特徴とする請求項２９に記載の回路基板装置。
33. 前記第１キャパシタ部内において、積層方向に隣接する異なる極性の内部電極のリードは積層方向からみて常に相互隣接するように配置されたことを特徴とする請求項２９に記載の回路基板装置。
34. 前記第１外部電極及び前記第２外部電極は、前記キャパシタ本体の相互に対向する第１側面及び第２側面に配置され、前記第１内部電極及び前記第２内部電極はリードを通じて前記第１外部電極及び前記第２外部電極に夫々連結され、前記第３外部電極及び前記第４外部電極は前記第１側面及び前記第２側面に配置され、前記第３内部電極及び前記第４内部電極はリードを通じて前記第３外部電極及び前記第４外部電極に連結されたことを特徴とする請求項１２に記載の回路基板装置。
35. 前記第１キャパシタ部において、前記第１内部電極及び前記第２内部電極の夫々は２つ以上のリードを通じ前記第１外部電極及び前記第２外部電極に夫々連結され、
    前記第２キャパシタ部において、前記第３内部電極及び前記第４内部電極の夫々は１つ以上のリードを通じて前記第３外部電極及び前記第４外部電極に夫々連結されたことを特徴とする請求項３４に記載の回路基板装置。
36. 請求項１に記載の積層型チップキャパシタを実装するための実装面と、
    前記積層型チップキャパシタに電気的に連結される外部回路と、
    を含み、
    前記回路基板の実装面には、前記積層型チップキャパシタの外部電極に接続される複数の実装パッドが形成されており、
    前記複数の実装パッドは、前記第１外部電極に接続される第１パッド、前記第２外部電極に接続される第２パッド、前記第３外部電極に接続される第３パッド及び前記第４外部電極に接続される第４パッドを含み、
    前記回路基板の実装面には、前記第１パッドと前記第３パッドを連結するか、前記第２パッドと前記第４パッドを連結する連結導体ラインが少なくとも１つ形成されており、
    前記第１パッド及び第２パッドは前記外部回路と直接連結され、前記連結導体ラインに連結された前記第３パッドまたは前記第４パッドは前記連結導体ラインに連結された前記第１パッドまたは前記第２パッドを通じて外部回路と連結され、
    前記第１キャパシタ部と前記第２キャパシタ部は前記積層型チップキャパシタ内で電気的に分離されたことを特徴とする回路基板。
37. 前記少なくとも１つの連結導体ラインは、前記第１パッドと前記第３パッドを連結する第１連結導体ラインと、前記第３パッドと前記第４パッドを連結する第２連結導体ラインと、を含むことを特徴とする請求項３６に記載の回路基板。
38. 前記第１パッド及び前記第２パッドは前記外部回路と直接連結され、前記第３パッド及び前記第４パッドは前記第１パッド及び前記第２パッドを通じて前記外部回路と連結されたことを特徴とする請求項３７に記載の回路基板。
39. 前記回路基板の内部には、前記外部回路の一部として前記第１パッド及び前記第２パッドに接続されたビアが形成されたことを特徴とする請求項３６に記載の回路基板。
40. 前記第１パッドに接続されるビアは前記第２パッドに隣接するように配置され、前記第２パッドに接続されるビアは前記第１パッドに隣接するように配置されたことを特徴とする請求項３９に記載の回路基板。
41. 前記第１パッド及び前記第２パッドの夫々には２つ以上のビアが接続されたことを特徴とする請求項３９に記載の回路基板。

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