CN116364712A - 具有输出缓冲器的半导体装置 - Google Patents

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CN116364712A CN202211674785.1A CN202211674785A CN116364712A CN 116364712 A CN116364712 A CN 116364712A CN 202211674785 A CN202211674785 A CN 202211674785A CN 116364712 A CN116364712 A CN 116364712A
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森重一行
新井铁也
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Abstract

本申请案涉及具有输出缓冲器的半导体装置。本文中公开一种设备，其包含：第一布线层，所述第一布线层包含在第二方向上延伸且分别耦合到源极及漏极区域的第一及第二导电图案；及第二布线层，所述第二布线层包含在所述第二方向上延伸且分别耦合到所述第一及第二导电图案的第三及第四导电图案。所述第一导电图案具有布置于所述第二方向上的第一及第二区段，且所述第二导电图案具有布置于所述第二方向上的第三及第四区段。所述第一及第四区段经布置于第一方向上，且所述第二及第三区段经布置于所述第一方向上。所述第三导电图案覆盖所述第一区段而不覆盖所述第二区段。所述第四导电图案覆盖所述第三区段而不覆盖所述第四区段。

Description

具有输出缓冲器的半导体装置
技术领域
本申请案涉及一种具有输出缓冲器的半导体装置。
背景技术
例如DRAM(动态随机存取存储器)的半导体装置具有用于输入及输出数据的数据I/O端子。期望降低添加到数据I/O端子的电容以增加经由数据I/O端子的数据传送速率且降低与数据输入/输出相关联的电流消耗。
发明内容
本公开的实施例提供一种设备，其包括：半导体衬底，其具有布置于第一方向上的第一源极区域、第一沟道区域及第一漏极区域；第一栅极电极，其在垂直于所述第一方向的第二方向上延伸且覆盖所述第一沟道区域；第一布线层，其包含在所述第二方向上延伸且分别耦合到所述第一源极区域及所述第一漏极区域的第一及第二导电图案；及第二布线层，其定位于所述第一布线层之上，所述第二布线层包含在所述第二方向上延伸且分别耦合到所述第一及第二导电图案的第三及第四导电图案，其中所述第一导电图案具有布置于所述第二方向上的第一及第二区段，其中所述第二导电图案具有布置于所述第二方向上的第三及第四区段，其中所述第一及第四区段经布置于所述第一方向上，其中所述第二及第三区段经布置于所述第一方向上，其中所述第三导电图案覆盖所述第一导电图案的所述第一区段而不覆盖所述第一导电图案的所述第二区段，且其中所述第四导电图案覆盖所述第二导电图案的所述第三区段而不覆盖所述第二导电图案的所述第四区段。
本公开的另一实施例提供一种设备，其包括：半导体衬底，其具有交替布置于第一方向上的多个源极区域及多个漏极区域；多个栅极电极，其覆盖所述半导体衬底，所述多个栅极电极各自定位于所述多个源极区域中的相关联者与所述多个漏极区域中的相关联者之间；第一布线层，其包含各自覆盖所述多个源极区域中的相关联者的多个第一导电图案，且所述第一布线层进一步包含各自覆盖所述多个漏极区域中的相关联者的多个第二导电图案；多个第一通路导体，其各自连接于所述多个第一导电图案中的相关联者与所述多个源极区域中的相关联者之间；多个第二通路导体，其各自连接于所述多个第二导电图案中的相关联者与所述多个漏极区域中的相关联者之间；第二布线层，其定位于所述第一布线层之上，所述第二布线层包含各自覆盖所述多个第一导电图案中的相关联者的多个第三导电图案，且所述第二布线层进一步包含各自覆盖所述多个第二导电图案中的相关联者的多个第四导电图案；多个第三通路导体，其各自连接于所述多个第三导电图案中的相关联者与所述多个第一导电图案中的相关联者之间；及多个第四通路导体，其各自连接于所述多个第四导电图案中的相关联者与所述多个第二导电图案中的相关联者之间，其中所述多个第三通路导体经布置于所述第一方向上，其中所述多个第四通路导体经布置于所述第一方向上，且其中所述多个第四通路导体在垂直于所述第一方向的第二方向上从所述多个第三通路导体移位。
本公开的又一实施例提供一种设备，其包括：多个第一导电图案及多个第二导电图案，其定位于第一布线层上，所述第一及第二导电图案交替布置于第一方向上且在垂直于所述第一方向的第二方向上延伸；多个第三导电图案及多个第四导电图案，其定位于所述第一布线层上方的第二布线层上，所述第三及第四导电图案交替布置于所述第一方向上且在所述第二方向上延伸；第五及第六导电图案，其定位于所述第二布线层上方的第三布线层上，所述第五及第六导电图案经布置于所述第二方向上且在所述第一方向上延伸；多个第一通路导体，其各自连接于所述多个第三导电图案中的相关联者与所述多个第一导电图案中的相关联者之间；多个第二通路导体，其各自连接于所述多个第四导电图案中的相关联者与所述多个第二导电图案中的相关联者之间；多个第三通路导体，其各自连接于所述第五导电图案与所述多个第三导电图案中的相关联者之间；及多个第四通路导体，其各自连接于所述第六导电图案与所述多个第四导电图案中的相关联者之间，其中所述多个第一导电图案中的每一者具有其中连接所述第一通路导体中的相关联者的第一区段及未覆盖有所述第三导电图案的第二区段，其中所述多个第二导电图案中的每一者具有其中连接所述第二通路导体中的相关联者的第三区段及未覆盖有所述第四导电图案的第四区段，其中所述第一及第四区段经布置于所述第一方向上，且其中所述第二及第三区段经布置于所述第一方向上。
附图说明
图1是展示根据本公开的实施例的半导体装置的配置的框图；
图2是分配到数据I/O端子的数据输入/输出电路的框图；
图3是输出缓冲电路的布局图；
图4是上拉输出缓冲器及下拉输出缓冲器的电路图；
图5是构成上拉输出缓冲器的晶体管的布局图；
图6是耦合到源极区域及漏极区域的线路的布局图；
图7是用于解释布线层之间的位置关系的示意性透视图；
图8A是沿着图6中展示的线A-A的示意性截面图；
图8B是沿着图6中展示的线B-B的示意性截面图；及
图9是用于解释上拉输出缓冲器中的每一者与数据I/O端子中的一者之间的耦合路径的示意性截面图。
具体实施方式
下文将参考附图详细解释本公开的各个实施例。以下详细描述参考通过说明来展示本公开的特定方面及各个实施例的附图。具体实施方式提供足够详细以使所属领域的技术人员能够实践本公开的这些实施例。可利用其它实施例，且可在不背离本公开的范围的情况下作出结构、逻辑及电变化。本文中公开的各个实施例并非必须互斥，因为一些所公开实施例可与一或多个其它所公开实施例组合以形成新实施例。
图1是展示根据本公开的实施例的半导体装置10的配置的框图。图1中展示的半导体装置10是例如DRAM且包含存储器单元阵列11、对存储器单元阵列11执行存取的存取控制电路12及执行将数据输入到存储器单元阵列11/从存储器单元阵列11输出数据的I/O电路13。存取控制电路12基于通过命令地址端子14从外部控制器输入的命令地址信号CA执行对存储器单元阵列11的存取。在读取操作时，从存储器单元阵列11读取的数据DQ经由I/O电路13输出到数据I/O端子15。在写入操作时，从外部控制器输入到数据I/O端子15的数据DQ经由I/O电路13写入到存储器单元阵列11。
图2是分配到每一数据I/O端子15的数据输入/输出电路20的框图。如图2中展示，数据输入/输出电路20包含CDM保护电路21、输出缓冲电路22、驱动器电路23、串行器24、读取FIFO电路25、输入放大器26、串行-并行转换电路27及数据总线缓冲电路28。CDM保护电路21是保护数据输入/输出电路20免受静电放电损坏的电路。输出缓冲电路22是在读取操作时将读取数据DQ输出到数据I/O端子15的电路。驱动器电路23是基于读取数据DQ驱动输出缓冲电路22的电路。串行器24是将并行读取数据DQ转换成串行数据及将所述串行数据供应到驱动器电路23的电路。读取FIFO电路25是在读取操作时经由数据总线将从存储器单元阵列11供应的读取数据DQ供应到串行器24的电路。输入放大器26是在写入操作时接收经由数据I/O端子15输入的写入数据DQ的电路。串行-并行转换电路27是将从输入放大器26输出的串行写入数据DQ转换成并行数据的电路。数据总线缓冲电路28是将转换成并行数据的写入数据DQ输出到数据总线的电路。供应有电力电势VDDQ的电力供应端子16及供应有电力电势VSS的电力供应端子17分别放置在数据I/O端子15的X方向上的两个侧上。X方向与Y方向垂直。输出缓冲电路22用电力电势VDDQ与电力电势VSS之间的电压操作。
图3是用于更详细解释图2中展示的区域30的布局的布局图。如图3中展示，其中放置输出缓冲电路22的区域30包含切断晶体管区域31、上拉晶体管区域32、下拉晶体管区域33、上拉电阻器区域34、下拉电阻器区域35及功率补偿电容器区域36。布置于X方向上的多个上拉输出缓冲器41经放置于上拉晶体管区域32中。布置于X方向上的多个下拉输出缓冲器42经放置于下拉晶体管区域33中。用于抑制电力供应噪声的补偿电容器经放置于功率补偿电容器区域36中。
图4是上拉输出缓冲器41及下拉输出缓冲器42的电路图。如图4中展示，上拉输出缓冲器41中的每一者具有彼此并联耦合的晶体管50到56。晶体管57到59分别串联耦合到晶体管54到56。虽然在图4中展示的实例中，晶体管50到59是N沟道MOS晶体管，但还有可能使用P沟道MOS晶体管。晶体管50到56的漏极经由切断晶体管43耦合到电力供应端子16。晶体管50到53及57到59的源极经由上拉晶体管Ru耦合到数据I/O端子15。切断信号CUT经供应到切断晶体管43的栅极电极。切断信号CUT在其中未输出读取数据的周期期间被取消激活，且因此降低了电流消耗。下拉输出缓冲器42中的每一者具有彼此并联耦合的晶体管60到66。晶体管67到69分别串联耦合到晶体管64到66。晶体管60到66的源极耦合到电子供应端子17。晶体管60到63及67到69的漏极经由下拉电阻器Rd耦合到数据I/O端子15。
上拉信号PUPMain、PUPEN5、PUPEN4、PUPEN3、Cd2、Cd1及Cd0分别经供应到晶体管50到56的栅极电极。上拉信号PUPMain是当高电平读取数据将输出时总是被激活的信号。上拉信号PUPEN5、PUPEN4、PUPEN3、Cd2、Cd1及Cd0是用于调整上拉输出缓冲器41的能力的信号且根据模式寄存器中设置的参数确定是否在输出高电平读取数据时激活这些信号。上拉信号PUPMain经供应到晶体管57到59的栅极电极。下拉信号PDNMain、PDNEN5、PDNEN4、PDNEN3、Cd2、Cd1及Cd0分别经供应到晶体管60到66的栅极电极。下拉信号PDNMain是当低电平读取数据将被输出时总是被激活的信号。下拉信号PDNEN5、PDNEN4、PDNEN3、Cd2、Cd1及Cd0是用于调整下拉输出缓冲器42的能力的信号且根据模式寄存器中设置的参数确定是否在输出低电平读取数据时激活这些信号。下拉信号PDNMain经供应到晶体管67到69的栅极电极。
图5是构成上拉输出缓冲器41中的每一者的晶体管50到59的布局图。如图5中展示，构成上拉输出缓冲器41中的每一者的晶体管50到59经布置于Y方向上。晶体管50具有其中各自包含源极区域S及漏极区域D的多个晶体管经形成于半导体衬底上且覆盖定位于源极区域S与漏极区域D之间的半导体衬底的栅极电极G0彼此并联耦合的配置。晶体管51到53中的每一者包含交替地布置于Y方向上的多个源极区域S及多个漏极区域D以及多个栅极电极G1到G3。存在栅极电极G1到G3的数目的差异且因此使晶体管51到53的能力加权。由晶体管54及57构成的串行电路通过在源极区域S与漏极区域D之间放置两个栅极电极G4及G7来实现。由晶体管55及58构成的串行电路通过在源极区域S与漏极区域D之间放置两个栅极电极G5及G8来实现。由晶体管56及59构成的串行电路通过在源极区域S与漏极区域D之间放置两个栅极电极G6及G9来实现。栅极电极G4到G9的数目或其栅极宽度存在差异且因此使由晶体管54及57构成的串行电路、由晶体管55及58构成的串行电路及由晶体管56及59构成的串行电路加权。源极区域S及漏极区域D可处于与图5中展示的位置相反的位置。
图6是耦合到晶体管51到53的源极区域S及漏极区域的线路的布局图。在图6中，构成晶体管51到53的源极区域S、漏极区域D及栅极电极G1到G3由虚线表示。如图6中展示，构成晶体管51到53的源极区域S中的每一者经覆盖有导电图案61，且构成晶体管51到53的漏极区域D中的每一者经覆盖有导电图案62。导电图案61及62经形成于定位于最下层中的导电层M0上。导电图案61及62在X方向上延伸，类似于栅极电极G1到G3。此外，导电图案61中的每一者的一部分经覆盖有导电图案71，且导电图案62中的每一者的一部分经覆盖有导电图案72。导电图案71及72经形成于定位于导电层上方的导电层Li1上。导电图案71及72也在X方向上延伸。将导电图案61中的相关联者连接到导电图案71中的相关联者的通路导体V1经设置于其中导电图案61与导电图案71彼此重叠的位置处。将导电图案62中的相关联者连接到导电图案72中的相关联者的通路导体V2经设置于其中导电图案62与导电图案72彼此重叠的位置处。导电图案71共同耦合到在Y方向上延伸的导电图案81。导电图案72共同耦合到在Y方向上延伸的导电图案82。导电图案81及82经形成于定位于导电层Li1上方的导电层M1上。将导电图案71中的相关联者连接到导电图案81的通路导体V3经设置于其中导电图案71与导电图案81彼此重叠的位置处。将导电图案72中的相关联者连接到导电图案82的通路导体V4经设置于其中导电图案72与导电图案82彼此重叠的位置处。导电图案81及82可经布置于与源极区域S及漏极区域D重叠的位置处。
图7是用于解释布线层之间的位置关系的示意性透视图。如图7中展示，除了源极区域S及漏极区域D外，阱接触扩散区域91经设置于半导体衬底上。导电层M0是定位于设置于半导体衬底上的最下层中的导电层。形成于导电层M0上的导电图案在X方向上至少在晶体管50到59的形成区域上延伸。然而，形成于导电层M0上的一些导电图案(例如用于通过通路导体92将阱电势供应到阱接触扩散区域91的导电图案)可在Y方向上延伸。在形成于导电层M0上的导电图案中，各自覆盖源极区域S中的相关联者的导电图案61分别通过通路导体Vs耦合到相关联源极区域S，且各自覆盖漏极区域D中的相关联者的导电图案62分别通过通路导体Vd耦合到相关联漏极区域D。导电层Li1是定位于导电层M0上方的导电层。形成于导电层Li1上的导电图案在X方向上至少在晶体管50到59的形成区域上延伸。形成于导电层Li1上的一些导电图案可在Y方向上延伸。在形成于导电层Li1上的导电图案中，各自覆盖导电图案61中的相关联者的导电图案71分别通过通路导体V1耦合到相关联导电图案61，且各自覆盖导电图案62中的相关联者的导电图案72分别通过通路导体V2耦合到相关联导电图案62。导电层M1是定位于导电层Li1上方的导电层。形成于导电层M1上的导电图案多数在Y方向上延伸。
导电图案71中的每一者覆盖定位在相关联导电图案61的X方向上的一个侧(图6中的左侧)上的区段S1且不覆盖定位在X方向上的另一侧(图6中的右侧)上的区段S2。类似地，导电图案72中的每一者覆盖定位在相关联导电图案62的X方向上的一个侧(图6中的右侧)上的区段S3且不覆盖定位在X方向上的另一侧(图6中的左侧)上的区段S4。导电图案61的区段S1在Y方向上邻近于导电图案62的区段S4。导电图案61的区段S2在Y方向上邻近于导电图案62的区段S3。关于此配置，显著减小在Y方向上在导电图案71及导电图案72中邻近的部分的长度或防止导电图案71及导电图案72在Y方向上彼此邻近。在图6中展示的实例中，导电图案71及导电图案72在Y方向上未彼此邻近。因此，导电图案71在Y方向上彼此邻近而导电图案72未介入其间，且导电图案72在Y方向上彼此邻近而导电图案71未介入其间。通路导体V1经布置于Y方向上且通路导体V2经布置于Y方向上。通路导体V1在X方向上的中心位置及通路导体V2在X方向上的中心位置彼此不同。因此，通路导体V1及V2以Z字形方式布置。
因此，由于在沿着图6中展示的线A-A的横截面中在导电图案62中的每一者的正上方没有导电图案72，如图8A中展示，因此相较于其中在沿着线A-A的横截面中在导电图案62中的每一者的正上方存在导电图案72的情况，电容减小。此外，即使当导电图案81经设置于沿着线A-A的横截面中时，如图8A中展示的实例中，导电图案72与导电图案81之间的电容也减小，这是因为在导电图案81的正下方没有导电图案72。类似地，由于在沿着图6中展示的线B-B的横截面中在导电图案61中的每一者的正上方没有导电图案71，如图8B中展示，因此相较于其中在沿着线B-B的横截面中导电图案61中的每一者的正上方存在导电图案71的情况，电容减小。此外，即使当导电图案82经设置于沿着线B-B的横截面中时，如图8B中展示的实例中，导电图案71与导电图案82之间的电容也减小，这是因为在导电图案82的正下方没有导电图案71。
图9是用于解释上拉输出缓冲器41中的每一者与数据I/O端子15中的一者之间的耦合路径的示意性截面图。如图9中展示，构成上拉输出缓冲器41的晶体管50到59的源极区域S分别通过相关联通路导体Vs、相关联导电图案61、相关联通路导体V1、相关联导电图案71及相关联通路导体V3耦合到定位于导电层M1上的导电图案81。在图9中展示的横截面中，省略导电图案72及耦合到漏极区域D的通路导体V2。导电图案81通过上拉电阻器Ru耦合到定位于导电层M1上的导电图案83。导电图案83通过通路导体V12耦合到定位于导电层M2上的导电图案102。导电图案102通过通路导体V23耦合到定位于导电层M3上的导电图案103。导电图案103通过通路导体V34耦合到定位于导电层M4上的导电图案104。导电图案104通过通路导体V45耦合到定位于导电层M5上的导电图案105。导电图案105通过通路导体Vpad耦合到数据I/O端子15。其中形成数据I/O端子15的最上层中的布线层可为iRDL(内联重布层)。
虽然上文解释构成上拉输出缓冲器41中的每一者的晶体管50到59，但构成下拉输出缓冲器42中的每一者的晶体管60到69也是如此。由于此减小在晶体管50到59中的每一者的源极与漏极之间产生的电容及晶体管60到69中的每一者的源极与漏极之间产生的电容，因此减小添加到数据I/O端子15的电容。因此，可增加用于输入/输出数据的传送速率且可降低与数据的输入/输出相关联的电流消耗。
尽管已在某些优选实施例及实例的背景下公开各个实施例，但所属领域的技术人员将理解，本公开的范围超出明确公开的实施例扩展到实施例的其它替代实施例及/或用途及其明显修改及等效物。另外，所属领域的技术人员将基于本公开容易地明白在本公开的范围内的其它修改。还预期，可对实施例的特定特征及方面进行各种组合或子组合且其仍落入本公开的范围内。应理解，所公开实施例的各种特征及方面可彼此组合或替代以形成所公开发明的变化模式。因此，希望本公开的至少一些的范围不应受上述特定公开实施例限制。

Claims (23)

1.一种设备，其包括：
半导体衬底，其具有布置于第一方向上的第一源极区域、第一沟道区域及第一漏极区域；
第一栅极电极，其在垂直于所述第一方向的第二方向上延伸且覆盖所述第一沟道区域；
第一布线层，其包含在所述第二方向上延伸且分别耦合到所述第一源极区域及所述第一漏极区域的第一及第二导电图案；及
第二布线层，其定位于所述第一布线层之上，所述第二布线层包含在所述第二方向上延伸且分别耦合到所述第一及第二导电图案的第三及第四导电图案，
其中所述第一导电图案具有布置于所述第二方向上的第一及第二区段，
其中所述第二导电图案具有布置于所述第二方向上的第三及第四区段，其中所述第一及第四区段经布置于所述第一方向上，
其中所述第二及第三区段经布置于所述第一方向上，
其中所述第三导电图案覆盖所述第一导电图案的所述第一区段而不覆盖所述第一导电图案的所述第二区段，且
其中所述第四导电图案覆盖所述第二导电图案的所述第三区段而不覆盖所述第二导电图案的所述第四区段。
2.根据权利要求1所述的设备，其中所述第三导电图案及所述第四导电图案在所述第一方向上彼此不重叠。
3.根据权利要求1所述的设备，其进一步包括：
第一通路导体，其将所述第三导电图案连接到所述第一导电图案；及
第二通路导体，其将所述第四导电图案连接到所述第二导电图案，
其中所述第一及第二通路导体未经布置于所述第一方向上。
4.根据权利要求1所述的设备，
其中所述半导体衬底进一步具有第二源极区域及第二沟道区域，所述第一漏极区域、所述第二沟道区域及所述第二源极区域经布置于所述第一方向上，
其中所述设备进一步包括在所述第二方向上延伸且覆盖所述第二沟道区域的第二栅极电极，
其中所述第一布线层进一步包含在所述第二方向上延伸且耦合到所述第二源极区域的第五导电图案，
其中所述第二布线层进一步包含在所述第二方向上延伸且耦合到所述第五导电图案的第六导电图案，
其中所述第五导电图案具有布置于所述第二方向上的第五及第六区段，其中所述第四及第五区段经布置于所述第一方向上，
其中所述第三及第六区段经布置于所述第一方向上，且
其中所述第六导电图案覆盖所述第五导电图案的所述第五区段而不覆盖所述第五导电图案的所述第六区段。
5.根据权利要求4所述的设备，其中所述第三及第六导电图案在所述第一方向上彼此邻近而所述第四导电图案未介入其间。
6.根据权利要求4所述的设备，其进一步包括定位于所述第二布线层之上的第三布线层，
其中所述第三布线层包含在所述第一方向上延伸且共同耦合到所述第三及第六导电图案的第七导电图案。
7.根据权利要求6所述的设备，
其中所述半导体衬底进一步具有第二漏极区域及第三沟道区域，所述第二源极区域、所述第三沟道区域及所述第二漏极区域经布置于所述第一方向上，
其中所述设备进一步包括在所述第二方向上延伸且覆盖所述第三沟道区域的第三栅极电极，
其中所述第一布线层进一步包含在所述第二方向上延伸且耦合到所述第二漏极区域的第八导电图案，
其中所述第二布线层进一步包含在所述第二方向上延伸且耦合到所述第八导电图案的第九导电图案，
其中所述第八导电图案具有布置于所述第二方向上的第七及第八区段，其中所述第五及第八区段经布置于所述第一方向上，
其中所述第六及第七区段经布置于所述第一方向上，且
其中所述第九导电图案覆盖所述第八导电图案的所述第七区段而不覆盖所述第八导电图案的所述第八区段。
8.根据权利要求7所述的设备，其中所述第四及第九导电图案在所述第一方向上彼此邻近而所述第六导电图案未介入其间。
9.根据权利要求7所述的设备，其中所述第三布线层进一步包含在所述第一方向上延伸且共同耦合到所述第四及第九导电图案的第十导电图案。
10.根据权利要求1所述的设备，其进一步包括耦合到所述第一源极区域及所述第一漏极区域中的一者的数据I/O端子。
11.根据权利要求10所述的设备，其进一步包括耦合到所述第一源极区域及所述第一漏极区域中的另一者的电力供应端子。
12.一种设备，其包括：
半导体衬底，其具有交替布置于第一方向上的多个源极区域及多个漏极区域；
多个栅极电极，其覆盖所述半导体衬底，所述多个栅极电极各自定位于所述多个源极区域中的相关联者与所述多个漏极区域中的相关联者之间；
第一布线层，其包含各自覆盖所述多个源极区域中的相关联者的多个第一导电图案，且所述第一布线层进一步包含各自覆盖所述多个漏极区域中的相关联者的多个第二导电图案；
多个第一通路导体，其各自连接于所述多个第一导电图案中的相关联者与所述多个源极区域中的相关联者之间；
多个第二通路导体，其各自连接于所述多个第二导电图案中的相关联者与所述多个漏极区域中的相关联者之间；
第二布线层，其定位于所述第一布线层之上，所述第二布线层包含各自覆盖所述多个第一导电图案中的相关联者的多个第三导电图案，且所述第二布线层进一步包含各自覆盖所述多个第二导电图案中的相关联者的多个第四导电图案；
多个第三通路导体，其各自连接于所述多个第三导电图案中的相关联者与所述多个第一导电图案中的相关联者之间；及
多个第四通路导体，其各自连接于所述多个第四导电图案中的相关联者与所述多个第二导电图案中的相关联者之间，
其中所述多个第三通路导体经布置于所述第一方向上，
其中所述多个第四通路导体经布置于所述第一方向上，且
其中所述多个第四通路导体在垂直于所述第一方向的第二方向上从所述多个第三通路导体移位。
13.根据权利要求12所述的设备，其中所述多个第三通路导体在所述第一方向上经布置成直线。
14.根据权利要求13所述的设备，其中所述多个第四通路导体在所述第一方向上经布置成直线。
15.根据权利要求14所述的设备，其中所述多个第三及第四通路导体以Z字形方式布置。
16.根据权利要求12所述的设备，其中所述多个第三导电图案在所述第一方向上未邻近于所述多个第四通路导体的中心位置。
17.根据权利要求16所述的设备，其中所述多个第四导电图案在所述第一方向上未邻近于所述多个第三通路导体的中心位置。
18.根据权利要求17所述的设备，其中所述多个第一、第二、第三及第四导电图案在所述第二方向上延伸。
19.根据权利要求18所述的设备，其进一步包括定位于所述第二布线层之上的第三布线层，
其中所述第三布线层包含在所述第一方向上延伸的第五及第六导电图案，其中所述第五导电图案共同耦合到所述多个第三导电图案，且
其中所述第六导电图案共同耦合到所述多个第四导电图案。
20.根据权利要求12所述的设备，其进一步包括共同耦合到所述多个源极区域及所述多个漏极区域中的一者的数据I/O端子。
21.根据权利要求20所述的设备，其进一步包括共同耦合到所述多个源极区域及所述多个漏极区域中的另一者的电力供应端子。
22.一种设备，其包括：
多个第一导电图案及多个第二导电图案，其定位于第一布线层上，所述第一及第二导电图案交替布置于第一方向上且在垂直于所述第一方向的第二方向上延伸；
多个第三导电图案及多个第四导电图案，其定位于所述第一布线层上方的第二布线层上，所述第三及第四导电图案交替布置于所述第一方向上且在所述第二方向上延伸；
第五及第六导电图案，其定位于所述第二布线层上方的第三布线层上，所述第五及第六导电图案经布置于所述第二方向上且在所述第一方向上延伸；
多个第一通路导体，其各自连接于所述多个第三导电图案中的相关联者与所述多个第一导电图案中的相关联者之间；
多个第二通路导体，其各自连接于所述多个第四导电图案中的相关联者与所述多个第二导电图案中的相关联者之间；
多个第三通路导体，其各自连接于所述第五导电图案与所述多个第三导电图案中的相关联者之间；及
多个第四通路导体，其各自连接于所述第六导电图案与所述多个第四导电图案中的相关联者之间，
其中所述多个第一导电图案中的每一者具有其中连接所述第一通路导体中的相关联者的第一区段及未覆盖有所述第三导电图案的第二区段，
其中所述多个第二导电图案中的每一者具有其中连接所述第二通路导体中的相关联者的第三区段及未覆盖有所述第四导电图案的第四区段，
其中所述第一及第四区段经布置于所述第一方向上，且
其中所述第二及第三区段经布置于所述第一方向上。
23.根据权利要求22所述的设备，
其中所述多个第一导电图案中的每一者耦合到输出缓冲电路的多个第一扩散区域中的相关联者，且
其中所述多个第二导电图案中的每一者耦合到所述输出缓冲电路的多个第二扩散区域中的相关联者。
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