JP2002016337A - プリント基板の配線構造チェックシステム - Google Patents

Abstract

(57)【要約】 【課題】 プリント基板上の電源ピンまたはグランドピ
ンに対応するデカップリングコンデンサの容量値、及び
その配置が最適であるか否かを検証する。 【解決手段】 高速ＩＣ１に接続されたデカップリング
コンデンサＤ１に対し、該コンデンサに接続された高速
ＩＣ１の同電位の電源ピンの本数と、該同電位の電源ピ
ンと該コンデンサの電源ピンとの間のビアの有無をチェ
ックすると共に、デカップリングコンデンサＤ１，Ｄ２
の最適な配置位置、最適な容量値を、簡単な計算式を用
いて算出し、仮設計されている現在の配置位置、及び、
容量値が上記算出結果と大きく異なる場合には、当該デ
カップリングコンデンサの配置位置、及び、容量値が最
適になるように指示するメッセージを出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プリント基板の配
線構造チェックシステムに関し、特に、高速動作ＩＣ
（集積回路）周辺に配置するデカップリングコンデンサ
のレイアウト方法（設計方法）を含むプリント基板の配
線構造チェックシステムに関する。

【０００２】

【従来の技術】従来、近年の電子機器に使用されている
プリント基板上の回路要素において、一般的に、デカッ
プリングコンデンサは、高速動作ＩＣ（以下、「高速Ｉ
Ｃ」と呼称する）がスイッチングする際に、電源プレー
ン上に発生するＲＦ（高調波）エネルギーを除去する役
割と、該高速ＩＣへの局所的なＤＣ（直流）電源を供給
する役割とを担うことが知られている。

【０００３】即ち、デカップリングコンデンサを高速Ｉ
Ｃ近傍に配置する構成をとることにより、該デカップリ
ングコンデンサは、上記高速ＩＣへの局所的な電荷の供
給源として機能する。即ち、ＣＭＯＳ（高速ＩＣ）の最
終出力段の二つのゲートの状態変化の間、しばらくは、
上記高速ＩＣへの電荷は、ＤＣ電源供給導体を通してで
はなく、上記デカップリングコンデンサから供給され、
また、上記状態変化が行われない間も、該デカップリン
グコンデンサから再充電されることが知られている。

【０００４】つまり、電源コネクタとＩＣ電源ピンが作
る経路をデカップリングコンデンサとＩＣ電源ピンとの
経路に変えることが可能であることが周知となってい
る。また、一般的に、回路電流が流れる電流経路（ルー
プ）のループ面積を小さくすれば、基板の放射エミッシ
ョンを低減し、入射電磁界の影響も低減できることが知
られているが、上記デカップリングコンデンサを配置す
ることで、上記のループ面積を小さく構成することが可
能であることも知られている。

【０００５】さらに、電源とデカップリングコンデンサ
ＧＮＤの経路を含むループが作る閉回路において、該回
路に寄生するインダクタンスとデカップリングコンデン
サとの自己共振周波数までは、特性インピーダンスは、
周波数の上昇と共に減少し、自己共振周波数と一致する
時、特性インピーダンスが最低（抵抗分のみ）となる。
しかし、自己共振周波数以上では、逆にインピーダンス
が高くなり、それに伴い、デカップリングコンデンサの
役割を果たさなくなる（効果的にノイズを除去すること
ができなくなる）ことも知られている。

【０００６】つまり、上記の理由により、高速ＩＣが電
源プレーン上に発生するＲＦエネルギーを効果的に除去
するためには、デカップリングコンデンサの最適な容量
値とレイアウトを決定する必要がある。

【０００７】

【発明が解決しようとする課題】ところで、近年のＩＣ
の高速化と多ピン化に伴い、電源プレーンまたはグラン
ドプレーンに流れ込む貫通電流の電流量、及び、該貫通
電流の周波数が増加する傾向があると共に、電源ピンま
たはグランドピンのピン数が増加する傾向があり、どの
ピンに対して、どのデカップリングコンデンサが効いて
いるのかが識別できないといった問題点があった。

【０００８】また、デカップリングコンデンサの効き自
体が悪いので、電源プレーンまたはグランドプレーンで
発生するバウンスノイズ（電源プレーンまたはグランド
プレーンの電位が局所的に変動するノイズ）が原因で発
生する放射ノイズが増大するといった問題点が解決でき
ていなかった。

【０００９】さらに、電源プレーンに流れ込む上記貫通
電流の電流量や、該電流の周波数の仕様も、ディジタル
信号の高速化に伴い、将来的に変化してくることが予測
されるので、必要となるデカップリングコンデンサの容
量値や、個数や、配置すべき位置を現時点で定量的に決
定することができないといった問題点があった。

【００１０】本発明は、上記従来のプリント基板の配線
設計上の問題点に鑑みてなされたものであり、チェック
対象とするプリント基板上の電源ピンまたはグランドピ
ンに対応するデカップリングコンデンサの容量値、及び
その配置が最適であるか否かを検証することができるプ
リント基板の配線構造チェックシステムを提供すること
にある。

【００１１】

【課題を解決するための手段】上記課題を解決するため
に本発明では、プリント基板上に仮設計された配線の配
線構造をチェックするためのプリント基板の配線構造チ
ェックシステムであって、前記配線上に存在する部品群
リストから全てのＩＣの部品番号を抽出すると共に、前
記ＩＣ各々の特性仕様を抽出し、該特性仕様に含まれる
前記ＩＣ周辺パルス電流の“立ち上がり時間”から、チ
ェック対象となる高速ＩＣを選別する対象抽出手段と、
前記抽出された高速ＩＣについて、該高速ＩＣに接続さ
れたコンデンサを全て抽出すると共に、該抽出されたコ
ンデンサを容量値の小さい順に第１のデカップリングコ
ンデンサと、第２のデカップリングコンデンサのグルー
プに分類する分類手段と、前記高速ＩＣの電源ピンの
内、前記第１のデカップリングコンデンサの電源ピンと
接続されている同電位の電源ピンの本数が所定の本数を
超える場合に第１の対策指示を表示する第１の対策表示
手段と、前記同電位の電源ピンから前記第１のデカップ
リングコンデンサに至る配線経路上にビアが存在する場
合に第２の対策指示を表示する第２の対策指示を表示す
る手段と、前記第１と第２のデカップリングコンデンサ
の最適配置を異なる複数のチェック項目を反映した複数
の数式により求める最適配置計算手段と、前記第１と第
２のデカップリングコンデンサの仮設計として与えられ
た配置を、前記複数の数式により求めた最適配置の各々
と照合してチェックすると共に、前記比較対象間に所定
の限界を超える不一致が存在する場合に、第３の対策指
示を表示する第３の対策表示手段と、前記第１と第２の
デカップリングコンデンサが備えるべき最適容量値をそ
れぞれ計算する最適容量値計算手段と、前記第１と第２
のデカップリングコンデンサに仮設計として与えられた
容量値と前記最適容量値とを比較する比較手段と、前記
比較対象間に所定の限界を超える不一致が存在する場合
に、第４の対策指示を表示する第４の対策表示手段と、
を有することを特徴とするプリント基板の配線構造チェ
ックシステム、が提供される。

【００１２】即ち、本発明では、対象とするプリント基
板上の高速ＩＣに接続されたデカップリングコンデンサ
に対し、該コンデンサに接続された該高速ＩＣの同電位
の電源ピンの本数と、該同電位の電源ピンと該コンデン
サの電源ピンとの間のビアの有無をチェックすると共
に、上記対象とするプリント基板上に配置された上記デ
カップリングコンデンサを含む複数のデカップリングコ
ンデンサの最適な配置位置、及び、最適な容量値を、簡
単な計算式を用いて算出し、仮設計されている上記デカ
ップリングコンデンサの現在の配置位置、及び、容量値
が上記算出結果と大きく異なる場合には、当該デカップ
リングコンデンサの配置位置、及び、容量値が最適にな
るように指示するメッセージを出力することで、従来の
設計工程を変えることなく、さらに、設計コストを上げ
ることなく、電源またはグランドネットが数百ネットも
あるような大規模回路において、デカップリングコンデ
ンサの各々が受け持つ、電源ピン（またはグランドピ
ン）の区別を明確にし、かつ、上記電源ピン（またはグ
ランドピン）を含む回路において、デカップリングコン
デンサの最適な容量値、及び、最適な配置位置を決定す
ることを可能にしている。

【００１３】また、上記電源ピン周辺で発生すると思わ
れるバウンスノイズを大幅に抑えることを可能にしてい
る。さらに、該バウンスノイズが原因で発生する放射ノ
イズも大幅に抑えることを可能にしている。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の実施の形態に係
るプリント基板の配線構造チェックシステムのチェック
対象となる配線基板上の回路の配線を示す配線図であ
る。

【００１５】図１に示す配線図は、ＩＣ（集積回路）１
と、該ＩＣ１への電荷供給源となるデカップリングコン
デンサＤ１，Ｄ２と、ＧＮＤ（接地）ベタ層へのビアＧ
１，Ｇ２，Ｇ３と、Ｐｏｗｅｒ（電源）ベタ層へのビア
Ｐ１と、ＧＮＤ配線ＲＧと、Ｐｏｗｅｒ配線ＲＰを含
む。

【００１６】ここで、符号Ｌｅｎｇ１は、ＩＣ１の上部
の電源端子（ピン）からデカップリングコンデンサＤ１
の電源ピンに至るまでのＰｏｗｅｒ配線ＲＰの配線距離
を示し、符号Ｌｅｎｇ２は、デカップリングコンデンサ
Ｄ１のＧＮＤピンからＧＮＤベタ層へのビアＧ２に至る
までのＧＮＤ配線ＲＧの配線距離を示し、符号Ｌｅｎｇ
３は、ＧＮＤピンからＧＮＤベタ層へのビアＧ２に至る
までのＧＮＤ配線ＲＧを含む最短距離を示し、符号Ｌｅ
ｎｇ４は、ＩＣ１の下部の電源ピンとデカップリングコ
ンデンサＤ１とを結ぶ線分とＰｏｗｅｒベタ層へのビア
Ｐ１の中心を通る水平方向線分との間の最短距離を示
し、符号Ｌｅｎｇ５は、デカップリングコンデンサＤ１
とデカップリングコンデンサＤ２との最短距離を示す。

【００１７】図２は、本発明の実施の形態に係るプリン
ト基板の配線構造チェックシステムのチェック対象とな
る配線構造を示す配線構造図である。図３，４は、本発
明に係るプリント基板の配線構造チェックシステムのチ
ェック対象となる配線構造を示す配線構造図である。

【００１８】本実施の形態では、図２に示すマイクロス
トリップラインと呼ばれる配線構造を基に説明している
が、本発明に係る配線構造チェックシステムは、一般
に、図３に示すシングルストリップラインと呼ばれる配
線構造、及び、図４に示すダブルストリップラインと呼
ばれる配線構造に対しても適用することが可能である。

【００１９】図２に示す配線構造は、電源ベタ層２１
（プレーン層）と、電源ベタ層２１上の配線２２を備
え、図３に示す配線構造は、電源ベタ層３１と、電源ベ
タ層３１間の配線３２を備え、図４に示す配線構造は、
電源ベタ層４１と、電源ベタ層４１間の２系統の配線４
２を備える。

【００２０】また、図２〜４に示す配線構造において、
符号ｗで示す長さは、配線の配線幅（μｍ）を示し、符
号ｔで示す長さは、配線の配線厚を示し、符号ｈで示す
長さは、マイクロストリップライン構造における配線と
プレーン層間の距離（μｍ）を示し、符号ｂで示す長さ
は、シングルストリップライン構造におけるプレーン層
間の距離（μｍ）を示し、符号ａで示す長さは、ダブル
ストリップライン構造における配線と該配線に垂直距離
が最も近いプレーン層間の距離（μｍ）を示し、符号ｄ
ｌで示す長さは、ダブルストリップライン構造における
２系統の配線の配線間距離（μｍ）を示し、符号
（ε_r）は、シングルストリップライン構造における電
源ベタ層３１間及びダブルストリップライン構造におけ
る電源ベタ層４１間の比誘電率を示し、符号（ε_reff）
は、マイクロストリップライン構造における電源ベタ層
２１と配線２２間の実効比誘電率を示す。

【００２１】以下、本発明に係るプリント基板の配線構
造チェックシステムの機能を説明する。但し、本発明に
係るプリント基板の配線構造チェックシステムの構成に
ついては、通常のコンピュータシステムが適用可能であ
るので、図示は省略する。

【００２２】本発明に係るプリント基板の配線構造チェ
ックシステムでは、チェック対象とするプリント基板上
に仮設計されたデカップリングコンデンサを含む回路に
対し、上記デカップリングコンデンサの最適配置位置、
及び、最適容量値を、後述する簡単な数式を用いて計算
し、該計算結果により、上記デカップリングコンデンサ
が上記容量値及び配置位置に近いか否かを確認し、上記
デカップリングコンデンサの配置位置、及び容量値が最
適でない場合には、上記デカップリングコンデンサの配
置位置、及び容量値が最適になるように指示するか、若
しくは、適切なエラーメッセージを表示することで、プ
リント基板に仮設計された配線の配線構造チェックを実
施している。

【００２３】これにより、従来の設計工程を変えること
なく、また、設計コストを上げることなく、電源プレー
ン、または、グランドプレーン部で発生するバウンスノ
イズ、若しくは、バウンスノイズが原因で発生する放射
ノイズを大幅に抑える。

【００２４】図５〜８は、本発明の実施の形態に係るプ
リント基板の配線設計支援方法の配線構造チェックシス
テムの動作を示すフローチャートである。以下、図１乃
至４を参照しつつ、図５〜８に示すフローチャートを使
用して、本実施の形態に係るシステムの動作を説明す
る。

【００２５】以下、符号τｒをＩＣ１周辺で想定される
パルス電流の立ち上がり時間（Ｓ）とし、符号ｆ
_decoup1をデカップリングコンデンサＤ１の自己共振周
波数（Ｈｚ）とし、符号ｆ_decoup2をデカップリングコ
ンデンサＤ２の自己共振周波数（Ｈｚ）とし、符号Ｌ
_total1を最も遠い電源ピンと最も近いＧＮＤピンとデカ
ップリングコンデンサＤ１とが構成するループでの寄生
インダクタンス（Ｈ）とし、符号Ｌ_total2を最も遠い電
源ピンと最も近いＧＮＤピンとデカップリングコンデン
サＤ２とが構成するループでの寄生インダクタンス
（Ｈ）とし、符号Ｌ_microをマイクロストリップ配線の
単位長さ当たりの寄生インダクタンス（Ｈ）とし、符号
Ｌ_planeを電源プレーンの単位長さ当たりの寄生インダ
クタンス（Ｈ）とし、符号Ｌをマイクロストリップライ
ンの総インダクタンス（Ｈ）とし、符号Ｚ₀を特性イン
ピーダンス（Ω）とし、符号Ｃ₀を特性キャパシタンス
（Ｆ）とし、符号Ｌｅｎｇ_microをマイクロストリップ
構造の総配線長（ｍ）とし、符号Ｌｅｎｇ_planeを電源
プレーンの総配線長（ｍ）とし、符号Ｃ_decoup1をデカ
ップリングコンデンサＤ１の容量値（Ｆ）とし、符号Ｃ
_decoup2をデカップリングコンデンサＤ２の容量値
（Ｆ）とし、符号ｍをＩＣ電源ピンに接続されるデカッ
プリングコンデンサの個数（個）とし、符号Ｋ１〜Ｋ１
０を所定の係数（定数）とする。その他の符号の意味に
ついては、既述のとおりである。

【００２６】但し、上記フローチャート及び下記の説明
中で使用する数式については、纏めて後述する。まず、
ステップＳ１では、チェックに必要な初期条件を設定す
る。

【００２７】ステップＳ２では、基板情報を格納する基
板データベース（図示は省略）から全てのＩＣの部品番
号を抽出する。ステップＳ３では、各ＩＣの特性に関す
る仕様を抽出し、後述する（１）式で求まる立ち上がり
時間を参照して高速ＩＣだけを選別したリスト１を作成
する。

【００２８】ステップＳ４では、上記リスト１から１つ
の高速ＩＣだけを取り出し、その電源ピンを全て抽出す
る。ステップＳ５では、上記抽出した１つの電源ピンに
注目し、該電源ピンに接続されているコンデンサンデン
サを全て抽出する。

【００２９】ステップＳ６では、上記抽出したコンデン
サを、容量値の小さい順にデカップリングコンデンサＤ
１とデカップリングコンデンサＤ２のグループに分類す
る。ステップＳ７では、デカップリングコンデンサＤ１
と接続されている同電位の電源ピンの番号と、その本数
（ｍ）を調査する。

【００３０】ステップＳ８では、後述する（７）式によ
り、上記本数（ｍ）が定数Ｋ６を超えないか否かを判定
し、超えない場合はステップＳ９に移り、超える場合は
後述するステップＳ１１に移る。

【００３１】ステップＳ９では、同電位の電源ピンに注
目し、デカップリングコンデンサＤ１までの配線経路上
に有るビアを調査する。ステップＳ１０では、デカップ
リングコンデンサＤ１に関する上記配線経路上に電源ベ
タ層と接続されたビアが有るか否かを検証し、該ビアが
無ければ後述するステップＳ１３に移り、該ビアが有れ
ばステップＳ１２に移る。

【００３２】ステップＳ１１では、上記のチェック結果
を対策指示（７）に表示出力した後、上記のステップＳ
１０に移る。上記対策指示（７）の内容には、例えば、
「デカップリングコンデンサの電源ピンとの接続本数を
Ｋ６本以下にしなさい」等のメッセージを含めることが
可能である。

【００３３】ステップＳ１２では、上記のチェック結果
を対策指示（２）に表示出力した後、ステップＳ１３に
移る。上記対策指示（２）の内容には、例えば、「電源
ベタ層へのビアをここに配置してはいけません。最適な
位置に移動させなさい」等のメッセージを含めることが
可能である。

【００３４】以下、図６に示すフローチャートの説明に
移る。ステップＳ１３では、同電位の電源ピンとデカッ
プリングコンデンサＤ１、及び、デカップリングコンデ
ンサＤ２との間の配線構造と配線長（図１に示すＬｅｎ
ｇ１）を測定する。

【００３５】ステップＳ１４では、後述する（２）式に
より、デカップリングコンデンサＤ１について、上記の
Ｌｅｎｇ１が定数Ｋ１を超えていないか否かを判定し、
超えていなければステップＳ１５に移り、超えていれば
後述するステップＳ２０に移る。

【００３６】ステップＳ１５では、デカップリングコン
デンサＤ１、及び、デカップリングコンデンサＤ２とＧ
ＮＤベタ層へのビアまでの配線構造と配線長（図１に示
すＬｅｎｇ２）を測定する。

【００３７】ステップＳ１６では、後述する（３）式に
より、デカップリングコンデンサＤ１、及び、デカップ
リングコンデンサＤ２について、上記のＬｅｎｇ２が定
数Ｋ２を超えていないか否かを判定し、超えていなけれ
ばステップＳ１７に移り、超えていれば後述するステッ
プＳ２１に移る。

【００３８】ステップＳ１７では、デカップリングコン
デンサＤ１、及び、デカップリングコンデンサＤ２のＧ
ＮＤベタ層へのビアと近傍のＩＣ・ＧＮＤピンまでの配
線構造と配線長（図１に示すＬｅｎｇ３）を測定する。

【００３９】ステップＳ１８では、後述する（４）式に
より、デカップリングコンデンサＤ１について、上記の
Ｌｅｎｇ３が定数Ｋ３を超えていないか否かを判定し、
超えていなければステップＳ１９に移り、超えていれば
後述するステップＳ２２に移る。

【００４０】ステップＳ１９では、デカップリングコン
デンサＤ１と電源ベタ層へのビアまでの配線長（図１に
示すＬｅｎｇ４）を測定した後、後述するステップＳ２
３に移る。

【００４１】ステップＳ２０では、上記のチェック結果
を対策指示（１）に表示出力した後、上記のステップＳ
１５に移る。上記対策指示（１）の内容には、例えば、
「電源ピンとデカップリングコンデンサ間の配線長をＫ
１ｍｍ以下にしなさい」等のメッセージを含めることが
可能である。

【００４２】ステップＳ２１では、上記のチェック結果
を対策指示（３）に表示出力した後、上記のステップＳ
１７に移る。上記対策指示（３）の内容には、例えば、
「デカップリングコンデンサとＧＮＤベタ層へのビアま
での配線長をＫ２ｍｍ以下にしなさい」等のメッセージ
を含めることが可能である。

【００４３】ステップＳ２２では、上記のチェック結果
を対策指示（４）に表示出力した後、上記のステップＳ
１９に移る。上記対策指示（４）の内容には、例えば、
「デカップリングコンデンサのＧＮＤベタ層へのビアと
ＩＣ・ＧＮＤピンまでの配線長をＫ３ｍｍ以下にしなさ
い」等のメッセージを含めることが可能である。

【００４４】以下、図７に示すフローチャートの説明に
移る。ステップＳ２３では、後述する（５）式により、
デカップリングコンデンサＤ１について、上記のＬｅｎ
ｇ４が定数Ｋ４を超えていないか否かを判定し、超えて
いなければステップＳ２４に移り、超えていれば後述す
るステップＳ３０に移る。

【００４５】ステップＳ２４では、デカップリングコン
デンサＤ１とデカップリングコンデンサＤ２との間の配
線長（図１に示すＬｅｎｇ５）を測定する。ステップＳ
２５では、後述する（６）式により、上記のＬｅｎｇ５
が定数Ｋ５を超えていないか否かを判定し、超えていな
ければステップＳ２６に移り、超えていれば後述するス
テップＳ３１に移る。

【００４６】ステップＳ２６では、（８），（９），
（１０）式により、デカップリングコンデンサＤ１とデ
カップリングコンデンサＤ２のＬｅｎｇ１，Ｌｅｎｇ
２，Ｌｅｎｇ３各部の配線構造の調査結果を基に、マイ
クロストリップ配線（長さＬｅｎｇ_micro）部分のイン
ピーダンス（Ｚ０）を導出し、単位長さ当たりのインダ
クタンス（Ｌ_micro）を算出する。

【００４７】ステップＳ２７では、プレーン配線（長さ
Ｌｅｎｇ_plane）部分の単位長さ当たりのインダクタン
ス（Ｌ_plane）をＫ７と設定する。ステップＳ２８で
は、（１２），（１３）式により、デカップリングコン
デンサＤ１、及び、デカップリングコンデンサＤ２を構
成要素に含み構成されるループでの寄生インダクタンス
（Ｌ_total1，Ｌ_total2）を算出する。

【００４８】ステップＳ２９では、（１４），（１５）
式により指定される自己共振周波数を用いて、デカップ
リングコンデンサＤ１、及び、デカップリングコンデン
サＤ２の最適容量値（Ｃ_decoup1，Ｃ_decoup2）を、（１
６），（１７）式を用いて計算した後、後述するステッ
プＳ３２に移る。

【００４９】ステップＳ３０では、上記のチェック結果
を対策指示（５）に表示出力した後、上記のステップＳ
２４に移る。上記対策指示（５）の内容には、例えば、
「デカップリングコンデンサと電源ベタ層へのビアまで
の配線長をＫ４ｍｍ以下にしなさい」等のメッセージを
含めることが可能である。

【００５０】ステップＳ３１では、上記のチェック結果
を対策指示（６）に表示出力した後、上記のステップＳ
２６に移る。上記対策指示（６）の内容には、例えば、
「デカップリングコンデンサ間の配線長をＫ５ｍｍ以下
にしなさい」等のメッセージを含めることが可能であ
る。

【００５１】以下、図８に示すフローチャートの説明に
移る。ステップＳ３２では、デカップリングコンデンサ
Ｄ１、及び、デカップリングコンデンサＤ２について、
仮設計されている容量値と上記の最適容量値とを比較
し、両者が近似値の関係にあるか否かを判定し、近似値
の関係を満たせば、ステップＳ３３に移り、近似値の関
係が否定されれば、後述するステップＳ３５に移る。

【００５２】ステップＳ３３では、上記ステップＳ５以
下の一連のチェックを、次の電源ピンに対して適用す
る。ステップＳ３４では、全ての電源ピンをチェックし
終えたなら、上記ステップＳ４以下の一連のチェックを
次の高速ＩＣに適用して後述するステップＳ３６に移
る。

【００５３】ステップＳ３５では、上記のチェック結果
を対策指示（８）に表示出力した後、上記のステップＳ
３３に移る。上記対策指示（８）の内容には、例えば、
「デカップリングコンデンサ間の容量値を最適値に変更
しなさい」等のメッセージを含めることが可能である。

【００５４】ステップＳ３６では、全ての高速ＩＣをチ
ェックし終えたなら、上記全ての対策指示を出力してチ
ェックを終了する。図９は、本発明の実施の形態に係る
プリント基板の配線構造チェックシステムのチェック対
象となる配線基板上の配線の１例を示す配線図である。

【００５５】図９に示す配線基板上の配線（基板配線）
は、３，７番のＶＣＣピンと９番のＧＮＤピンを備える
高速ＩＣ１００と、１０００（ｐＦ）のデカップリング
コンデンサＤ９１と、０．１（μＦ）のデカップリング
コンデンサＤ９２と、ＧＮＤベタ層へのビアＧ９１〜Ｇ
９３と、Ｐｏｗｅｒベタ層へのビアＰ９１を含む。

【００５６】ここで、上記基板配線の仕様は、下記のと
おりとする。上記ＩＣをＩＣ１００とし、動作周波数を
５０．０（ＭＨｚ）とし、パルス幅（以下、符号τとす
る）を１０．０（ｎｓ）とし、立ち上がり時間（τｒ）
を１．０（ｎｓ）とし、符号Ｌｅｎｇ１で示される長さ
を２５．０（ｍｍ）とし、符号Ｌｅｎｇ２で示される長
さを５．０（ｍｍ）とし、符号Ｌｅｎｇ３’で示される
長さを５．０（ｍｍ）とし、符号Ｌｅｎｇ３’’で示さ
れる長さを３０．０（ｍｍ）とし、符号Ｌｅｎｇ４で示
される長さを３５．０（ｍｍ）とし、符号Ｌｅｎｇ５で
示される長さを５．０（ｍｍ）とする。

【００５７】図１０は、本発明の実施の形態に係るプリ
ント基板の配線構造チェックシステムのチェック対象と
なる配線基板上の配線構造の１例を示す配線構造図であ
る。図１０に示す配線基板上の配線構造の仕様は、下記
のとおりとする。

【００５８】即ち、配線構造の型はマイクロストリップ
ラインとし、配線幅（Ｗ）を０．４０（ｍｍ）＝４００
（μｍ）とし、配線厚（ｔ）を０．０４（ｍｍ）＝４０
（μｍ）とし、配線高（ｈ）を０．１０（ｍｍ）＝１０
０（μｍ）とし、比誘電率（ε_r）を４．３とし、実効
比誘電率（ε_reff）を３．６とする。

【００５９】図１１〜１４は、本発明の実施の形態に係
るプリント基板の配線構造チェックシステムを、図９に
示す基板配線を備え、かつ図１０に示す配線構造を備え
たプリント基板を対象として実行した時の処理過程を示
したフローチャートである。

【００６０】図１１〜１４に示すフローチャートにおい
て、太い実線で示す経路は、上記実行時において実際に
実行された処理の経路を示し、破線で示す経路は、上記
実行時において実行されなかった処理の経路を示す。

【００６１】ここでは、ステップＳ１〜Ｓ１０，Ｓ１
３，Ｓ１４，Ｓ２０，Ｓ１５〜Ｓ１９，Ｓ２３〜Ｓ２
９，Ｓ３２，Ｓ３５，Ｓ３３〜Ｓ３４、Ｓ３６の経路で
示す間の処理が実行され、他の処理は実行されなかった
ことを示している。

【００６２】以下、上記処理過程を、実際に実行された
処理をトレースして説明する。但し、ここでは、上記の
定数Ｋ１を２０とし、定数Ｋ２を１０とし、定数Ｋ３を
４０とし、定数Ｋ４を４０とし、定数Ｋ５を１０とし、
定数Ｋ６を３とし、定数Ｋ７を０．００５とし、定数Ｋ
８を３とし、定数Ｋ９を３００とし、定数Ｋ１０を３０
とする。

【００６３】まず、ステップＳ１では、初期条件とし
て、定数Ｋ１＝２０、定数Ｋ２＝１０、定数Ｋ３＝４
０、定数Ｋ４＝４０、定数Ｋ５＝１０、定数Ｋ６＝３、
定数Ｋ７＝０．００５、定数Ｋ８＝３、定数Ｋ９＝３０
０、定数Ｋ１０＝３０を設定する。

【００６４】ステップＳ２では、部品番号ＩＣ１００を
抽出する。ステップＳ３では、ＩＣ１００が高速ＩＣで
あることを確認する。ステップＳ４では、ＩＣ１００の
電源ピンの３番と７番とを抽出する。

【００６５】ステップＳ５，Ｓ６では、電源ピン３番に
注目し、そこに接続されているコンデンサを容量値から
デカップリングコンデンサＤ９１とデカップリングコン
デンサＤ９２に分類する。

【００６６】ステップＳ７では、ＩＣ１００に接続され
ている同電位の電源ピンは、３番以外に７番が存在し、
ｍ＝２であることを確認する。ステップＳ８では、上記
同電位の電源ピン本数が（７）式に示す条件（ｍ≦３）
を満たしているため、対策指示（７）は表示出力しな
い。

【００６７】ステップＳ９では、上記電源ピンとデカッ
プリングコンデンサＤ９１との間の配線経路上にビアが
無いことを確認する。ステップＳ１０では、上記電源ピ
ンとデカップリングコンデンサＤ９１との間の配線経路
上にビアが無いとの条件を満たしているため、対策指示
（２）は表示出力しない。

【００６８】ステップＳ１３では、電源ピン３番とデカ
ップリングコンデンサＤ９１との間の配線構造はマイク
ロストリップであり、配線長は１０．０（ｍｍ）である
ことと、電源ピン７番とデカップリングコンデンサＤ９
１との間の配線構造はマイクロストリップであり、配線
長は２５．０（ｍｍ）であることと、電源ピン３番とデ
カップリングコンデンサＤ９２との間の配線構造はマイ
クロストリップであり、配線長は１５．０（ｍｍ）であ
ることと、電源ピン７番とデカップリングコンデンサＤ
９２との間の配線構造はマイクロストリップであり、配
線長は３０．０（ｍｍ）であることを確認する。

【００６９】ステップＳ１４では、デカップリングコン
デンサＤ９１について、電源ピン７番との配線長が
（２）式に示す条件（Ｌｅｎｇ１≦２０）を満たさない
ため、ステップＳ２０により、対策指示（１）を表示出
力する。

【００７０】ステップＳ１５では、デカップリングコン
デンサＤ９１と上記ビアＧ９２の間の配線構造はマイク
ロストリップであり、配線長は５．０（ｍｍ）であるこ
とと、デカップリングコンデンサＤ９２と上記ビアＧ９
３の間の配線構造はマイクロストリップであり、配線長
は５．０（ｍｍ）であることとを測定する。

【００７１】ステップＳ１６では、デカップリングコン
デンサＤ９１とデカップリングコンデンサＤ９２につい
て、（３）式に示す条件（Ｌｅｎｇ２≦１０）を満たし
ているため、対策指示（３）は表示出力しない。

【００７２】ステップＳ１７では、ＧＮＤピン９番と上
記ビアＧ９１の間の配線構造はマイクロストリップであ
り、配線長（Ｌｅｎｇ３’）は５．０（ｍｍ）であるこ
とと、ビアＧ９１とビアＧ９２の間の配線構造はプレー
ンであり、配線長（Ｌｅｎｇ３’’）は３０．０（ｍ
ｍ）であることと、上記ビアＧ９１とビアＧ９３の間の
配線構造はプレーンであり、配線長は３５．０（ｍｍ）
であることと、デカップリングコンデンサＤ９１につい
て、上記ビアＧ９２とＧＮＤピン９番の間の配線長（Ｌ
ｅｎｇ３＝Ｌｅｎｇ３’＋Ｌｅｎｇ３’’）は３５．０
（ｍｍ）であることと、デカップリングコンデンサＤ９
２について、上記ビアＧ９３とＧＮＤピン９番の間の配
線長は４０．０（ｍｍ）であることとを測定する。

【００７３】ステップＳ１８では、デカップリングコン
デンサＤ９１について、（４）式に示す条件（Ｌｅｎｇ
３≦４０）を満たしているため、対策指示（４）は表示
出力しない。

【００７４】ステップＳ１９では、デカップリングコン
デンサＤ９１と上記ビアＰ１間の配線長（Ｌｅｎｇ４）
として３５．０（ｍｍ）を測定する。ステップＳ２３で
は、デカップリングコンデンサＤ９１について、（５）
式に示す条件（Ｌｅｎｇ４≦４０）を満たしているた
め、対策指示（５）は表示出力しない。

【００７５】ステップＳ２４では、デカップリングコン
デンサＤ９１とデカップリングコンデンサＤ９２の間の
配置距離（Ｌｅｎｇ５）として５．０（ｍｍ）を測定す
る。ステップＳ２５では、（６）式に示す条件（Ｌｅｎ
ｇ５≦１０）を満たしているため、対策指示（６）は表
示出力しない。

【００７６】ステップＳ２６では、デカップリングコン
デンサＤ９１について、Ｌｅｎｇ_{mi cro}＝３５．０（ｍ
ｍ）と、Ｚ０＝２１．０（Ω）と、Ｌ_micro＝１３１
（ｎＨ／ｍ）を算出し、さらに、デカップリングコンデ
ンサＤ９２について、Ｌｅｎｇ_{mi cro}＝４０．０（ｍ
ｍ）と、Ｚ０＝２１．０（Ω）と、Ｌ_micro＝１３１
（ｎＨ／ｍ）を算出する。

【００７７】ステップＳ２７では、（１１）式により、
デカップリングコンデンサＤ９１について、Ｌｅｎｇ
_plane＝３０．０（ｍｍ）と、Ｌ_plane＝０．００５（ｎ
Ｈ／ｍｍ）を設定し、さらに、デカップリングコンデン
サＤ９２について、Ｌｅｎｇ_{pl ane}＝４０．０（ｍｍ）
と、Ｌ_plane＝０．００５（ｎＨ／ｍｍ）を設定する。

【００７８】ステップＳ２８では、（１２），（１３）
式により、デカップリングコンデンサＤ９１について、
Ｌ_total1＝７．７５（ｎＨ）と、デカップリングコンデ
ンサＤ９２について、Ｌ_total2＝８．４５（ｎＨ）を算
出する。

【００７９】ステップＳ２９では、デカップリングコン
デンサＤ９１について、Ｃ_decoup1＝３６（ｐＦ）と、
デカップリングコンデンサＤ９２について、Ｃ_decoup2
＝０．８５（μＦ）を算出する。

【００８０】ステップＳ３２では、デカップリングコン
デンサＤ９１について、仮設計値（即ち、実容量値）＝
１００（ｐＦ）と、上記最適値（Ｃ_decoup1）＝３６
（ｐＦ）とを比較し、同様に、デカップリングコンデン
サＤ９２について、仮設計値（即ち、実容量値）＝０．
１（μＦ）と、上記最適値（Ｃ_decoup2）＝０．８５
（μＦ）とを比較し、この場合はいずれも設計値≒最適
値の条件を満たしていないため、ステップＳ３５にて、
対策指示（８）を表示出力する。

【００８１】ステップＳ３３では、次の電源ピン７番
は、上記チェック済の電源ピン３番と同電位であり、既
にチェック済としてよく、これ以外に他の電源ピンは無
いことを確認する。

【００８２】ステップＳ３４では、ＩＣ１００以外の他
のＩＣが存在しないことを確認する。ステップＳ３６で
は、上記表示出力された対策指示（１），（８）を表示
画面または印字用紙（いずれも図示は省略）に表示して
チェックを終了する。

【００８３】（数式に係る説明）以下、上記フローチャ
ート中の処理の説明で参照した数式を説明する。まず、
ステップＳ３に係る数式として、下記の（１）式があ
る。

【００８４】

【数１】 τｒ≦５ （ｎｓ） …………………………………………………………（１） 次に、ステップＳ１４に係る数式として、下記の（２）
式がある。

【００８５】

【数２】 Ｌｅｎｇ１≦Ｋ１ （ｍｍ） ………………………………………………（２） また、ステップＳ１６に係る数式として、下記の（３）
式がある。

【００８６】

【数３】 Ｌｅｎｇ２≦Ｋ２ （ｍｍ） ………………………………………………（３） また、ステップＳ１８に係る数式として、下記の（４）
式がある。

【００８７】

【数４】 Ｌｅｎｇ３≦Ｋ３ （ｍｍ） ………………………………………………（４） また、ステップＳ２３に係る数式として、下記の（５）
式がある。

【００８８】

【数５】 Ｌｅｎｇ４≦Ｋ４ （ｍｍ） ………………………………………………（５） また、ステップＳ２５に係る数式として、下記の（６）
式がある。

【００８９】

【数６】 Ｌｅｎｇ５≦Ｋ５ （ｍｍ） ………………………………………………（６） 次に、ステップＳ８に係る数式として、下記の（７）式
がある。

【００９０】

【数７】 ｍ≦Ｋ６ ………………………………………………………………………（７） また、ステップＳ２６に係る数式として、下記の
（８），（９），（１０）式がある。

【００９１】

【数８】 Ｚ₀＝８７／［（ε_reff＋１．４１）×ｌｎ（５．９８ｈ／（０．８ｗ＋ｔ） ）］^1/2 ………………………………………………………………………（８）

【００９２】

【数９】 ε_reff＝（ε_r＋１）／２＋（ε_r−１）／（２（１＋１０ｈ／ｗ）^1/2） … …………………………………………………………………………………（９）

【００９３】

【数１０】 Ｌ_micro＝（ε_reff×Ｚ₀／Ｃ₀ ）^1/2………………………………（１０） また、ステップＳ２７に係る条件式として、下記の（１
１）式がある。

【００９４】

【数１１】 Ｌ_plane＝Ｋ７ （ｎＨ／ｍｍ） ………………………………………（１１） さらに、ステップＳ２８に係る条件式として、下記の
（１２），（１３）式がある。

【００９５】

【数１２】 Ｌ_total1＝（Ｌ_micro×Ｌｅｎｇ_micro＋Ｌ_plane×Ｌｅｎｇ_plane）＋Ｋ８ （ ｎＨ） …………………………………………………………………………（１２）

【００９６】

【数１３】 Ｌ_total1＝（Ｌ_micro×Ｌｅｎｇ_micro＋Ｌ_plane×Ｌｅｎｇ_plane）＋Ｋ８ （ ｎＨ） …………………………………………………………………………（１３） 次に、ステップＳ２９に係る条件式として、下記の（１
４），（１５）式、及び、（１６），（１７）式があ
る。

【００９７】

【数１４】 ｆ_decoup1＝Ｋ９ （ＭＨｚ） ………………………………………（１４）

【００９８】

【数１５】 ｆ_decoup2＝Ｋ１０ （ＭＨｚ） ……………………………………（１５）

【００９９】

【数１６】 Ｃ_decoup1＝１／（４π²×ｆ_decoup1 ²Ｌ） ……………………………（１６）

【０１００】

【数１７】 Ｃ_decoup2＝１／（４π²×ｆ_decoup2 ²Ｌ） ……………………………（１７） なお、上記の数式は、下記の意味において使用される。

【０１０１】（１）式により、デカップリングコンデン
サを必要とするＩＣを決定する。（２）式により、上部
の電源ピンからデカップリングコンデンサＤ１までの距
離（Ｌｅｎｇ１）が条件を満たしているか否かを確認す
る。なお、該確認に際しては、符号Ｌｅｎｇ１で示す距
離にわたる配線領域上に、電源ベタ層へのビアが存在し
ないことも確認する。

【０１０２】（３）式により、デカップリングコンデン
サＤ１からＧＮＤベタ層へのビアＧ２までの距離（Ｌｅ
ｎｇ２）が条件を満たしているか否かを確認する。
（４）式により、ＧＮＤベタ層へのビアＧ２からＧＮＤ
ピンまでの距離（Ｌｅｎｇ３）が条件を満たしているか
否かを確認する。但し、ＧＮＤピン側のビア（即ち、Ｇ
ＮＤビア層へのビアＧ１）とデカップリングコンデンサ
Ｄ１側のビア（即ち、ＧＮＤビア層へのビアＧ２）との
間の距離は直線距離により算出する。

【０１０３】（５）式により、デカップリングコンデン
サＤ１の電源ピンとＰｏｗｅｒベタ層へのビアＰ１との
間の距離（Ｌｅｎｇ４）が条件を満たしているか否かを
確認する。

【０１０４】（６）式により、デカップリングコンデン
サＤ１とデカップリングコンデンサＤ２との間の距離
（Ｌｅｎｇ５）が条件を満たしているか否かを確認す
る。但し、デカップリングコンデンサＤ３（図示は省
略）が存在する場合（図示は省略）は、デカップリング
コンデンサＤ２とデカップリングコンデンサＤ３との間
の距離が条件を満たしているか否かを確認する。

【０１０５】（７）式により、デカップリングコンデン
サＤ１へ接続するＩＣ電源ピンの本数が（定数Ｋ６）本
以内であるか否かを確認する。（８）〜（１０）式によ
り、電源配線構造がマイクロストリップ構造の場合にお
いて、マイクロストリップラインの単位長さ当たりの寄
生インダクタンスを計算する。

【０１０６】（１１）式により、電源配線自体が電源プ
レーンまたはグランドプレーンの場合に、該プレーンの
単位長さ当たりの寄生インダクタンスを計算する。（１
２）式により、デカップリングコンデンサＤ１に接続さ
れている複数本の電源配線各々の内で最も長い電源配線
に最も近いＧＮＤピンと、デカップリングコンデンサＤ
１とで構成されるループにおける寄生インダクタンスを
計算する。

【０１０７】（１３）式により、デカップリングコンデ
ンサＤ２に対しても、上記と同様の寄生インダクタンス
を計算する。（１４）式により、デカップリングコンデ
ンサＤ１の自己共振周波数を指定する。

【０１０８】（１５）式により、デカップリングコンデ
ンサＤ２の自己共振周波数を指定する。（１６）式によ
り、デカップリングコンデンサＤ１の容量値を決定す
る。

【０１０９】（１７）式により、デカップリングコンデ
ンサＤ２の容量値を決定する。なお、図５〜７のフロー
チャートで示した処理を実行するプログラムなど、本発
明の実施の形態に係るプリント基板の配線構造チェック
システムに上記の処理を行わせるためのプログラムは、
ＣＤ−ＲＯＭや磁気テープなどのコンピュータ読み取り
可能な記録媒体に格納して配付してもよい。そして、少
なくともマイクロコンピュータ，パーソナルコンピュー
タ，汎用コンピュータを範疇に含むコンピュータが、上
記の記録媒体から上記プログラムを読み出して、実行す
るものとしてもよい。

【０１１０】

【発明の効果】以上に説明したとおり、本発明では、対
象とするプリント基板上の高速ＩＣに接続されたデカッ
プリングコンデンサに対し、該コンデンサに接続された
該高速ＩＣの同電位の電源ピンの本数と、該同電位の電
源ピンと該コンデンサの電源ピンとの間のビアの有無を
チェックすると共に、上記対象とするプリント基板上に
配置された上記デカップリングコンデンサを含む複数の
デカップリングコンデンサの最適な配置位置、及び、最
適な容量値を、簡単な計算式を用いて算出し、仮設計さ
れている上記デカップリングコンデンサの現在の配置位
置、及び、容量値が上記算出結果と大きく異なる場合に
は、当該デカップリングコンデンサの配置位置、及び、
容量値が最適になるように指示するメッセージを出力す
るようにしたので、従来の設計工程を変えることなく、
さらに、設計コストを上げることなく、電源またはグラ
ンドネットが数百ネットもあるような大規模回路におい
て、デカップリングコンデンサの各々が受け持つ、電源
ピン（またはグランドピン）の区別を明確にし、かつ、
上記電源ピン（またはグランドピン）を含む回路におい
て、デカップリングコンデンサの最適な容量値、及び、
最適な配置位置を決定することができる。

【０１１１】また、上記電源ピン周辺で発生すると思わ
れるバウンスノイズを大幅に抑えることができる。さら
に、該バウンスノイズが原因で発生する放射ノイズも大
幅に抑えることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係るプリント基板の配線
構造チェックシステムのチェック対象となる配線基板上
の電源プレーンと配線との関係を示す配線図である。

【図２】本発明の実施の形態に係るプリント基板の配線
構造チェックシステムのチェック対象となるマイクロス
トリップラインと呼ばれる配線構造を示す配線構造図で
ある。

【図３】本発明に係るプリント基板の配線構造チェック
システムのチェック対象となるシングルストリップライ
ンと呼ばれる配線構造を示す配線構造図である。

【図４】本発明に係るプリント基板の配線構造チェック
システムのチェック対象となるダブルストリップライン
と呼ばれる配線構造を示す配線構造図である。

【図５】本発明の実施の形態に係るプリント基板の配線
設計支援方法の配線構造チェックシステムの動作を示す
フローチャート（１／４）である。

【図６】本発明の実施の形態に係るプリント基板の配線
設計支援方法の配線構造チェックシステムの動作を示す
フローチャート（２／４）である。

【図７】本発明の実施の形態に係るプリント基板の配線
設計支援方法の配線構造チェックシステムの動作を示す
フローチャート（３／４）である。

【図８】本発明の実施の形態に係るプリント基板の配線
設計支援方法の配線構造チェックシステムの動作を示す
フローチャート（４／４）である。

【図９】本発明の実施の形態に係るプリント基板の配線
構造チェックシステムのチェック対象となる配線基板上
の配線の１例を示す配線図である。

【図１０】本発明の実施の形態に係るプリント基板の配
線構造チェックシステムのチェック対象となる配線基板
上の配線構造の１例を示す配線構造図である。

【図１１】本発明の実施の形態に係るプリント基板の配
線構造チェックシステムを、図９に示す基板配線を備
え、かつ図１０に示す配線構造を備えたプリント基板を
対象として実行した時の処理過程を示したフローチャー
ト（１／４）である。

【図１２】本発明の実施の形態に係るプリント基板の配
線構造チェックシステムを、図９に示す基板配線を備
え、かつ図１０に示す配線構造を備えたプリント基板を
対象として実行した時の処理過程を示したフローチャー
ト（２／４）である。

【図１３】本発明の実施の形態に係るプリント基板の配
線構造チェックシステムを、図９に示す基板配線を備
え、かつ図１０に示す配線構造を備えたプリント基板を
対象として実行した時の処理過程を示したフローチャー
ト（３／４）である。

【図１４】本発明の実施の形態に係るプリント基板の配
線構造チェックシステムを、図９に示す基板配線を備
え、かつ図１０に示す配線構造を備えたプリント基板を
対象として実行した時の処理過程を示したフローチャー
ト（４／４）である。

【符号の説明】

１……ＩＣ（集積回路）、Ｄ１，Ｄ２……デカップリン
グコンデンサ、Ｇ１，Ｇ２，Ｇ３……ＧＮＤ（接地）ベ
タ層へのビア、Ｐ１……Ｐｏｗｅｒ（電源）ベタ層への
ビア、ＲＧ……ＧＮＤ配線、ＲＰ……Ｐｏｗｅｒ配線

Claims (7)

【特許請求の範囲】
1. 【請求項１】 プリント基板上に仮設計された配線の配
   線構造をチェックするためのプリント基板の配線構造チ
   ェックシステムであって、 前記配線上に存在する部品群リストから全てのＩＣの部
   品番号を抽出すると共に、前記ＩＣ各々の特性仕様を抽
   出し、該特性仕様に含まれる前記ＩＣ周辺パルス電流の
   “立ち上がり時間”から、チェック対象となる高速ＩＣ
   を選別する対象抽出手段と、 前記抽出された高速ＩＣについて、該高速ＩＣに接続さ
   れたコンデンサを全て抽出すると共に、該抽出されたコ
   ンデンサを容量値の小さい順に第１のデカップリングコ
   ンデンサと、第２のデカップリングコンデンサのグルー
   プに分類する分類手段と、 前記高速ＩＣの電源ピンの内、前記第１のデカップリン
   グコンデンサの電源ピンと接続されている同電位の電源
   ピンの本数が所定の本数を超える場合に第１の対策指示
   を表示する第１の対策表示手段と、 前記同電位の電源ピンから前記第１のデカップリングコ
   ンデンサに至る配線経路上にビアが存在する場合に第２
   の対策指示を表示する第２の対策指示を表示する手段
   と、 前記第１と第２のデカップリングコンデンサの最適配置
   を異なる複数のチェック項目を反映した複数の数式によ
   り求める最適配置計算手段と、 前記第１と第２のデカップリングコンデンサの仮設計と
   して与えられた配置を、前記複数の数式により求めた最
   適配置の各々と照合してチェックすると共に、前記比較
   対象間に所定の限界を超える不一致が存在する場合に、
   第３の対策指示を表示する第３の対策表示手段と、 前記第１と第２のデカップリングコンデンサが備えるべ
   き最適容量値をそれぞれ計算する最適容量値計算手段
   と、 前記第１と第２のデカップリングコンデンサに仮設計と
   して与えられた容量値と前記最適容量値とを比較する比
   較手段と、 前記比較対象間に所定の限界を超える不一致が存在する
   場合に、第４の対策指示を表示する第４の対策表示手段
   と、 を有することを特徴とするプリント基板の配線構造チェ
   ックシステム。
2. 【請求項２】 前記同電位の電源ピンから前記第１のデ
   カップリングコンデンサに至る配線長が所定の第１の配
   線長を超える場合に、第５の対策指示を表示する第５の
   対策表示手段を備えたことを特徴とする請求項１記載の
   プリント基板の配線構造チェックシステム。
3. 【請求項３】 前記第１のデカップリングコンデンサの
   接地ピンから該接地ピンに接続された接地ベタ層へのビ
   アまでの距離、または、前記第２のデカップリングコン
   デンサの接地ピンから該接地ピンに接続された接地ベタ
   層へのビアまでの距離のいずれかが所定の第２の配線長
   を超える場合に、第６の対策指示を表示する第６の対策
   表示手段を備えたことを特徴とする請求項１記載のプリ
   ント基板の配線構造チェックシステム。
4. 【請求項４】 前記第１のデカップリングコンデンサの
   接地ピンに接続された接地ベタ層へのビアから前記高速
   ＩＣの接地ピンに至る配線長が所定の第３の配線長を超
   える場合に、第７の対策指示を表示する第７の対策表示
   手段を備えたことを特徴とする請求項１記載のプリント
   基板の配線構造チェックシステム。
5. 【請求項５】 前記第１のデカップリングコンデンサと
   電源ベタ層との間の配線長が所定の第４の配線長を超え
   る場合に、第８の対策指示を表示する第８の対策表示手
   段を備えたことを特徴とする請求項１記載のプリント基
   板の配線構造チェックシステム。
6. 【請求項６】 前記第１のデカップリングコンデンサと
   前記第２のデカップリングコンデンサとの間の配線長が
   所定の第５の配線長を超える場合に、第９の対策指示を
   表示する第９の対策表示手段を備えたことを特徴とする
   請求項１記載のプリント基板の配線構造チェックシステ
   ム。
7. 【請求項７】 前記配線構造の型が、マイクロストリッ
   プライン、シングルストリップライン、ダブルストリッ
   プラインのいずれか１つであることを特徴とする請求項
   １記載のプリント基板の配線構造チェックシステム。