JPH0722594A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0722594A JPH0722594A JP5150854A JP15085493A JPH0722594A JP H0722594 A JPH0722594 A JP H0722594A JP 5150854 A JP5150854 A JP 5150854A JP 15085493 A JP15085493 A JP 15085493A JP H0722594 A JPH0722594 A JP H0722594A
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- JP
- Japan
- Prior art keywords
- output
- clock
- semiconductor integrated
- integrated circuit
- circuit device
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- Pending
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Abstract
(57)【要約】
【目的】 半導体集積回路装置に設けられた有限な数の
端子を、電源端子として費やすことなく、入力信号や出
力信号のための端子として最大限に有効活用できるよう
にする。 【構成】 入出力領域１２内の単位入出力セルに、フリ
ップフロップ１８と、クロック遅延用バッファ回路２０
と、クロックスルー用配線とを設けて、出力バッファの
スイッチング時期をシフトできるようにする。
端子を、電源端子として費やすことなく、入力信号や出
力信号のための端子として最大限に有効活用できるよう
にする。 【構成】 入出力領域１２内の単位入出力セルに、フリ
ップフロップ１８と、クロック遅延用バッファ回路２０
と、クロックスルー用配線とを設けて、出力バッファの
スイッチング時期をシフトできるようにする。
Description
【０００１】
【産業上の利用分野】本発明は、ＳｉやＧａＡｓなどか
らなる半導体基板の上や該基板の内部にトランジスタ、
ダイオード、抵抗、およびコンデンサなどを作りつけ、
その表面を薄い絶縁物膜（主としてＳｉＯ2 膜）で覆っ
たのち、その上から導電性膜で配線や端子を取り付ける
ようにした半導体集積回路装置に係り、特に、半導体集
積回路装置のパッケージに設定する電源端子の数を、設
計者が任意に決定することができるようにした半導体集
積回路装置に関する。
らなる半導体基板の上や該基板の内部にトランジスタ、
ダイオード、抵抗、およびコンデンサなどを作りつけ、
その表面を薄い絶縁物膜（主としてＳｉＯ2 膜）で覆っ
たのち、その上から導電性膜で配線や端子を取り付ける
ようにした半導体集積回路装置に係り、特に、半導体集
積回路装置のパッケージに設定する電源端子の数を、設
計者が任意に決定することができるようにした半導体集
積回路装置に関する。
【０００２】
【従来の技術】周知の如く、半導体集積回路装置に設け
られる電源端子の数は、出力バッファが動作する際、Ｖ
DD〜ＶSS間に瞬時に流れるスイッチング電流量に比例し
て増加させる必要がある。
られる電源端子の数は、出力バッファが動作する際、Ｖ
DD〜ＶSS間に瞬時に流れるスイッチング電流量に比例し
て増加させる必要がある。
【０００３】しかし、半導体集積回路装置に設けること
ができる端子の数は限られており、このような有限な数
の端子を電源端子として費やすことは、入力信号や出力
信号のための信号端子として使用できる端子の数が減少
することを意味する。従って、増加する電源端子の数
は、できるだけ少なく抑えることが必要となる。
ができる端子の数は限られており、このような有限な数
の端子を電源端子として費やすことは、入力信号や出力
信号のための信号端子として使用できる端子の数が減少
することを意味する。従って、増加する電源端子の数
は、できるだけ少なく抑えることが必要となる。
【０００４】このような理由から、従来は、半導体集積
回路装置の製造工程などを決定するいわゆるプロセス開
発の時点で、次の方法が採られていた。
回路装置の製造工程などを決定するいわゆるプロセス開
発の時点で、次の方法が採られていた。
【０００５】電源の配線を太くし、布線抵抗を小さく
する。
する。
【０００６】出力バッファのスルーレート（出力パル
ス電圧の変化分に対する立上がり時間の最大時間変化
率）を遅くして、スイッチングに伴って発生する瞬時電
流の値を小さくする。
ス電圧の変化分に対する立上がり時間の最大時間変化
率）を遅くして、スイッチングに伴って発生する瞬時電
流の値を小さくする。
【０００７】シリコンチップをマウントするアイラン
ドを、リードフレームと一体化する。
ドを、リードフレームと一体化する。
【０００８】
【発明が解決しようとする課題】しかしながら、通常、
半導体集積回路装置の製造工程が決まった時点で、いく
つの出力の同時動作に対して、電源を追加するかが決定
される。
半導体集積回路装置の製造工程が決まった時点で、いく
つの出力の同時動作に対して、電源を追加するかが決定
される。
【０００９】即ち、半導体集積回路装置の回路設計段階
において、出力バッファの駆動能力と、同時に動作する
本数によって、増加すべき電源端子の数が一義的に決定
されていた。
において、出力バッファの駆動能力と、同時に動作する
本数によって、増加すべき電源端子の数が一義的に決定
されていた。
【００１０】このため、上記プロセス開発の終了後に製
品化された半導体集積回路装置については、その後に回
路設計者によって、増加させられる電源端子の数を任意
に決定することができないという問題点があった。
品化された半導体集積回路装置については、その後に回
路設計者によって、増加させられる電源端子の数を任意
に決定することができないという問題点があった。
【００１１】本発明回路は、前記従来の問題点を解消す
べく成されたものであり、半導体集積回路装置の回路設
計者が、半導体集積回路装置に設けることができる有限
な数の端子を、電源端子として費やすことなく、入力信
号や出力信号のための信号端子として最大限に有効活用
できるような半導体集積回路装置を提供することを目的
とする。
べく成されたものであり、半導体集積回路装置の回路設
計者が、半導体集積回路装置に設けることができる有限
な数の端子を、電源端子として費やすことなく、入力信
号や出力信号のための信号端子として最大限に有効活用
できるような半導体集積回路装置を提供することを目的
とする。
【００１２】
【課題を達成するための手段】本発明は、半導体集積回
路装置において、出力バッファ若しくは双方向バッファ
が配置される入出力領域内に、フリップフロップと、ク
ロック遅延用バッファ回路と、クロックスルー用配線と
を設け、出力バッファのスイッチング時期をシフト可能
とすることにより、前記課題を解決したものである。
路装置において、出力バッファ若しくは双方向バッファ
が配置される入出力領域内に、フリップフロップと、ク
ロック遅延用バッファ回路と、クロックスルー用配線と
を設け、出力バッファのスイッチング時期をシフト可能
とすることにより、前記課題を解決したものである。
【００１３】
【作用】本発明は、出力バッファの、駆動能力と同時に
動作する本数、によって決定される電源の本数が、出力
バッファの構成によって変えられることに着目して、な
されたもので、クロック信号に同期して出力されるデー
タ信号が発生する入出力領域内に、従来では内部コア領
域内に配置・配線されるフリップフロップ回路と、クロ
ックスルー用配線を設けると共に、更に、従来では必要
とされなかったクロック遅延用バッファ回路も設けたも
のである。
動作する本数、によって決定される電源の本数が、出力
バッファの構成によって変えられることに着目して、な
されたもので、クロック信号に同期して出力されるデー
タ信号が発生する入出力領域内に、従来では内部コア領
域内に配置・配線されるフリップフロップ回路と、クロ
ックスルー用配線を設けると共に、更に、従来では必要
とされなかったクロック遅延用バッファ回路も設けたも
のである。
【００１４】このため、半導体集積回路装置における電
源の数を増加させる要因となる、同時に出力される信号
を、回路設計者が意図的にシフトさせることができ、同
時に動作する出力バッファによって生み出されるＶDD−
ＶSS間を瞬時に流れる電流量を最小限に抑えて、半導体
集積回路装置に設ける電源数の増加を極力少なくするこ
とができる。
源の数を増加させる要因となる、同時に出力される信号
を、回路設計者が意図的にシフトさせることができ、同
時に動作する出力バッファによって生み出されるＶDD−
ＶSS間を瞬時に流れる電流量を最小限に抑えて、半導体
集積回路装置に設ける電源数の増加を極力少なくするこ
とができる。
【００１５】従って、半導体集積回路装置の回路設計者
は、半導体集積回路装置のパッケージに設けることがで
きる有限な数の端子を、電源端子として費やすことな
く、入力信号や出力信号のための信号端子として、最大
限に有効活用できるようになる。
は、半導体集積回路装置のパッケージに設けることがで
きる有限な数の端子を、電源端子として費やすことな
く、入力信号や出力信号のための信号端子として、最大
限に有効活用できるようになる。
【００１６】
【実施例】以下、図面を参照して本発明の実施例につい
て詳細に説明する。
て詳細に説明する。
【００１７】図１は、本実施例を説明するためのチップ
全体の構成説明図である。この図において、１０はチッ
プの内部領域、１２は入出力領域（以下、Ｉ／Ｏ領域と
称する）、１４は単位入出力セル（以下、単位Ｉ／Ｏセ
ルと称する）、１６はクロック信号導入路である。内部
回路へのクロックは、誤動作防止のため、外部から入力
された後、Ｉ／Ｏ領域内の全ての単位Ｉ／Ｏセルを通っ
てから供給される。
全体の構成説明図である。この図において、１０はチッ
プの内部領域、１２は入出力領域（以下、Ｉ／Ｏ領域と
称する）、１４は単位入出力セル（以下、単位Ｉ／Ｏセ
ルと称する）、１６はクロック信号導入路である。内部
回路へのクロックは、誤動作防止のため、外部から入力
された後、Ｉ／Ｏ領域内の全ての単位Ｉ／Ｏセルを通っ
てから供給される。
【００１８】図２及び図３は、本実施例の要部の構成を
示すブロック図であり、両方の図が共に図１の単位Ｉ／
Ｏセル１４内部の電気回路を示している。
示すブロック図であり、両方の図が共に図１の単位Ｉ／
Ｏセル１４内部の電気回路を示している。
【００１９】また、これらの図において、１８は同期出
力用のフリップフロップ回路、２０はクロック遅延用バ
ッファ回路、２２は従来からある出力バッファ回路、２
４はデータ信号入力路、２６はデータ信号出力路、２８
はクロック信号入力路、３０はクロック信号出力路であ
る。
力用のフリップフロップ回路、２０はクロック遅延用バ
ッファ回路、２２は従来からある出力バッファ回路、２
４はデータ信号入力路、２６はデータ信号出力路、２８
はクロック信号入力路、３０はクロック信号出力路であ
る。
【００２０】なお、クロック信号入力路２８からクロッ
ク信号出力路３０に至るラインによって、クロックスル
ー用配線が構成されている。
ク信号出力路３０に至るラインによって、クロックスル
ー用配線が構成されている。
【００２１】従来の出力バッファは、出力バッファ回路
２２のみで構成されていたのに対し、本発明により、フ
リップフロップ回路１８、クロック遅延用バッファ回路
２０及びクロックスルー用配線を、予めＩ／Ｏ領域１２
内に追加している。
２２のみで構成されていたのに対し、本発明により、フ
リップフロップ回路１８、クロック遅延用バッファ回路
２０及びクロックスルー用配線を、予めＩ／Ｏ領域１２
内に追加している。
【００２２】ところで、図２の電気回路は、クロック信
号入力路２８から入力されたクロック信号が、クロック
遅延用バッファ回路２０により所定時間だけ遅延させら
れた後、クロック信号出力路３０とフリップフロップ回
路１８のクロック端子ＣＫに同時に送出されるように構
成されている。
号入力路２８から入力されたクロック信号が、クロック
遅延用バッファ回路２０により所定時間だけ遅延させら
れた後、クロック信号出力路３０とフリップフロップ回
路１８のクロック端子ＣＫに同時に送出されるように構
成されている。
【００２３】また、図３の電気回路は、クロック信号入
力路２８から入力されたクロック信号が、クロック遅延
用バッファ回路２０を経由することなく、クロック信号
出力路３０とフリップフロップ回路１８のＣＫ端子に、
直接かつ同時に送出されるように構成されている。
力路２８から入力されたクロック信号が、クロック遅延
用バッファ回路２０を経由することなく、クロック信号
出力路３０とフリップフロップ回路１８のＣＫ端子に、
直接かつ同時に送出されるように構成されている。
【００２４】図２のような要部構成ブロック回路からな
る本実施例においては、上記クロックスルー用配線、フ
リップフロップ回路１８、及びクロック遅延用バッファ
回路２０によって出力バッファが構成されている。
る本実施例においては、上記クロックスルー用配線、フ
リップフロップ回路１８、及びクロック遅延用バッファ
回路２０によって出力バッファが構成されている。
【００２５】このため、クロック信号入力路２８から入
力されたクロック信号は、図２の状態において、クロッ
ク遅延用バッファ回路２０により所定時間だけ遅延させ
られた後、クロック信号出力路３０とフリップフロップ
回路１８のＣＫ端子へ同時に送出される。
力されたクロック信号は、図２の状態において、クロッ
ク遅延用バッファ回路２０により所定時間だけ遅延させ
られた後、クロック信号出力路３０とフリップフロップ
回路１８のＣＫ端子へ同時に送出される。
【００２６】また、データ信号入力路２４から入力され
たデータ信号は、フリップフロップ回路１８のデータ端
子Ｄに送出され、フリップフロップ回路１８による信号
処理を経て、出力端子Ｑから出力バッファ回路２２へ送
出される。また、この信号は、出力バッファ回路２２を
経た後、データ信号出力路２６から外部に送出される。
たデータ信号は、フリップフロップ回路１８のデータ端
子Ｄに送出され、フリップフロップ回路１８による信号
処理を経て、出力端子Ｑから出力バッファ回路２２へ送
出される。また、この信号は、出力バッファ回路２２を
経た後、データ信号出力路２６から外部に送出される。
【００２７】一方、図３の状態においては、クロック信
号入力路２８から入力されたクロック信号が、上述のよ
うにクロック遅延用バッファ回路２０を経由することな
く、クロック出力路３０とフリップフロップ回路１８の
ＣＫ端子に、直接かつ同時に送出される。
号入力路２８から入力されたクロック信号が、上述のよ
うにクロック遅延用バッファ回路２０を経由することな
く、クロック出力路３０とフリップフロップ回路１８の
ＣＫ端子に、直接かつ同時に送出される。
【００２８】また、データ入力路２４から入力されたデ
ータ信号は、フリップフロップ回路１８のＤ端子に送出
され、フリップフロップ回路１８による信号処理を経
て、出力端子Ｑから出力バッファ回路２２へ送出され
る。また、この信号は出力バッファ回路２２を経た後、
データ信号出力路２６から外部に送出される。
ータ信号は、フリップフロップ回路１８のＤ端子に送出
され、フリップフロップ回路１８による信号処理を経
て、出力端子Ｑから出力バッファ回路２２へ送出され
る。また、この信号は出力バッファ回路２２を経た後、
データ信号出力路２６から外部に送出される。
【００２９】このため、半導体集積回路装置の回路設計
者は、例えば配線層の設定によって、図１の単位Ｉ／Ｏ
セル１４として、図２と図３のいずれを選択するかによ
って、フリップフロップ回路１８の動作時刻を、クロッ
ク遅延用バッファ回路２０による遅延量刻みでフレキシ
ブルに決定できるようになる。
者は、例えば配線層の設定によって、図１の単位Ｉ／Ｏ
セル１４として、図２と図３のいずれを選択するかによ
って、フリップフロップ回路１８の動作時刻を、クロッ
ク遅延用バッファ回路２０による遅延量刻みでフレキシ
ブルに決定できるようになる。
【００３０】すなわち、図２のような単位Ｉ／Ｏセルを
選択し、図１の単位Ｉ／Ｏセル１４として並べることに
より、各単位Ｉ／Ｏセルにおけるフリップフロップ回路
１８の出力端子Ｑに、所定時間 tD だけシフトした信号
が出力されるようになる。このため、回路設計者は、半
導体集積回路装置の仕様としては同期した同時出力であ
るにも拘らず、同時出力とはみなされない出力、換言す
るならば、電源を付加する必要のない出力を、単位Ｉ／
Ｏセルの選択をすることのみで容易に生むことができる
ようになる。
選択し、図１の単位Ｉ／Ｏセル１４として並べることに
より、各単位Ｉ／Ｏセルにおけるフリップフロップ回路
１８の出力端子Ｑに、所定時間 tD だけシフトした信号
が出力されるようになる。このため、回路設計者は、半
導体集積回路装置の仕様としては同期した同時出力であ
るにも拘らず、同時出力とはみなされない出力、換言す
るならば、電源を付加する必要のない出力を、単位Ｉ／
Ｏセルの選択をすることのみで容易に生むことができる
ようになる。
【００３１】従って、従来は、クロックに同期して出力
される信号が変化した時、ＶDD−Ｖ SS間を流れる電流量
は、スイッチング時刻を t0 とすると、図４の如くであ
ったのが、本発明によると、スイッチング時刻を、
t0 ， t1 ， t2 ，・・・とシフトして、図５に示す如
く平均化することができる。
される信号が変化した時、ＶDD−Ｖ SS間を流れる電流量
は、スイッチング時刻を t0 とすると、図４の如くであ
ったのが、本発明によると、スイッチング時刻を、
t0 ， t1 ， t2 ，・・・とシフトして、図５に示す如
く平均化することができる。
【００３２】よって、パッケージに設定する電源端子の
追加量を軽減することができる。
追加量を軽減することができる。
【００３３】
【発明の効果】以上詳しく説明したように、本発明によ
れば、出力バッファに、フリップフロップと、クロック
遅延用バッファ回路と、クロックスルー用配線とを設け
たので、従来は、半導体集積回路装置の回路設計者が減
少させることができなかった電源用端子の数を削減でき
るようになる。従って、パッケージに設定された有限な
端子の数を、信号入出力用として、最大限に有効活用で
きるようになる。
れば、出力バッファに、フリップフロップと、クロック
遅延用バッファ回路と、クロックスルー用配線とを設け
たので、従来は、半導体集積回路装置の回路設計者が減
少させることができなかった電源用端子の数を削減でき
るようになる。従って、パッケージに設定された有限な
端子の数を、信号入出力用として、最大限に有効活用で
きるようになる。
【図１】本発明の実施例を説明するためのチップ全体の
構成説明図
構成説明図
【図２】本実施例で用いられる単位Ｉ／Ｏセルの、クロ
ックをシフトした配線状態を示すブロック図
ックをシフトした配線状態を示すブロック図
【図３】同じく、クロックをシフトしない配線状態を示
すブロック図
すブロック図
【図４】従来例におけるＶDD〜ＶSS間に流れる電流と時
間の関係を示す図
間の関係を示す図
【図５】本実施例におけるＶDD〜ＶSS間に流れる電流と
時間の関係を示す図
時間の関係を示す図
【符号の説明】 １０…内部領域 １２…Ｉ／Ｏ領域 １４…単位Ｉ／Ｏセル １８…フリップフロップ回路 ２０…クロック遅延用バッファ回路 ２２…出力バッファ回路 ２４…データ信号入力路 ２６…データ信号出力路 ２８…クロック信号入力路 ３０…クロック信号出力路
Claims (1)
- 【請求項１】出力バッファ若しくは双方向バッファが配
置される入出力領域内に、 フリップフロップと、 クロック遅延用バッファ回路と、 クロックスルー用配線とを具備し、 出力バッファのスイッチング時期をシフト可能としたこ
とを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5150854A JPH0722594A (ja) | 1993-06-22 | 1993-06-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5150854A JPH0722594A (ja) | 1993-06-22 | 1993-06-22 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0722594A true JPH0722594A (ja) | 1995-01-24 |
Family
ID=15505827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5150854A Pending JPH0722594A (ja) | 1993-06-22 | 1993-06-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722594A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7205815B2 (en) | 2003-11-25 | 2007-04-17 | Samsung Electronics Co., Ltd. | Method and integrated circuit apparatus for reducing simultaneously switching output |
| US7411282B2 (en) | 2004-03-30 | 2008-08-12 | Kabushiki Kaisha Toshiba | LSI package provided with interface module, and transmission line header employed in the package |
-
1993
- 1993-06-22 JP JP5150854A patent/JPH0722594A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7205815B2 (en) | 2003-11-25 | 2007-04-17 | Samsung Electronics Co., Ltd. | Method and integrated circuit apparatus for reducing simultaneously switching output |
| US7411282B2 (en) | 2004-03-30 | 2008-08-12 | Kabushiki Kaisha Toshiba | LSI package provided with interface module, and transmission line header employed in the package |
| US7667311B2 (en) | 2004-03-30 | 2010-02-23 | Kabushiki Kaisha Toshiba | LSI package provided with interface module, and transmission line header employed in the package |
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