JP2000200114A

JP2000200114A - クロック分配回路

Info

Publication number: JP2000200114A
Application number: JP11002315A
Authority: JP
Inventors: Kenichiro Anjo; 健一朗安生; Masayuki Mizuno; 正之水野
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-01-07
Filing date: 1999-01-07
Publication date: 2000-07-18
Also published as: US6378080B1

Abstract

(57)【要約】【課題】クロック信号、特に高周波数のクロック信号
を小さなクロックスキューで分配することができるクロ
ック分配回路を提供する。【解決手段】分配回路は、複数個の回路を有する複数
個のブロックと、前記各ブロックにクロック信号を分配
する第１のクロックドライバと、前記各ブロックに設け
られそのブロック２０１内の前記各回路２０５ａ乃至２
０５ｚにクロック信号を分配する第２のクロックドライ
バ２０２と、前記第１のクロックドライバと前記各第２
のクロックドライバとを前記クロック信号が前記各第２
のクロックドライバに同位相で到達するように接続する
第１の配線と、前記第２のクロックドライバ２０２と前
記各回路２０５ａ乃至２０５ｚとを接続し伝送線路から
なる第２の配線２０４と、を有する。第２の配線２０４
の最長長さは、許容されるクロックスキューと第２の配
線２０４を伝播する電磁波の伝播速度との積以下であ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路に使
用されるクロック分配回路に関し、特に、クロックスキ
ューの低減を図ったクロック分配回路に関する。

【０００２】

【従来の技術】近時、大規模集積回路（ＬＳＩ）におけ
るクロック周波数は急激に上昇してきており、速いもの
では１ＧＨｚもの周波数に達している。クロック周波数
の上昇は、クロック同期回路がＬＳＩ設計手法の主流に
なっている現在においては、ＬＳＩの性能を直接向上さ
せることができるため、極めて意義のある技術である。
従来の電子計算機等に使用されているＬＳＩでは、クロ
ック参照端子間での位相差をできるだけ低減するように
クロックを分配する方法として、種々の構成が提案され
ている。例えば、ツリー構造のクロック分配回路及びメ
ッシュ型のクロック分配回路が主に使用されている。ツ
リー構造のクロック分配回路は、特開平５−２３３０９
２号公報及び特開平９−３０７０６９号公報等に記載さ
れており、メッシュ型のクロック分配回路は、特開平６
−２４４２８２号公報等に記載されている。

【０００３】図１１は従来のツリー構造のクロック分配
回路を示す回路図である。従来のツリー構造のクロック
分配回路においては、ＬＳＩチップ７０２にクロック信
号が入力される入力端子７０１が設けられており、入力
端子７０１には、インバータ７０３乃至７０５が直列に
接続されている。そして、インバータ７０５には等長且
つ幅が等しいクロック分配配線７１２Ｌ及び７１２Ｒが
接続されている。更に、クロック分配配線７１２Ｌの末
端には、インバータ７０６ａ及び７０６ｂが接続され、
クロック分配配線７１２Ｒの末端には、インバータ７０
６ｃ及び７０６ｄが接続されている。更にまた、インバ
ータ７０６ａ乃至７０６ｄには、等長等幅の配線が夫々
設けられており複数個のインバータ７０７ａ乃至７０７
ｄ、７０８ａ乃至７０８ｄ、７０９ａ乃至７０９ｄ、７
１０ａ乃至７１０ｄ及び７１１ａ乃至７１１ｄが接続さ
れている。

【０００４】このように構成された従来のクロック分配
回路においては、各配線が等長等幅に形成されているの
で、末端に到達するクロックのクロックスキューが低減
されている。また、ツリー末端のバッファからクロック
を参照する複数個の端子まで複数の等長の配線が使用さ
れているので、クロックスキューが低減されている。前
述の特開平５−２３３０９２号公報に記載されたクロッ
ク分配回路はこのような構成となっている。

【０００５】また、前述の特開平９−３０７０６９号公
報に記載された従来のクロック分配回路では、クロック
ツリーの各節での配線遅延を調整するために遅延用バッ
ファが挿入されている。そして、このような構成とする
ことにより、クロックツリーの各段での位相が揃えられ
ている。

【０００６】図１２は従来のメッシュ型のクロック分配
回路を示す回路図である。従来のメッシュ型クロック分
配回路においては、ＬＳＩチップ８０２が複数のブロッ
ク８０１に区画されており、各ブロック８０１内にメッ
シュ状に交差した配線８０６が設けられている。更に、
入力端子８０５に入力されたクロック信号を複数のブロ
ック８０１に分配するバッファ８０４がクロックドライ
バとして設けられている。そして、バッファ８０４から
各ブロック８０１まで等長等幅に形成されたクロック分
配配線８０３が設けられている。

【０００７】このように構成された従来のクロック分配
回路においては、メッシュ状の配線が使用されているの
で、配線抵抗を並列抵抗と考えることができ、配線抵抗
が小さい。このため、各格子点におけるクロック信号の
電圧変化のタイミングの相違は無視できる程度となる。
前述の特開平６−２４４２８２号公報に記載されたクロ
ック分配回路はこのような構成となっている。

【０００８】また、他のクロック分配回路として、可変
遅延調整器及び位相比較器を有するＰＬＬ（Phase lock
ed Loop）又はＤＬＬ（Delay locked Loop）等を利用し
た複数個のブロック内分配回路がＬＳＩ内部に配置され
たものが特開平６−２８２３５０号公報に記載されてい
る。

【０００９】この公報に記載された従来のクロック分配
回路においては、ＰＬＬ及びＤＬＬ等が常に互いの位相
を比較及び調整しながら、クロック参照端子で同位相の
クロックを提供している。この回路によれば、各クロッ
ク分配配線の容量に差があった場合でも、末端に同位相
のクロックが分配される。

【００１０】また、可変遅延調整器を使用した周波数逓
倍器をクロックツリーの節の部分に配置されたクロック
分配回路が特開平７−２５３８２５号公報に記載されて
いる。この従来のクロック分配回路では、外部から入力
されたクロックが内部で逓倍され、より高速なクロック
が生成されている。

【００１１】これらのクロック分配回路は、いずれもク
ロック配線には配線の抵抗成分及び容量成分が存在する
との仮定の下に設計されている。なお、設計されたクロ
ック分配回路がクロックスキュー許容値を満たすか否か
は、クロックの立ち上がり時間を配線の負荷容量と抵抗
成分との積で求める回路のモデリング方法により検証さ
れ、許容値を満たす場合には設計されたものが回路化さ
れる。

【００１２】しかし、１９９５年９月に発行された「ア
イビーエムジャーナルオブリサーチアンドディベロップ
メント（IBM Journal of Research and Development vo
l. 39, No.5）５４７乃至５６６頁」では、３００ＭＨ
ｚの周波数で動作するマイクロプロセッサにおいて、１
ｃｍの長さの配線では配線の伝播遅延時間は１３０乃至
３７０ｐ秒であり、伝播信号の立ち上がり時間は１００
乃至９００ｐ秒となり、信号の立ち上がり立ち下がり時
間に対して伝播遅延時間が無視できない状況となってい
ることが示されている。また、このような状況では、配
線を容量成分及び抵抗成分のみを考慮したＲＣ分布定数
回路としてではなく、更にインダクタンスを考慮に入れ
た伝送線路として扱う必要があることが示されている。

【００１３】

【発明が解決しようとする課題】しかしながら、前述の
公報に記載されたクロック分配回路は、いずれもＲＣ分
布定数回路として設計されたクロック分配回路であるた
め、高周波で動作させようとする場合に問題が生じる。

【００１４】例えば、特開平５−２３３０９２号公報又
は特開平６−２４４２８２号公報に記載された従来のク
ロック分配回路では、いずれも抵抗成分及び容量成分の
みによって信号の伝播特性が決定されることが仮定され
ており、クロックの立ち上がり時間と信号線の信号伝播
時間とが等しくインダクタンス成分が無視できない条件
下では正しく動作しない。クロックの立ち上がり時間
が、例えばクロック周期の１０％である場合には、信号
線の伝播時間は１ｃｍで１３０乃至３７０ｐ秒となるた
め、その場合には３００ＭＨｚを超える周波数でインダ
クタンスが無視できなくなる。

【００１５】また、特開平６−２８２３５０号公報に記
載された可変遅延調整器及び位相比較器を使用したＰＬ
Ｌ又はＤＬＬ等の回路においては、例えば、周波数が１
ＧＨｚを超えると回路構成が極めて困難となる。例え
ば、１９９７年２月に発行された「アイ・イー・イー・
イー・インターナショナルソリッドステートサーキッツ
カンファレンス（IEEE International Solid-State Cir
cuits Conference）３３０乃至３３１頁」に記載された
技術では、ＰＬＬそれ自体のジッタのみで１５４ｐ秒と
なり、ＬＳＩ上に搭載した場合には、電源ノイズ等の不
確定要素の影響によりジッタは増加する。また、同文献
の３３２乃至３３３頁に記載された技術では、ＤＬＬそ
の自体のジッタは６８ｐ秒であるものの、１ＭＨｚの電
源雑音が加わった場合には４００ｐ秒ものジッタになる
ことが示されている。このように、ＰＬＬ及びＤＬＬは
電源ノイズ等の電気的な不確定要素の影響を大きく受け
るため、ＬＳＩ上に搭載した際にジッタを約１００ｐ秒
以下とすることはできない。このため、ＰＬＬ及びＤＬ
Ｌを使用して位相調整を行うクロック分配回路であって
許容されるクロックスキューがクロック周期の約１０％
以下である回路においては、クロック周波数が１ＧＨｚ
を超えるとクロックの分配ができなくなってしまう。

【００１６】更に、前述の従来のクロック分配回路はＲ
Ｃ分布定数回路として設計されているため、デバイス製
造ばらつきの影響を受けやすい。このデバイス製造ばら
つきによる影響は、トランジスタの出力抵抗（オン電
流）がばらつくことに及ぶ。この現象は全く同一のトラ
ンジスタの電源電圧の変化により生じる現象としてとら
えることができる。即ち、ある２つのインバータ間の線
路において、トランジスタの電源電圧が変化した場合に
信号の伝播遅延時間の差がどの程度生じるかにより、ク
ロックスキューのデバイスばらつき特性を示すことがで
きる。文献「アイ・イー・イー・イー・トランザクショ
ンズオンエレクトロンデバイセズ（IEEE Transactions
on Electron Devices, pp.118-124 January, 1998」に
記載されたＲＣ分布定数回路における伝播遅延時間Ｔｐ
ｄを導出する数式が示されている。これを下記数式１に
示す。

【００１７】

【数１】

【００１８】但し、Ｒ_intは配線の単位長さ当たりの抵
抗、Ｃ_intは配線の単位長さ当たりの容量、Ｃ_Lは配線の
負荷容量、Ｒ_trはバッファの出力抵抗である。

【００１９】伝播遅延時間Ｔｐｄを導出する数式１に
は、トランジスタの出力抵抗であるＲ _trが存在してお
り、ＲＣ分布定数回路で設計された配線の伝播遅延時間
はトランジスタのデバイスばらつきに影響されることが
示される。従って、このように設計されたクロック分配
回路においては、クロックスキューのばらつきが生じる
という問題点がある。

【００２０】また、特開平９−５１２０７号公報には、
配線長を調節することにより絶対遅延時間の差を減少さ
せることが可能なマイクロストリップ伝送線路基板が開
示されている。しかし、この従来の伝送線路基板をクロ
ック分配回路に適用しても、高周波数のクロック信号に
おけるクロックスキューを効果的に抑制することはでき
ない。

【００２１】本発明はかかる問題点に鑑みてなされたも
のであって、クロック信号、特に高周波数のクロック信
号を小さなクロックスキューで分配することができるク
ロック分配回路を提供することを目的とする。

【００２２】

【課題を解決するための手段】本発明に係るクロック分
配回路は、複数個の回路を有する複数個のブロックと、
前記各ブロックにクロック信号を分配する第１のクロッ
クドライバと、前記各ブロックに設けられそのブロック
内の前記各回路にクロック信号を分配する第２のクロッ
クドライバと、前記第１のクロックドライバと前記各第
２のクロックドライバとを前記クロック信号が前記各第
２のクロックドライバに同位相で到達するように接続す
る第１の配線と、前記第２のクロックドライバと前記各
回路とを接続し伝送線路からなる第２の配線と、を有
し、前記第２の配線の最長長さは、許容されるクロック
スキューと前記第２の配線を伝播する電磁波の伝播速度
との積以下であることを特徴とする。

【００２３】本発明に係る他のクロック分配回路は、複
数個の回路を有する複数個のブロックと、前記各ブロッ
クにクロック信号を供給する複数個の第１のクロックド
ライバと、前記各ブロックに設けられそのブロック内の
前記各回路にクロック信号を分配する第２のクロックド
ライバと、前記各ブロックにおいて前記第１のクロック
ドライバと前記第２のクロックドライバとを前記クロッ
ク信号が前記第２のクロックドライバに同位相で到達す
るように接続する複数本の第１の配線と、前記第２のク
ロックドライバと前記各回路とを接続し伝送線路からな
る第２の配線と、を有し、前記第２の配線の最長長さ
は、許容されるクロックスキューと前記第２の配線を伝
播する電磁波の伝播速度との積以下であることを特徴と
する。

【００２４】本発明においては、第２の配線が伝送線路
からなり、その最長長さが適切に規定されているので、
クロックスキューが低減され高周波での正確なクロック
信号の分配が可能となると共に、デバイスばらつきによ
る影響が低減される。

【００２５】本発明において、前記第１の配線が伝送線
路からなるものであってもよい。

【００２６】また、前記第２のクロックドライバ間の前
記第１の配線の長さは、実質的に前記クロック信号の周
波数から求められる波長に１／４の整数倍を乗じた長さ
であってもよい。

【００２７】更に、前記第２の配線の幅は、前記第２の
クロックドライバ側から分岐される毎に細く形成されて
いてもよい。同様に、前記第１の配線の幅は、前記第１
のクロックドライバ側から分岐される毎に細く形成され
ていてもよい。

【００２８】更にまた、前記第２の配線は、その末端に
おいてＲＣ分布定数回路に近似できるまで配線抵抗が高
く形成されていてもよい。

【００２９】

【発明の実施の形態】以下、本発明の実施例に係るクロ
ック分配回路について、添付の図面を参照して具体的に
説明する。図１は本発明の第１の実施例に係るクロック
分配回路を示す模式図である。

【００３０】第１の実施例においては、半導体チップ１
３にクロックを参照する複数の回路端子が設けられてお
り、これらの回路端子をグループ化することにより、複
数のブロック１４ａ乃至１４ｄが形成されている。各ブ
ロック１４ａ乃至１４ｄの中心には、各ブロックのロー
カルクロックを駆動する第１のクロックドライバとして
クロックバッファ１５ａ乃至１５ｄが設けられている。

【００３１】また、半導体チップ１３には、クロック信
号が入力されるクロック入力端子１６が設けられてい
る。クロック入力端子１６には、クロックバッファ１１
が接続されている。更に、クロックバッファ１１には、
伝送線路から構成されたグローバルクロック配線１２が
接続されている。グローバルクロック配線１２は３箇所
で分割されており、その各末端部に夫々第２のクロック
ドライバとしてクロックバッファ１５ａ乃至１５ｄが接
続されている。なお、バッファ１１から各クロックバッ
ファ１５ａ、１５ｂ、１５ｃ及び１５ｄまでの配線長は
同一である。従って、各クロックバッファ１５ａ乃至１
５ｄに到達するクロックの位相は同一なものとなる。

【００３２】図２はローカルブロックの構成を示す模式
図である。ローカルブロック２０１は図１における各ブ
ロック１４ａ乃至１４ｄに該当するものである。グロー
バルクロック配線２０３に接続されたローカルクロック
ドライバとしてのクロックバッファ２０２が設けられて
いる。このクロックバッファ２０２は図１における各ク
ロックバッファ１５ａ乃至１５ｄに該当するものであ
る。更に、クロックバッファ２０２には、伝送線路から
構成されたローカルクロック配線２０４が接続されてい
る。なお、ローカルクロック配線２０４には、折れ曲が
り部２０７のような折れ曲がり部及び分岐部２０６のよ
うな分岐部が設けられている。また、ローカルクロック
配線２０４の末端部には、特別な終端抵抗は付加されて
おらず、末端領域２０８のように他の領域より細く形成
されている。そして、ローカルクロック配線２０４の種
々の位置にクロック参照端子２０５ａ乃至２０５ｚが接
続されている。

【００３３】図３はローカルクロック配線２０４におけ
る折れ曲がり部２０７を示す模式図である。折れ曲がり
部２０７において、ローカルクロック配線２０４は外側
の角を切り落とし傾斜部２０７ａが設けられた形で直角
に屈曲されている。このような形状とすることにより、
反射波による損失が低減される。なお、折れ曲がり部２
０７はローカルクロック配線２０４に形成された複数個
の折れ曲がり部の１個であるが、ローカルクロック配線
２０４内の他の折れ曲がり部及びグローバルクロック配
線の折れ曲がり部にも同様の傾斜部が適用されている。

【００３４】図４はローカルクロック配線２０４におけ
る分岐部２０６を示す模式図である。分岐部２０６にに
おいて、ローカルクロック配線２０４は切り込み２０６
ａが入れられた形で分岐されている。このような形状と
することにより、反射波による損失が低減される。な
お、分岐部２０６はローカルクロック配線２０４に形成
された複数個の分岐部の１個であるが、ローカルクロッ
ク配線２０４内の他の分岐部及びグローバルクロック配
線の分岐部にも同様の切り込みが適用されている。

【００３５】なお、ローカルクロック配線２０４の最長
配線長は、半導体チップ内部で許容されるクロックスキ
ューとローカルクロック配線を電磁波が伝播する電磁波
伝播速度との積以下に設定されている。例えば、許容さ
れるクロックスキューが５０ｐ秒であり、電磁波速度が
０．１４９ｍｍ／ｐ秒である場合には、ローカルクロッ
ク配線２０４の最大長は７．４５ｍｍとなる。なお、こ
の許容されるクロックスキューは、例えばクロックの１
０％とすることができる。

【００３６】また、本実施例においては、ローカルクロ
ック配線２０４の幅は分岐２０６等の分岐部を経て末端
に近づく毎に細く形成されている。そして、最終的には
ＲＣ分布定数回路に近似できる程度まで細く形成されて
いる。更に、クロックを参照する端子のうち最もローカ
ルクロック配線２０４の末端に近いものは、例えばクロ
ックのハイレベルの電圧を少なくとも閾値電圧よりも高
い電圧で参照できるものとされている。この末端におけ
る電圧Ｖｄを示す式を下記数式２に示す。

【００３７】

【数２】

【００３８】但し、Ｒ_intはローカルクロック配線２０
４の単位長さ当たりの抵抗、Ｄはローカルクロック配線
２０４の長さ、Ｚ₀はローカルクロック配線２０４の特
性インピーダンスである。

【００３９】この数式２における電圧Ｖｄがトランジス
タの閾値を超えない場合であれば、ＲＣ分布定数回路と
して近似することができるため、その時のＲ_intの値及
び配線の高さから配線の幅を決定することができる。

【００４０】このように構成された第１の実施例におい
ては、クロック入力端子１６に入力されたクロック信号
はクロックバッファ１１により伝送線路から構成された
グローバルクロック配線１２を介して各クロックバッフ
ァ１５ａ乃至１５ｄに分配される。このとき、バッファ
１１から各クロックバッファ１５ａ乃至１５ｄまでの配
線長が同一であるため、各クロックバッファ１５ａ乃至
１５ｄに到達するクロックの位相は同一なものとなる。

【００４１】その後、各クロックバッファ１５ａ乃至１
５ｄに分配されたクロック信号は、夫々クロックバッフ
ァ１５ａ乃至１５ｄにより各ブロック１４ａ乃至１４ｄ
内に設けられたクロック参照端子に分配される。このと
き、本実施例においては、分岐部を経る毎に配線幅が狭
く形成されているので、分岐部を経る毎にローカルクロ
ック配線２０４の特性インピーダンスの整合がとられ
る。分岐毎に配線幅が狭くされていない場合には、分岐
部で特性インピーダンスの不整合が生じ、信号が反射し
やすくなる。このため、信号が正しく伝播されなくなる
ことがある。

【００４２】また、徐々に配線幅が細く形成されている
ので、末端に近づくに連れて配線抵抗が増加することに
なる。そして、最終的にはＲＣ分布定数回路に近似でき
る程度まで細く形成されているので、線路末端での信号
の反射が防止され、波形の乱れが防止される。従って、
ローカルクロック配線２０４に配線途中の任意の場所で
クロックを参照する端子が接続されているが、その全て
の場所において安定した電圧でクロックを供給すること
ができる。一般に、線路末端での反射を防止するために
は、伝送線路末端で終端抵抗による線路の終端が必要と
されるが、線路の末端部分に終端抵抗を設けた場合に
は、常に抵抗に対して電流が流れることとなり、消費電
力が大きくる。一方、本実施例においては、前述のよう
に、線路が終端されていないので、低消費電力化に好適
である。

【００４３】なお、第１の実施例においては、クロック
バッファ１５ａ乃至１５ｄは夫々ブロック１４ａ乃至１
４ｄの中心に配置されているが、その位置はブロックの
中心に限定されるものではない。

【００４４】また、ローカルクロックを参照するクロッ
ク参照端子２０５ａ乃至２０５ｚがローカルクロック配
線２０４からクロックを参照するために設けられる配線
の末端部における抵抗値は、ＲＣ分布定数回路に近似で
きる程度まで高く設定されていてもよい。このように配
線抵抗値を設定することにより、クロックを参照するた
めに引き出す配線の末端における反射が防止される。

【００４５】更に、グローバルクロック配線１２のバッ
ファ間の配線長をクロック波長の１／４のほぼ整数倍と
してもよい。例えば、クロック周波数が４ＧＨｚであれ
ば、この配線長のなかで最も短い９．３３ｍｍとしても
よい。このような長さの配線においては、クロックの入
射波と反射波とが互いに干渉し定在波が生じる。回路端
子の参照とされる電圧レベルはローカルクロック配線の
末端におけるもののみであるため、反射によって定在波
が生じ配線途中での電圧レベルが異なっていたとして
も、末端での電圧レベルが安定していればよい。このた
め、クロックバッファによりその出力インピーダンスと
配線の特性インピーダンスとの整合がとられ、入力端に
おいて反射波が生じないようにされていれば、出力端で
は信号の反射を防ぐための特別な終端抵抗は必要ない。
即ち、出力端での電圧レベルを乱さないためには、少な
くとも入力端で特性インピーダンスと駆動バッファの出
力インピーダンスとの整合がとれていれば、入力端での
反射が生じないため、出力端での信号は乱されなくな
る。

【００４６】また、出力端では反射波と進行波とが合成
され、信号振幅が２倍になる。このため、立ち上がり時
間が１／２となるという効果も生じる。図５は横軸に線
路長をとり、縦軸に末端における信号振幅電圧をとって
両者の関係を示すグラフ図である。なお、図５は、配線
高さが１．６μｍ、配線幅が１００μｍ、層間膜厚が２
μｍ、配線抵抗率が２３８Ω／ｍであるマイクロストリ
ップ伝送線路によりＰチャネル幅が１５１８μｍ、Ｎチ
ャネル幅が８２８μｍ、双方のチャネル長が０．１μｍ
であるトランジスタからなるインバータ間を接続し、ク
ロック周波数を５ＧＨｚとした場合のものである。５Ｇ
Ｈｚの１／４波長は約７ｍｍであり、図５に示すよう
に、７ｍｍ程度の線路長で末端信号振幅電圧が定在波の
影響によりピークが現れている。しかし、実際には、７
ｍｍよりも若干短い線路長のときにピークが現れている
が、これは配線が長くなったことによる電圧損失の影響
によるものである。

【００４７】また、定在波を利用した配線とすることに
より、配線途中での電圧が干渉の影響により下がるた
め、定在波を利用しない場合と比して低電力化という効
果も生じる。図６は横軸に動作周波数をとり、縦軸に消
費電力をとって両者の関係を示すグラフ図である。な
お、図６は、Ｐチャネル幅が１５１８μｍ、Ｎチャネル
幅が８２８μｍ、双方のチャネル長が０．１μｍである
トランジスタからなるインバータ間を伝送線路で構成し
た場合のものである。また、伝送線路の線路長は５ＧＨ
ｚの１／４波長にあたる７ｍｍ、特性インピーダンスは
４Ω、配線抵抗は２３８Ω／ｍである。図６中のプロッ
ト点は上述のように構成された回路をＳＰＩＣＥにより
シミュレーションした際の消費電力を示すものであり、
図６中の直線は定在波による効果がない場合の消費電力
を示す理論線である。図６に示すように、シミュレーシ
ョンによれば、周波数が５ＧＨｚではクロック分配回路
における消費電力が定在波を利用しなかった場合よりも
３３％小さくなっている。なお、上述の回路構成では、
５ＧＨｚの周波数で定在波が生じるように線路長が設定
されているが、図６に示すように、４乃至６ＧＨｚの周
波数で低電力効果があることから、定在波が生じなくて
も、線路途中の電圧が干渉の影響で下がりさえすれば低
電力効果があることも分かる。

【００４８】第１の実施例に係るクロック分配回路に対
するクロックスキューのＳＰＩＣＥによるシミュレーシ
ョン結果を図７に示す。図７は横軸に時間をとり、縦軸
に電源電圧をとって両者の関係を示すグラフ図である。
なお、図７には、複数のシミュレーション結果が重ねて
表示されており、これらはシミュレーションを行った回
路のローカルブロック内の各点におけるクロック波形を
示したものである。また、このクロック分配回路は０．
１μｍＣＭＯＳをターゲットとした１０ｍｍ角のチップ
であり、２．５ｍｍ角の１６個のローカルブロックがチ
ップ上に形成されている。

【００４９】図７に示すように、シミュレーションの結
果、クロック周期が２００ｐ秒である５ＧＨｚクロック
が２０ｐ秒のスキューで分配されている。即ち、クロッ
クスキューはクロックの周波数の１０％程度となってい
る。

【００５０】次に、伝送線路を使用することによるデバ
イスばらつきの低減効果を図８に示す。図８は横軸に分
配回路の種類をとり、縦軸に回路に信号が入力されてか
ら出力されるまでの遅延時間をとって種々の分配回路間
の遅延時間の相違を示すグラフ図である。なお、図８に
は、インバータ６段、線路５段の分配回路をある信号が
伝播する際の遅延時間のトランジスタ電源電圧のばらつ
き依存性がＳＰＩＣＥシミュレーションにより示されて
いる。図８において、横軸の左から順に、伝送線路から
クロック配線が構成されたもの、ＲＣ分布定数回路から
クロック配線が構成されたもの、線路の抵抗及び容量が
０であるもの（最短線路）の各シミュレーション結果が
示されている。また、伝送線路では、Ａｌ配線高さが
１．６μｍ、幅が１０μｍ、層間膜厚が２μｍ、特性イ
ンピーダンスが２８Ω、配線抵抗が２．３８ＫΩ／ｍ、
配線長が１０ｍｍと設定され、バッファのチャネル長が
０．１μｍ、Ｐチャネル幅が２６０μｍ、Ｎチャネル幅
が１６０μｍと設定されている。ＲＣ分布定数配線で
は、インダクタンスが０である他は伝送線路と同様の条
件に設定されている。更に、最短線路では、抵抗、容量
及びインダクタンスが０である他は伝送線路と同様の条
件に設定されている。そして、この３種類の配線の夫々
について、トランジスタの電源電圧が１．３５Ｖ、１．
５Ｖ、１．６５Ｖの３つの場合に対してシミュレーショ
ンして得られた遅延時間を図中にプロットした。

【００５１】図８に示すように、シミュレーションの結
果、最短線路の場合には、トランジスタのデバイスばら
つきの影響により、トランジスタ駆動時における遅延時
間のばらつきが１８ｐ秒となった。また、ＲＣ分布定数
線路の場合には、トランジスタのデバイスばらつきの影
響により、配線容量及び配線抵抗を駆動する時間が更に
ばらつくため、遅延時間のばらつきが３９ｐ秒と最短線
路の場合と比べて著しく大きくなっている。一方、伝送
線路を使用した場合には、伝播遅延時間は電磁波速度及
び伝播距離に依存して決定されているので、デバイスば
らつきの影響は最短線路の際に生じたトランジスタのデ
バイスばらつきの影響と同じ遅延時間の差が生じるだけ
となっている。即ち、伝送線路を使用することにより、
ＲＣ分布定数線路を使用する場合と比してデバイスばら
つきの影響を著しく低減することが可能となる。

【００５２】次に、本発明の第２の実施例について説明
する。図９は本発明の第２の実施例に係るクロック分配
回路を示す模式図である。

【００５３】本発明の第２の実施例においては、第１の
実施例と同様に、半導体チップ１１３にクロックを参照
する複数の回路端子が設けられており、これらの回路端
子をグループ化することにより、複数のブロック１１４
ａ乃至１１４ｄが形成されている。各ブロック１１４ａ
乃至１１４ｄの中心には、各ブロックのローカルクロッ
クを駆動する第２のクロックドライバとしてクロックバ
ッファ１１５ａ乃至１１５ｄが設けられている。

【００５４】また、半導体チップ１１３には、クロック
信号が入力されるクロック入力端子１１６ａ及び１１６
ｂが設けられている。クロック入力端子１１６ａ及び１
１６ｂには、夫々第１のクロックドライバとしてクロッ
クバッファ１１１ａ及び１１１ｂが接続されている。更
に、クロックバッファ１１１ａ及び１１１ｂには、夫々
伝送線路から構成されたグローバルクロック配線１１２
ａ及び１１２ｂが接続されている。グローバルクロック
配線１１２ａは１箇所で分岐されており、その末端部に
夫々クロックバッファ１１５ａ及び１１５ｃが接続され
ている。同様に、グローバルクロック配線１１２ｂは１
箇所で分岐されており、その末端部に夫々クロックバッ
ファ１１５ｂ及び１１５ｄが接続されている。なお、バ
ッファ１１１ａから各クロックバッファ１１５ａ及び１
１５ｃまでの配線長並びにバッファ１１１ｂから各クロ
ックバッファ１１５ｂ及び１１５ｄまでの配線長は全て
同一である。また、各ローカルブロック１１４ａ乃至１
１４ｄの構成は第１の実施例のものと同様である。

【００５５】このように構成された第２の実施例におい
ては、クロック入力端子１１６ａに入力されたクロック
信号はクロックバッファ１１１ａにより伝送線路により
構成されたグローバルクロック配線１１２ａを介して各
クロックバッファ１１５ａ及び１１５ｃに分配される。
一方、クロック入力端子１１６ｂに入力されたクロック
信号はクロックバッファ１１１ｂにより伝送線路により
構成されたグローバルクロック配線１１２ｂを介して各
クロックバッファ１１５ｂ及び１１５ｄに分配される。
このとき、バッファ間の配線長は同一であるので、各ク
ロック信号の周波数が等しければ、各クロックバッファ
１１５ａ乃至１１５ｄに到達するクロックの位相は同一
なものとなる。

【００５６】その後、各クロックバッファ１５ａ乃至１
５ｄに分配されたクロック信号は、夫々クロックバッフ
ァ１５ａ乃至１５ｄにより各ブロック１４ａ乃至１４ｄ
内に設けられたクロック参照端子に分配される。

【００５７】第２の実施例によれば、クロック信号を複
数ブロックに分配する複数本のグローバルクロック配線
が独立して存在する場合でも、各グローバルクロック配
線に個々のＬＳＩのクロック入力端子からクロック信号
を入力することができる。この場合、その入力するクロ
ックのうち２以上が同じ周波数であって、それらの位相
も同じものとしてもよい。

【００５８】第１の実施例のように、１つのクロック入
力端子から入力してＬＳＩ内部で巨大なグローバルクロ
ック配線を介してブロック毎のクロックバッファにクロ
ック信号を分配する場合には、グローバルクロック配線
が長くなることが予想され、配線抵抗を減らすために配
線幅を広くする必要が生じることがある。しかし、配線
幅を広く形成した場合には、特性インピーダンスが低下
するため、入力端子に接続されたクロックバッファの出
力インピーダンスを低く設定する必要が生じ、消費電力
が大きくなってしまう。一方、第２の実施例によれば、
複数入力端子から同一なクロックを入力することによ
り、かかる不具合を回避し、電力効率及び配線効率を向
上させることができる。

【００５９】なお、第２の実施例においては、クロック
バッファ１１５ａ乃至１１５ｄは夫々ブロック１１４ａ
乃至１１４ｄの中心に配置されているが、その位置はブ
ロックの中心に限定されるものではない。

【００６０】次に、本発明の第３の実施例について説明
する。図１０は本発明の第３の実施例に係るクロック分
配回路を示す模式図である。

【００６１】本発明の第３の実施例においては、第１及
び第２の実施例と同様に、半導体チップ２１３にクロッ
クを参照する複数の回路端子が設けられており、これら
の回路端子をグループ化することにより、複数のブロッ
ク２１４ａ乃至２１４ｄが形成されている。各ブロック
２１４ａ乃至２１４ｄの中心には、各ブロックのローカ
ルクロックを駆動するクロックバッファ２１５ａ乃至２
１５ｄが設けられている。

【００６２】また、半導体チップ２１３には、クロック
信号が入力されるクロック入力端子２１６ａ乃至２１６
ｄが設けられている。クロック入力端子２１６ａ乃至２
１６ｄには、夫々クロックバッファ２１１ａ乃至２１１
ｄが接続されている。更に、クロックバッファ２１１ａ
乃至２１１ｄには、夫々伝送線路から構成されたグロー
バルクロック配線２１２ａ乃至２１２ｄが接続されてい
る。そして、各グローバルクロック配線２１２ａ乃至２
１２ｄの末端部に夫々クロックバッファ２１５ａ乃至２
１５ｄが接続されている。なお、バッファ２１１ａ乃至
２１１ｄから各クロックバッファ２１５ａ乃至２１５ｄ
までの配線長は同一である。また、各ローカルブロック
２１４ａ乃至２１４ｄの構成は第１の実施例のものと同
様である。

【００６３】このように構成された第３の実施例におい
ては、各クロック入力端子２１６ａ乃至２１６ｄからロ
ーカルクロックドライバである各クロックバッファ２１
５ａ乃至２１５ｄまで分岐することなく直接信号がドラ
イブされる。

【００６４】なお、デバイスばらつきの影響を考慮に入
れると、上述のように、グローバルクロック配線２１２
ａ乃至２１２ｄは伝送線路から構成されていることが望
ましいが、遅延時間の問題からすれば各グローバルクロ
ック配線の遅延時間をＲＣ分布定数で見積もって構成す
ることもできる。

【００６５】なお、第３の実施例においては、クロック
バッファ２１５ａ乃至２１５ｄは夫々ブロック２１４ａ
乃至２１４ｄの中心に配置されているが、その位置はブ
ロックの中心に限定されるものではない。

【００６６】

【発明の効果】以上詳述したように、本発明によれば、
クロックスキュー及びインダクタンスの影響を考慮して
配線の構造を決定しているので、高周波クロック信号を
小さいクロックスキューで各回路に分配することができ
る。また、従来のクロック分配回路では、配線遅延時間
のばらつきがトランジスタの出力抵抗及び配線抵抗に依
存していたため、デバイスばらつきの影響をうけやすか
ったが、本発明によれば、ブロック内の配線に伝送線路
を使用しているので、ＬＳＩのデバイスばらつきの影響
を受けにくくすることができる。これは、従来は、デバ
イスばらつきのうち配線遅延時間及びバッファ遅延時間
のばらつきの双方の影響をうけていたが、本発明では、
配線遅延時間のばらつきは電磁波の伝播速度と配線長と
によってのみ決定されるので、駆動されるトランジスタ
の性能への依存性を除くことができ、影響をうけるデバ
イスばらつきをバッファの遅延時間のみとすることがで
きるからである。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るクロック分配回路
を示す模式図である。

【図２】ローカルブロックの構成を示す模式図である。

【図３】ローカルクロック配線２０４における折れ曲が
り部２０７を示す模式図である。

【図４】ローカルクロック配線２０４における分岐部２
０６を示す模式図である。

【図５】線路長と末端における信号振幅電圧との関係を
示すグラフ図である。

【図６】動作周波数と消費電力との関係を示すグラフ図
である。

【図７】時間と電源電圧との関係を示すグラフ図であ
る。

【図８】種々の分配回路間の遅延時間の相違を示すグラ
フ図である。

【図９】本発明の第２の実施例に係るクロック分配回路
を示す模式図である。

【図１０】本発明の第３の実施例に係るクロック分配回
路を示す模式図である。

【図１１】従来のツリー構造のクロック分配回路を示す
回路図である。

【図１２】従来のメッシュ型のクロック分配回路を示す
回路図である。

【符号の説明】

１１、１５ａ、１５ｂ、１５ｃ、１５ｄ、１１１ａ、１
１１ｂ、１１５ａ、１１５ｂ、１１５ｃ、１１５ｄ、２
１１ａ、２１１ｂ、２１１ｃ、２１１ｄ、２１５ａ、２
１５ｂ、２１５ｃ、２１５ｄ；クロックバッファ１２、１１２ａ、１１２ｂ、２１２ａ、２１２ｂ、２１
２ｃ、２１２ｄ；グローバルクロック配線１４ａ、１４ｂ、１４ｃ、１４ｄ、１１４ａ、１１４
ｂ、１１４ｃ、１１４ｄ、２１４ａ、２１４ｂ、２１４
ｃ、２１４ｄ；ブロック２０４；ローカルクロック配線２０６；分岐部２０７；折れ曲がり部２０８；末端部

Claims

【特許請求の範囲】

【請求項１】複数個の回路を有する複数個のブロック
と、前記各ブロックにクロック信号を分配する第１のク
ロックドライバと、前記各ブロックに設けられそのブロ
ック内の前記各回路にクロック信号を分配する第２のク
ロックドライバと、前記第１のクロックドライバと前記
各第２のクロックドライバとを前記クロック信号が前記
各第２のクロックドライバに同位相で到達するように接
続する第１の配線と、前記第２のクロックドライバと前
記各回路とを接続し伝送線路からなる第２の配線と、を
有し、前記第２の配線の最長長さは、許容されるクロッ
クスキューと前記第２の配線を伝播する電磁波の伝播速
度との積以下であることを特徴とするクロック分配回
路。
【請求項２】複数個の回路を有する複数個のブロック
と、前記各ブロックにクロック信号を供給する複数個の
第１のクロックドライバと、前記各ブロックに設けられ
そのブロック内の前記各回路にクロック信号を分配する
第２のクロックドライバと、前記各ブロックにおいて前
記第１のクロックドライバと前記第２のクロックドライ
バとを前記クロック信号が前記第２のクロックドライバ
に同位相で到達するように接続する複数本の第１の配線
と、前記第２のクロックドライバと前記各回路とを接続
し伝送線路からなる第２の配線と、を有し、前記第２の
配線の最長長さは、許容されるクロックスキューと前記
第２の配線を伝播する電磁波の伝播速度との積以下であ
ることを特徴とするクロック分配回路。
【請求項３】前記第１の配線が伝送線路からなること
を特徴とする請求項１又は２に記載のクロック分配回
路。
【請求項４】前記第２のクロックドライバ間の前記第
１の配線の長さは、実質的に前記クロック信号の周波数
から求められる波長に１／４の整数倍を乗じた長さであ
ることを特徴とする請求項１乃至３のいずれか１項に記
載のクロック分配回路。
【請求項５】前記第２の配線の幅は、前記第２のクロ
ックドライバ側から分岐される毎に細く形成されている
ことを特徴とする請求項１乃至４のいずれか１項に記載
のクロック分配回路。
【請求項６】前記第１の配線の幅は、前記第１のクロ
ックドライバ側から分岐される毎に細く形成されている
ことを特徴とする請求項１乃至５のいずれか１項に記載
のクロック分配回路。
【請求項７】前記第２の配線は、その末端においてＲ
Ｃ分布定数回路に近似できるまで配線抵抗が高く形成さ
れていることを特徴とする請求項１乃至６のいずれか１
項に記載のクロック分配回路。