KR100232220B1 - 핀 배치 구조 - Google Patents
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Abstract
본 발명은 칩 내부의 지점과 핀 사이에 시간지연과 클럭스큐(Clock Skew)의 발생을 억제하고 핀의 수가 많은 경우에도 적합하기 위한 핀 배치 구조에 관한 것이다.
본 발명의 핀 배치 구조는 칩, 상기 칩의 중앙부위에 환형 형태로 위치하는 복수 개의 제 1 패드, 상기 칩의 가장자리에 위치하는 복수 개의 제 2 패드, 선택적으로 상기 복수 개의 제 1 패드와 전기적으로 연결되는 복수 개의 제 1 핀과 선택적으로 상기 복수 개의 제 2 패드와 전기적으로 연결되는 복수 개의 제 2 핀을 포함함을 특징으로 한다.
Description
본 발명은 핀 배치 구조에 관한 것으로, 특히 칩 내부의 지점과 핀 사이에 지연시간과 클럭스큐(Clock Skew)의 발생을 억제하는 핀 배치 구조에 관한 것이다.
종래 일예의 핀 배치 구조는 도 1에서와 같이, 칩(11)의 내부에 하나의 또는 다수 개의 소자(12)들(A,B,C)이 있고, 상기 칩(11)의 가장자리에 다수 개의 패드(12)들이 있으며, 상기 다수 개의 패드(12)들과의 선택적 연결로 상기 칩(11)의 가장자리에 상기 소자(12)와 전기적으로 연결되는 다수 개의 핀(14)들이 배치되어있다.
그러나 상기 종래 일예의 핀 배치 구조는 핀의 수가 많고 고속으로 동작하는 상기 칩(11)을 제조시에 반도체 제조 기술의 한계로 칩(11)이 점차 커짐에 따라 상기 핀(14)들에서 상기 소자(12)에 신호를 전달할 때, 핀(14)과 소자(12)사이의 거리가 멀어져 지연시간이 발생되며, 핀(14)과 소자(12)사이 거리가 각 소자(12)마다 차이가 있으므로 즉 지연시간의 차이로 인해 클럭스큐(Clock Skew)가 발생되고 내부 게이트에 비해 핀이 많은 경우에는 칩의 사이즈가 커진다.
여기서 상기 문제중 클럭스큐가 발생을 억제하기 위한 종래 다른예의 핀 배치 구조는 도 2에서와 같이, 칩(11)의 내부에 하나의 또는 다수 개의 소자(12)들(A,B,C,D)이 있고, 상기 칩(11)의 가장자리에 다수 개의 패드(12)들이 있으며, 상기 다수 개의 패드(12)들과의 선택적 연결로 상기 칩(11)의 가장자리에 상기 각 소자(12)와 같은 거리를 유지하면서 전기적으로 연결되는 다수 개의 핀(14)들이 배치되어 클럭스큐의 발생을 억제하였으나 여전히 지연시간이 발생된다.
그리하여 상기 지연시간과 클럭스큐의 발생을 억제하기 위한 종래 또다른예의 핀 배치 제 1 구조는 도 3에서와 같이, 칩(11)의 내부에 하나의 또는 다수 개의 소자(12)들(A,B)이 있고, 상기 칩(11)의 중앙부위에 하나의 라인 형태로 다수 개의 패드(12)들이 있으며, 상기 다수 개의 패드(12)들과의 선택적 연결로 상기 칩(11)의 가장자리에 상기 소자(12)와 전기적으로 연결되는 다수 개의 핀(14)들이 배치되어있다.
그리고 종래 또다른예의 핀 배치 제 2 구조는 도 4에서와 같이, 칩(11)의 내부에 하나의 또는 다수 개의 소자(12)들(A,B)이 있고, 상기 칩(11)의 중앙부위에 서로 수직한 두 개의 라인 형태로 다수 개의 패드(12)들이 있으며, 상기 다수 개의 패드(12)들과의 선택적 연결로 상기 칩(11)의 가장자리에 상기 소자(12)와 전기적으로 연결되는 다수 개의 핀(14)들이 배치되어있다.
그러나, 종래의 핀 배치 구조는 다음과 같은 문제점이 있었다.
첫째, 종래 일예의 핀 배치 구조는 핀들에서 소자들에 신호를 전달할 때, 상기 핀과 소자사이의 거리가 멀어져 지연시간이 발생되며, 상기 핀과 소자사이 거리가 각 소자마다 차이가 있으므로 즉 지연시간의 차이로 인해 클럭스큐가 발생되고 내부 게이트에 비해 핀이 많은 경우에는 칩의 사이즈가 커진다.
둘째, 종래 다른예의 핀 배치 구조는 핀들에서 소자들에 신호를 전달할 때, 상기 핀과 각 소자가 같은 거리를 유지하도록 하여 클럭스큐의 발생을 억제하였으나 여전히 지연시간이 발생된다.
셋째, 종래 또다른예의 핀 배치 제 1, 제 2 구조는 칩의 중앙부위에 핀을 배치하여 지연시간과 클럭스큐의 발생은 억제되었지만 핀의 수가 많은 경우에는 부적합하다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 칩 내부의 지점과 핀 사이에 시간지연과 클럭스큐의 발생을 억제하고 핀의 수가 많은 경우에도 적합한 핀 배치 구조를 제공하는데 그 목적이 있다.
도 1은 종래 일예의 핀 배치 구조를 나타낸 평면도
도 2는 종래 다른예의 핀 배치 구조를 나타낸 평면도
도 3은 종래 또다른예의 핀 배치 구조의 제 1 방법을 나타낸 평면도
도 4는 종래 또다른예의 핀 배치 구조의 제 2 방법을 나타낸 평면도
도 5는 본 발명의 실시예에 따른 핀 배치 구조를 나타낸 평면도
*도면의 주요 부분에 대한 부호의 설명*
31: 칩 32: 소자
33: 제 1 패드 34: 제 2 패드
35: 제 1 핀 36: 제 2 핀
본 발명의 핀 배치 구조는 칩, 상기 칩의 중앙부위에 환형 형태로 위치하는 복수 개의 제 1 패드, 상기 칩의 가장자리에 위치하는 복수 개의 제 2 패드, 선택적으로 상기 복수 개의 제 1 패드와 전기적으로 연결되는 복수 개의 제 1 핀과 선택적으로 상기 복수 개의 제 2 패드와 전기적으로 연결되는 복수 개의 제 2 핀을 포함함을 특징으로 한다.
상기와 같은 본 발명에 따른 핀 배치 구조의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 5는 본 발명의 실시예에 따른 핀 배치 구조를 나타낸 평면도이다.
본 발명의 실시예에 따른 핀 배치 구조는 도 5에서와 같이, 칩(31)의 내부에 하나의 또는 다수 개의 소자(32)(A,B,C,D)들이 있고, 상기 칩(31)의 중앙부위에 환형 형태의 다수 개의 제 1 패드(33)들이 있으며, 상기 칩(31)의 가장자리에 다수 개의 제 2 패드(34)들이 있다.
그리고 상기 다수 개의 제 1 패드(33)들과의 선택적 연결로 상기 칩(31)의 중심부위에 상기 소자(32)와 전기적으로 연결되는 다수 개의 제 1 핀(35)들이 있으며, 상기 다수 개의 제 2 패드(34)들과의 선택적 연결로 상기 칩(31)의 가장자리에 상기 소자(32)와 전기적으로 연결되는 다수 개의 제 2 핀(36)들이 배치되어있다. 그러므로 상기 다수 개의 제 1, 제 2 핀(35,36)들과 칩(31)의 내부에 하나의 또는 다수 개의 소자(32)(A,B,C,D)들의 거리가 짧고 상기 제 1, 제 2 핀(35,36)과 소자(32)사이 거리가 각 소자(32)마다 같아진다. 여기서 상기 제 1 핀(35)은 환형 형태이거나 요철 형태 혹은 평행한 "=" 형태 또는 "L"형태로 배치된다.
본 발명의 핀 배치 구조는 칩의 가장자리와 중심부위에 핀을 배치하여 핀들과 칩 내부의 소자들 거리가 짧으며 핀과 소자 사이 거리가 각 소자 마다 같아져서 칩 내부의 지점과 핀 사이에 시간지연과 클럭스큐의 발생을 억제하고 핀의 수가 많은 경우에도 적합하다는 효과가 있다.
Claims (5)
- 칩;상기 칩의 중앙부위에 환형 형태로 위치하는 복수 개의 제 1 패드;상기 칩의 가장자리에 위치하는 복수 개의 제 2 패드;선택적으로 상기 복수 개의 제 1 패드와 전기적으로 연결되는 복수 개의 제 1 핀;선택적으로 상기 복수 개의 제 2 패드와 전기적으로 연결되는 복수 개의 제 2 핀을 포함함을 특징으로 하는 핀 배치 구조.
- 제 1 항에 있어서,상기 복수 개의 제 1 핀을 환형 형태로 배치함을 특징으로 하는 핀 배치 구조.
- 제 1 항에 있어서,상기 복수 개의 제 1 핀을 요철 형태로 배치함을 특징으로 하는 핀 배치 구조.
- 제 1 항에 있어서,상기 복수 개의 제 1 핀을 평행한 형태로 배치함을 특징으로 하는 핀 배치 구조.
- 제 1 항에 있어서,상기 복수 개의 제 1 핀을 L자 형태로 배치함을 특징으로 하는 핀 배치 구조.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970012883A KR100232220B1 (ko) | 1997-04-08 | 1997-04-08 | 핀 배치 구조 |
Applications Claiming Priority (1)
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| KR1019970012883A KR100232220B1 (ko) | 1997-04-08 | 1997-04-08 | 핀 배치 구조 |
Publications (2)
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|---|---|
| KR19980076251A KR19980076251A (ko) | 1998-11-16 |
| KR100232220B1 true KR100232220B1 (ko) | 1999-12-01 |
Family
ID=19502186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970012883A KR100232220B1 (ko) | 1997-04-08 | 1997-04-08 | 핀 배치 구조 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100232220B1 (ko) |
-
1997
- 1997-04-08 KR KR1019970012883A patent/KR100232220B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980076251A (ko) | 1998-11-16 |
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