JPH0774259A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0774259A JPH0774259A JP5219383A JP21938393A JPH0774259A JP H0774259 A JPH0774259 A JP H0774259A JP 5219383 A JP5219383 A JP 5219383A JP 21938393 A JP21938393 A JP 21938393A JP H0774259 A JPH0774259 A JP H0774259A
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Abstract
(57)【要約】
【目的】複数の種類のポート出力を持つ半導体記憶装置
において、チップ面積を増大させることなく出力回路で
のノイズの影響を軽減する。 【構成】出力トランジスタＱ１，Ｑ２に接続された電源
線ＶＣＣと接地線ＧＮＤを他の周辺回路のそれと分離
し、かつ隣接する電源線（或いは接地線）とも分離して
配置する構成をとる。
において、チップ面積を増大させることなく出力回路で
のノイズの影響を軽減する。 【構成】出力トランジスタＱ１，Ｑ２に接続された電源
線ＶＣＣと接地線ＧＮＤを他の周辺回路のそれと分離
し、かつ隣接する電源線（或いは接地線）とも分離して
配置する構成をとる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に複数の出力端子を有する半導体記憶装置に関する。
特に複数の出力端子を有する半導体記憶装置に関する。
【０００２】
【従来の技術】従来、複数の出力端子を有する半導体記
憶装置においては、電源線並びに接地線を出力トランジ
スタに供給する場合、他の出力回路と共通に配線されて
接続されていた。
憶装置においては、電源線並びに接地線を出力トランジ
スタに供給する場合、他の出力回路と共通に配線されて
接続されていた。
【０００３】その代表的な出力回路を示す図３、その配
置図の一例を示す図４を参照すると、駆動信号φ１，φ
２がそれぞれ入力されるトランジスタＱ１，Ｑ２にはさ
まれた出力ＯＵＴが、金属配線によってボンディングパ
ッドＢＰに接続されている。また、トランジスタＱ１，
Ｑ２には、同じく金属配線により電源線ＶＣＣ，接地線
ＧＮＤがそれぞれ接続されている。
置図の一例を示す図４を参照すると、駆動信号φ１，φ
２がそれぞれ入力されるトランジスタＱ１，Ｑ２にはさ
まれた出力ＯＵＴが、金属配線によってボンディングパ
ッドＢＰに接続されている。また、トランジスタＱ１，
Ｑ２には、同じく金属配線により電源線ＶＣＣ，接地線
ＧＮＤがそれぞれ接続されている。
【０００４】いま、この出力が複数個並べて配列される
ときは、普通出力トランジスタと他の回路には共通の電
源線ＶＣＣ並びに接地線ＧＮＤにて供給される。
ときは、普通出力トランジスタと他の回路には共通の電
源線ＶＣＣ並びに接地線ＧＮＤにて供給される。
【０００５】
【発明が解決しようとする課題】以上述べた従来の構成
において、出力回路の種類が複数存在しそれらが独立し
て非同期的に動作する場合では、他の出力回路からのノ
イズの影響を受け誤動作や動作マージンの不足を招きや
すくなる。
において、出力回路の種類が複数存在しそれらが独立し
て非同期的に動作する場合では、他の出力回路からのノ
イズの影響を受け誤動作や動作マージンの不足を招きや
すくなる。
【０００６】特にランダムアクセスメモリ（ＲＡＭ）を
含むポートとシリアルアクセスメモリ（ＳＡＭ）を含む
ポートのように、複数のポート出力回路を持つ多ビット
系のビデオメモリではその影響が大きい。そのため、こ
のようなマルチポート出力を持つビデオメモリでは各ポ
ートの出力回路への電源線（接地線を含む）を他のポー
トの出力回路と分離する構成がとられていた。
含むポートとシリアルアクセスメモリ（ＳＡＭ）を含む
ポートのように、複数のポート出力回路を持つ多ビット
系のビデオメモリではその影響が大きい。そのため、こ
のようなマルチポート出力を持つビデオメモリでは各ポ
ートの出力回路への電源線（接地線を含む）を他のポー
トの出力回路と分離する構成がとられていた。
【０００７】一般的にこの半導体記憶装置における出力
トランジスタの電源線（接地線を含む）と他の出力回路
の電源線を分離する構成は幾つか考えられるが、多ビッ
ト系のマルチポートメモリのように複数の出力を有し、
出力の種類も複数ある場合で、しかも隣接する複数のポ
ートの出力端子が交互に存在する場合には、そのまま電
源線（或いは接地線）を複数本配列することは面積の多
大なる増加をもたらしてしまう。
トランジスタの電源線（接地線を含む）と他の出力回路
の電源線を分離する構成は幾つか考えられるが、多ビッ
ト系のマルチポートメモリのように複数の出力を有し、
出力の種類も複数ある場合で、しかも隣接する複数のポ
ートの出力端子が交互に存在する場合には、そのまま電
源線（或いは接地線）を複数本配列することは面積の多
大なる増加をもたらしてしまう。
【０００８】本発明の目的は、このような欠点を補う為
に、並行して配置された出力回路のトランジスタに供給
される電源線（接地線を含む）を他のそれと分離し、し
かも隣接する電源線（接地線を含む）とも分離して配置
する合理的構成を提供することにある。
に、並行して配置された出力回路のトランジスタに供給
される電源線（接地線を含む）を他のそれと分離し、し
かも隣接する電源線（接地線を含む）とも分離して配置
する合理的構成を提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数の出力端子に連なる出力トランジスタに接続さ
れた電源線並びに接地線の配線を、隣接する配線と分離
し、またその配線の一部を相互に接続した構成をとる。
は、複数の出力端子に連なる出力トランジスタに接続さ
れた電源線並びに接地線の配線を、隣接する配線と分離
し、またその配線の一部を相互に接続した構成をとる。
【００１０】
【実施例】本発明の第１の実施例の図１を参照すると、
この実施例は、他の周辺回路と独立させた電源線（ＶＣ
Ｃ）及び接地線（ＧＮＤ）をそれぞれＲＡＭポート用と
ＳＡＭポート用とのＡ，Ｂ二組用いて並行に配置して、
隣接する出力トランジスタとボンディングパッドをはさ
むように配置する。
この実施例は、他の周辺回路と独立させた電源線（ＶＣ
Ｃ）及び接地線（ＧＮＤ）をそれぞれＲＡＭポート用と
ＳＡＭポート用とのＡ，Ｂ二組用いて並行に配置して、
隣接する出力トランジスタとボンディングパッドをはさ
むように配置する。
【００１１】つまり、ＲＡＭポート出力ＯＵＴＡの出力
トランジスタに接続された電源線ＶＣＣＡ並びに接地線
ＧＮＤＡと、ＳＡＭポート出力ＯＵＴＢの出力トランジ
スタに接続された電源線ＶＣＣＢ並びに接地線ＧＮＤＢ
とをそれぞれ分離して配置する。
トランジスタに接続された電源線ＶＣＣＡ並びに接地線
ＧＮＤＡと、ＳＡＭポート出力ＯＵＴＢの出力トランジ
スタに接続された電源線ＶＣＣＢ並びに接地線ＧＮＤＢ
とをそれぞれ分離して配置する。
【００１２】以上のように隣接する他のポート出力回路
の電源線並びに接地線を分離して配置する。これによ
り、他のポート出力からのノイズの影響を減らす。
の電源線並びに接地線を分離して配置する。これによ
り、他のポート出力からのノイズの影響を減らす。
【００１３】また、ここでは接地線が電源線にはさまれ
るような構成で説明したが、逆に電源線が接地線にはさ
まれるような構成をとっても何等問題はない。
るような構成で説明したが、逆に電源線が接地線にはさ
まれるような構成をとっても何等問題はない。
【００１４】本発明の第２の実施例の図２を参照する
と、この実施例は、外側の配線にはさまれた内側の配線
ＧＮＤＡ，Ｂの一部ＢＧを３箇所で接続したものであ
る。これは、二本の配線を高抵抗で接続することによ
り、他からのノイズの影響に対して同様な効果をねらっ
たものである。
と、この実施例は、外側の配線にはさまれた内側の配線
ＧＮＤＡ，Ｂの一部ＢＧを３箇所で接続したものであ
る。これは、二本の配線を高抵抗で接続することによ
り、他からのノイズの影響に対して同様な効果をねらっ
たものである。
【００１５】
【発明の効果】以上説明したように、本発明によれば、
周辺回路からの影響を低減し、かつ隣接する他の出力回
路からの影響を低減することができ、特に並行して配列
された電源線（或いは接地線）の一部を接続することに
より配線幅を細くすることが出来、面積の増加を抑える
効果も得られる。
周辺回路からの影響を低減し、かつ隣接する他の出力回
路からの影響を低減することができ、特に並行して配列
された電源線（或いは接地線）の一部を接続することに
より配線幅を細くすることが出来、面積の増加を抑える
効果も得られる。
【図１】本発明の第１の実施例の平面図である。
【図２】本発明の第２の実施例の平面図である。
【図３】従来の半導体記憶回路の回路図である。
【図４】従来の出力回路を示す回路図である。
ＶＣＣ，ＶＣＣＡ，ＶＣＣＢ 電源線 ＧＮＤ，ＧＮＤＡ，ＧＮＤＢ 接地線 ＯＵＴ，ＯＵＴＡ，ＯＵＴＢ 出力端子 Ｑ１，Ｑ２ トランジスタ φ１，φ２ 駆動信号 ＢＰ ボンディングパッド
Claims (2)
- 【請求項１】 複数の出力端子を有する半導体記憶装置
において、前記出力端子に連なる出力トランジスタに接
続された電源線並びに接地線の配線を、隣接する配線と
分離したことを特徴とする半導体記憶装置。 - 【請求項２】 前記隣接する配線と、分離した同種類の
配線とを部分的に相互に接続した請求項１記載の半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05219383A JP3105713B2 (ja) | 1993-09-03 | 1993-09-03 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05219383A JP3105713B2 (ja) | 1993-09-03 | 1993-09-03 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0774259A true JPH0774259A (ja) | 1995-03-17 |
| JP3105713B2 JP3105713B2 (ja) | 2000-11-06 |
Family
ID=16734562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05219383A Expired - Fee Related JP3105713B2 (ja) | 1993-09-03 | 1993-09-03 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3105713B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62146912A (ja) * | 1985-12-16 | 1987-06-30 | ハイテク・ポリマーズ・インコーポレーテド | 放射線硬化性アクリル化ポリウレタンオリゴマ−組成物 |
| KR100486223B1 (ko) * | 1997-12-17 | 2005-08-01 | 삼성전자주식회사 | 반도체 장치의 입/출력 패드 |
| US8063480B2 (en) | 2006-02-28 | 2011-11-22 | Canon Kabushiki Kaisha | Printed board and semiconductor integrated circuit |
-
1993
- 1993-09-03 JP JP05219383A patent/JP3105713B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62146912A (ja) * | 1985-12-16 | 1987-06-30 | ハイテク・ポリマーズ・インコーポレーテド | 放射線硬化性アクリル化ポリウレタンオリゴマ−組成物 |
| KR100486223B1 (ko) * | 1997-12-17 | 2005-08-01 | 삼성전자주식회사 | 반도체 장치의 입/출력 패드 |
| US8063480B2 (en) | 2006-02-28 | 2011-11-22 | Canon Kabushiki Kaisha | Printed board and semiconductor integrated circuit |
| US8575743B2 (en) | 2006-02-28 | 2013-11-05 | Canon Kabushiki Kaisha | Printed board and semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3105713B2 (ja) | 2000-11-06 |
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Legal Events
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