JPH06196657A - スタティックランダムアクセスメモリ及びその製造方法 - Google Patents
スタティックランダムアクセスメモリ及びその製造方法Info
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- JPH06196657A JPH06196657A JP4342695A JP34269592A JPH06196657A JP H06196657 A JPH06196657 A JP H06196657A JP 4342695 A JP4342695 A JP 4342695A JP 34269592 A JP34269592 A JP 34269592A JP H06196657 A JPH06196657 A JP H06196657A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 メモリサイズが小さく、駆動能力比が優れた
スタティックランダムアクセスメモリ及びその製造方法
を提供する。 【構成】 対称型に配置されるメモリセルを有するスタ
ティックランダムアクセスメモリにおいて、シリコン基
板上に配置されるＮＭＯＳトランジスタからなるドライ
バトランジスタ１０３，１０４と、その上方に形成さ
れ、多結晶シリコンＰＭＯＳ薄膜トランジスタからなる
負荷トランジスタ１０５，１０６と、その上方に形成さ
れ、多結晶シリコンＮＭＯＳ薄膜トランジスタからなる
アクセストランジスタ１１１，１１２と、それらのアク
セストランジスタ１１１，１１２のゲートに接続される
１本のワード線ＷＬとを設けるようにしたものである。
スタティックランダムアクセスメモリ及びその製造方法
を提供する。 【構成】 対称型に配置されるメモリセルを有するスタ
ティックランダムアクセスメモリにおいて、シリコン基
板上に配置されるＮＭＯＳトランジスタからなるドライ
バトランジスタ１０３，１０４と、その上方に形成さ
れ、多結晶シリコンＰＭＯＳ薄膜トランジスタからなる
負荷トランジスタ１０５，１０６と、その上方に形成さ
れ、多結晶シリコンＮＭＯＳ薄膜トランジスタからなる
アクセストランジスタ１１１，１１２と、それらのアク
セストランジスタ１１１，１１２のゲートに接続される
１本のワード線ＷＬとを設けるようにしたものである。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特にスタティックランダムアクセスメモリ（ＳＲＡ
Ｍ）のメモリセル構造及びその製造方法に関するもので
ある。
り、特にスタティックランダムアクセスメモリ（ＳＲＡ
Ｍ）のメモリセル構造及びその製造方法に関するもので
ある。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば「１６Ｍｂｉｔ ＳＲＡＭ Ｃｅｌｌ Ｔｅｃｈ
ｎｏｌｏｇｉｅｓ ｆｏｒ ２．０Ｖ Ｏｐｅｒａｔｉ
ｏｎ（ＩＥＤＭ９１−４８１）」に開示されるようなも
のがあった。ここで、ＳＲＡＭとは、記憶セルが２個の
インバータ回路を、かすき掛け接続した、フリップフロ
ップ回路で構成されており、書き込まれた情報は、電源
が印加されている限り保持される。
例えば「１６Ｍｂｉｔ ＳＲＡＭ Ｃｅｌｌ Ｔｅｃｈ
ｎｏｌｏｇｉｅｓ ｆｏｒ ２．０Ｖ Ｏｐｅｒａｔｉ
ｏｎ（ＩＥＤＭ９１−４８１）」に開示されるようなも
のがあった。ここで、ＳＲＡＭとは、記憶セルが２個の
インバータ回路を、かすき掛け接続した、フリップフロ
ップ回路で構成されており、書き込まれた情報は、電源
が印加されている限り保持される。
【０００３】図４はかかる従来の対称型ＳＲＡＭのメモ
リセルを示す回路図である。この図に示すように、ＮＭ
ＯＳトランジスタ４個（１０１〜１０４）及び多結晶Ｓ
ｉＰＭＯＳＴＦＴ（Ｐｏｌｙ Ｓｉｌｉｃｏｎ Ｐ ｃ
ｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓ
ｔｏｒ）２個（１０５、１０６）から構成されている。
リセルを示す回路図である。この図に示すように、ＮＭ
ＯＳトランジスタ４個（１０１〜１０４）及び多結晶Ｓ
ｉＰＭＯＳＴＦＴ（Ｐｏｌｙ Ｓｉｌｉｃｏｎ Ｐ ｃ
ｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓ
ｔｏｒ）２個（１０５、１０６）から構成されている。
【０００４】ここで、ＮＭＯＳトランジスタ（Ｎ ｃｈ
ａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ Ｔｒａｎｓｉｓｔｏｒ）１０１、１０２
はアクセストランジスタ、ＮＭＯＳトランジスタ１０
３、１０４はドライバトランジスタ、ＰＭＯＳＴＦＴ１
０５、１０６は負荷トランジスタである。図５はそのＳ
ＲＡＭのメモリセルパターンの製造工程平面図、図６は
そのＳＲＡＭのメモリセルの製造工程断面図〔図５
（ａ）のＡ−Ａ線断面図〕である。
ａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ Ｔｒａｎｓｉｓｔｏｒ）１０１、１０２
はアクセストランジスタ、ＮＭＯＳトランジスタ１０
３、１０４はドライバトランジスタ、ＰＭＯＳＴＦＴ１
０５、１０６は負荷トランジスタである。図５はそのＳ
ＲＡＭのメモリセルパターンの製造工程平面図、図６は
そのＳＲＡＭのメモリセルの製造工程断面図〔図５
（ａ）のＡ−Ａ線断面図〕である。
【０００５】まず、Ｓｉ基板上にウエル（図示なし）を
形成する。次に、フィールド酸化膜２０１を堆積し、素
子領域２００を形成する。その素子領域２００上にゲー
ト絶縁膜２０２を堆積し、コンタクトホール２０３を開
孔する。更に、第１層多結晶シリコン２０４を形成し
〔図５（ａ）参照〕、ソース・ドレインとなるＮ型拡散
層２０５を形成する。その上に絶縁膜２０６を堆積する
〔図６（ａ）参照〕。
形成する。次に、フィールド酸化膜２０１を堆積し、素
子領域２００を形成する。その素子領域２００上にゲー
ト絶縁膜２０２を堆積し、コンタクトホール２０３を開
孔する。更に、第１層多結晶シリコン２０４を形成し
〔図５（ａ）参照〕、ソース・ドレインとなるＮ型拡散
層２０５を形成する。その上に絶縁膜２０６を堆積する
〔図６（ａ）参照〕。
【０００６】次に、その絶縁膜２０６上にコンタクトホ
ール２０７ａを開孔した第２層多結晶シリコン２０７を
形成する〔図５（ｂ）、図６（ｂ）参照〕。次に、絶縁
膜２０８を堆積して、その上にコンタクトホール２０９
を開孔した第３層多結晶シリコン（多結晶ＳｉＰＭＯＳ
ＴＦＴのゲート電極）２１０を形成する〔図５（ｃ）、
図６（ｃ）参照〕。
ール２０７ａを開孔した第２層多結晶シリコン２０７を
形成する〔図５（ｂ）、図６（ｂ）参照〕。次に、絶縁
膜２０８を堆積して、その上にコンタクトホール２０９
を開孔した第３層多結晶シリコン（多結晶ＳｉＰＭＯＳ
ＴＦＴのゲート電極）２１０を形成する〔図５（ｃ）、
図６（ｃ）参照〕。
【０００７】次いで、絶縁膜２１１を堆積して、コンタ
クトホール２１２を開孔した第４層多結晶シリコン（多
結晶ＳｉＰＭＯＳＴＦＴのアクティブ領域）２１３を形
成する〔図５（ｃ）、図６（ｄ）参照〕。次いで、レジ
ストマスクとして、多結晶ＳｉＴＦＴのソース・ドレイ
ンとなるＰ型拡散層２１４を形成する〔図６（ｅ）参
照〕。
クトホール２１２を開孔した第４層多結晶シリコン（多
結晶ＳｉＰＭＯＳＴＦＴのアクティブ領域）２１３を形
成する〔図５（ｃ）、図６（ｄ）参照〕。次いで、レジ
ストマスクとして、多結晶ＳｉＴＦＴのソース・ドレイ
ンとなるＰ型拡散層２１４を形成する〔図６（ｅ）参
照〕。
【０００８】次いで、絶縁膜２１５を堆積して、コンタ
クトホール２１６を開孔し、コンタクトホール内を高融
点金属等（例えばＷ：タングステン等）で埋め込み、金
属配線２１７（アルミ合金、高融点金属等）を形成する
〔図５（ｄ）、図６（ｅ）参照〕。その後、図示しない
が、必要に応じ、第２層以降の金属配線を形成し、最後
に表面保護膜を形成する。
クトホール２１６を開孔し、コンタクトホール内を高融
点金属等（例えばＷ：タングステン等）で埋め込み、金
属配線２１７（アルミ合金、高融点金属等）を形成する
〔図５（ｄ）、図６（ｅ）参照〕。その後、図示しない
が、必要に応じ、第２層以降の金属配線を形成し、最後
に表面保護膜を形成する。
【０００９】このようにして得られたＳＲＡＭのメモリ
セルは、Ｓｉ基板及び第１層多結晶シリコン２０４でア
クセストランジスタ１０１、１０２、ドライバトランジ
スタ１０３、１０４及び２本のワードライン（ＷＬ）を
形成し、第２層多結晶シリコン２０７でＧＮＤ（グラン
ド）配線を形成し、第３層、第４層多結晶シリコン２１
０、２１３で多結晶ＳｉＰＭＯＳＴＦＴ及びＶｃｃ配線
を形成し、金属配線でＢＬ（ビットライン）を形成して
いる。
セルは、Ｓｉ基板及び第１層多結晶シリコン２０４でア
クセストランジスタ１０１、１０２、ドライバトランジ
スタ１０３、１０４及び２本のワードライン（ＷＬ）を
形成し、第２層多結晶シリコン２０７でＧＮＤ（グラン
ド）配線を形成し、第３層、第４層多結晶シリコン２１
０、２１３で多結晶ＳｉＰＭＯＳＴＦＴ及びＶｃｃ配線
を形成し、金属配線でＢＬ（ビットライン）を形成して
いる。
【００１０】
【発明が解決しようとする課題】しかしながら、以上述
べた従来のＳＲＡＭのメモリセル構造では、Ｓｉ基板上
にアクセストランジスタ及びドライバトランジスタの計
４個のトランジスタを形成するため、メモリセルサイズ
を小さくすることが困難であるという問題があった。
べた従来のＳＲＡＭのメモリセル構造では、Ｓｉ基板上
にアクセストランジスタ及びドライバトランジスタの計
４個のトランジスタを形成するため、メモリセルサイズ
を小さくすることが困難であるという問題があった。
【００１１】また、メモリセルの安定動作のため、アク
セストランジスタとドライバトランジスタの駆動能力比
（ｃｅｌｌ ｒａｔｉｏ）を大きくとることが難しいと
いう問題があった。更に、図５（ａ）に示すように、上
記した従来の対称型メモリセルにおいては２本のワード
ライン（ＷＬ）を形成しなければならないという問題が
あった。
セストランジスタとドライバトランジスタの駆動能力比
（ｃｅｌｌ ｒａｔｉｏ）を大きくとることが難しいと
いう問題があった。更に、図５（ａ）に示すように、上
記した従来の対称型メモリセルにおいては２本のワード
ライン（ＷＬ）を形成しなければならないという問題が
あった。
【００１２】本発明は、上記問題点を除去し、メモリサ
イズが小さく、駆動能力比が優れたスタティックランダ
ムアクセスメモリ及びその製造方法を提供することを目
的とする。
イズが小さく、駆動能力比が優れたスタティックランダ
ムアクセスメモリ及びその製造方法を提供することを目
的とする。
【００１３】
【課題を解決するための手段】本発明は、上記目的を達
成するために、対称型に配置されるメモリセルを有する
スタティックランダムアクセスメモリにおいて、シリコ
ン基板上に配置されるＮＭＯＳトランジスタからなるド
ライバトランジスタと、その上方に形成され、多結晶シ
リコンＰＭＯＳ薄膜トランジスタからなる負荷トランジ
スタと、その上方に形成され、多結晶シリコンＮＭＯＳ
薄膜トランジスタからなるアクセストランジスタと、該
アクセストランジスタのゲートに接続される１本のワー
ド線とを設けるようにしたものである。
成するために、対称型に配置されるメモリセルを有する
スタティックランダムアクセスメモリにおいて、シリコ
ン基板上に配置されるＮＭＯＳトランジスタからなるド
ライバトランジスタと、その上方に形成され、多結晶シ
リコンＰＭＯＳ薄膜トランジスタからなる負荷トランジ
スタと、その上方に形成され、多結晶シリコンＮＭＯＳ
薄膜トランジスタからなるアクセストランジスタと、該
アクセストランジスタのゲートに接続される１本のワー
ド線とを設けるようにしたものである。
【００１４】また、対称型に配置されるメモリセルを有
するスタティックランダムアクセスメモリの製造方法に
おいて、シリコン基板上にＮＭＯＳトランジスタからな
るドライバトランジスタを形成する工程と、その上方に
多結晶シリコンＰＭＯＳ薄膜トランジスタからなる負荷
トランジスタを形成する工程と、その上方に多結晶シリ
コンＮＭＯＳ薄膜トランジスタからなるアクセストトラ
ンジスタを形成する工程と、該アクセストトランジスタ
のゲートに１本のワード線を接続する工程とを施すよう
にしたものである。
するスタティックランダムアクセスメモリの製造方法に
おいて、シリコン基板上にＮＭＯＳトランジスタからな
るドライバトランジスタを形成する工程と、その上方に
多結晶シリコンＰＭＯＳ薄膜トランジスタからなる負荷
トランジスタを形成する工程と、その上方に多結晶シリ
コンＮＭＯＳ薄膜トランジスタからなるアクセストトラ
ンジスタを形成する工程と、該アクセストトランジスタ
のゲートに１本のワード線を接続する工程とを施すよう
にしたものである。
【００１５】
【作用】本発明によれば、上記したように、対称型に配
置されるメモリセルを有するスタティックランダムアク
セスメモリにおいて、シリコン基板上にＮＭＯＳトラン
ジスタからなるドライバトランジスタと、その上層に多
結晶シリコンＰＭＯＳ薄膜トランジスタからなる負荷ト
ランジスタと、その上層に多結晶シリコンＮＭＯＳ薄膜
トランジスタからなるアクセストランジスタを設け、そ
のアクセストランジスタのゲートに１本のワード線を設
けるようにしたものである。
置されるメモリセルを有するスタティックランダムアク
セスメモリにおいて、シリコン基板上にＮＭＯＳトラン
ジスタからなるドライバトランジスタと、その上層に多
結晶シリコンＰＭＯＳ薄膜トランジスタからなる負荷ト
ランジスタと、その上層に多結晶シリコンＮＭＯＳ薄膜
トランジスタからなるアクセストランジスタを設け、そ
のアクセストランジスタのゲートに１本のワード線を設
けるようにしたものである。
【００１６】したがって、シリコン基板上にはドライバ
トランジスタのみを形成するだけとなり、メモリセルサ
イズの縮小化を図ることができる。また、アクセストラ
ンジスタをそのドライバトランジスタの上層に多結晶シ
リコンＮＭＯＳ薄膜トランジスタで形成するようにして
いるため、駆動能力比の設定の自由度を向上させること
ができる。
トランジスタのみを形成するだけとなり、メモリセルサ
イズの縮小化を図ることができる。また、アクセストラ
ンジスタをそのドライバトランジスタの上層に多結晶シ
リコンＮＭＯＳ薄膜トランジスタで形成するようにして
いるため、駆動能力比の設定の自由度を向上させること
ができる。
【００１７】更に、その多結晶シリコンＮＭＯＳ薄膜ト
ランジスタを最上層としたことにより、従来の対称型メ
モリセルでは２本必要だったワードラインを１本にする
ことができる。
ランジスタを最上層としたことにより、従来の対称型メ
モリセルでは２本必要だったワードラインを１本にする
ことができる。
【００１８】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の実施例を示す対
称型ＳＲＡＭのメモリセルの回路図、図２は本発明の実
施例を示す対称型ＳＲＡＭのメモリセルパターンの製造
工程断面図、図３は本発明の実施例を示す対称型ＳＲＡ
Ｍのメモリセルの製造工程断面図〔図２（ａ）のＢ−Ｂ
線断面図〕である。
ながら詳細に説明する。図１は本発明の実施例を示す対
称型ＳＲＡＭのメモリセルの回路図、図２は本発明の実
施例を示す対称型ＳＲＡＭのメモリセルパターンの製造
工程断面図、図３は本発明の実施例を示す対称型ＳＲＡ
Ｍのメモリセルの製造工程断面図〔図２（ａ）のＢ−Ｂ
線断面図〕である。
【００１９】図１に示すように、対称型に配置されたア
クセストランジスタ１１１，１１２、ドライバトランジ
スタ１０３、１０４及び負荷トランジスタ１０５，１０
６を有し、アクセストランジスタ１１１，１１２の一方
の電極にビットライン（ＢＬ）が、ゲート電極にワード
ライン（ＷＬ）がそれぞれ接続されている。また、ドラ
イバトランジスタ１０３，１０４の一方の電極にはＧＮ
Ｄ配線が接続されている。更に、負荷トランジスタ１０
５，１０６の一方の電極にＶｃｃ電極が接続されてい
る。
クセストランジスタ１１１，１１２、ドライバトランジ
スタ１０３、１０４及び負荷トランジスタ１０５，１０
６を有し、アクセストランジスタ１１１，１１２の一方
の電極にビットライン（ＢＬ）が、ゲート電極にワード
ライン（ＷＬ）がそれぞれ接続されている。また、ドラ
イバトランジスタ１０３，１０４の一方の電極にはＧＮ
Ｄ配線が接続されている。更に、負荷トランジスタ１０
５，１０６の一方の電極にＶｃｃ電極が接続されてい
る。
【００２０】まず、Ｓｉ基板上にウエル（図示なし）を
形成した後、フィールド酸化膜３０１を堆積し、素子領
域３００を形成する。その後、ゲート酸化膜３０２を堆
積し、このゲート酸化膜３０２にコンタクトホール３０
３を開孔する。そこに、第１層多結晶Ｓｉ３０４を形成
し〔図２（ａ）参照〕、ソース・ドレインとなるＮ型拡
散層３０５を形成する。その後、絶縁膜３０６を形成す
る〔図３（ａ）参照〕。
形成した後、フィールド酸化膜３０１を堆積し、素子領
域３００を形成する。その後、ゲート酸化膜３０２を堆
積し、このゲート酸化膜３０２にコンタクトホール３０
３を開孔する。そこに、第１層多結晶Ｓｉ３０４を形成
し〔図２（ａ）参照〕、ソース・ドレインとなるＮ型拡
散層３０５を形成する。その後、絶縁膜３０６を形成す
る〔図３（ａ）参照〕。
【００２１】次いで、コンタクトホール３０７ａを開孔
した第２層多結晶Ｓｉ３０７を形成する〔図２（ｂ）、
図３（ｂ）参照〕。次に、絶縁膜３０８を堆積し、コン
タクトホール３０９を開孔し、第３層多結晶Ｓｉ（多結
晶ＳｉＰＭＯＳＴＦＴのゲート電極）３１０を形成する
〔図２（ｃ）、図３（ｃ）参照〕。
した第２層多結晶Ｓｉ３０７を形成する〔図２（ｂ）、
図３（ｂ）参照〕。次に、絶縁膜３０８を堆積し、コン
タクトホール３０９を開孔し、第３層多結晶Ｓｉ（多結
晶ＳｉＰＭＯＳＴＦＴのゲート電極）３１０を形成する
〔図２（ｃ）、図３（ｃ）参照〕。
【００２２】次いで、絶縁膜３１１を堆積し、コンタク
トホール３１２を開孔し、第４層多結晶Ｓｉ（多結晶Ｓ
ｉＰＭＯＳＴＦＴのアクティブ領域）３１３を形成する
〔図２（ｃ）、図３（ｄ）参照〕。次に、多結晶ＳｉＰ
ＭＯＳＴＦＴのソース・ドレインとなるＰ型拡散層３１
４を形成し、絶縁膜３１５を堆積し、コンタクトホール
３１６を開孔した第５層多結晶Ｓｉ（多結晶ＳｉＮＭＯ
ＳＴＦＴのアクティブ領域）３１７を形成する〔図２
（ｄ）、図３（ｅ）参照〕。
トホール３１２を開孔し、第４層多結晶Ｓｉ（多結晶Ｓ
ｉＰＭＯＳＴＦＴのアクティブ領域）３１３を形成する
〔図２（ｃ）、図３（ｄ）参照〕。次に、多結晶ＳｉＰ
ＭＯＳＴＦＴのソース・ドレインとなるＰ型拡散層３１
４を形成し、絶縁膜３１５を堆積し、コンタクトホール
３１６を開孔した第５層多結晶Ｓｉ（多結晶ＳｉＮＭＯ
ＳＴＦＴのアクティブ領域）３１７を形成する〔図２
（ｄ）、図３（ｅ）参照〕。
【００２３】次に、多結晶ＳｉＮＭＯＳＴＦＴのゲート
酸化膜３１８を堆積し、第６層多結晶シリコン（多結晶
ＳｉＮＭＯＳＴＦＴのゲート電極）３１９を形成する
〔図２（ｄ）、図３（ｆ）参照〕。次に、多結晶ＳｉＮ
ＭＯＳＴＦＴのソース・ドレインとなるＮ型拡散層３２
０を形成し、絶縁膜３２１を堆積し、コンタクトホール
３２２を開孔及び埋め込む。更に、金属配線３２３を形
成する。〔図２（ｅ）、図３（ｇ）参照〕。
酸化膜３１８を堆積し、第６層多結晶シリコン（多結晶
ＳｉＮＭＯＳＴＦＴのゲート電極）３１９を形成する
〔図２（ｄ）、図３（ｆ）参照〕。次に、多結晶ＳｉＮ
ＭＯＳＴＦＴのソース・ドレインとなるＮ型拡散層３２
０を形成し、絶縁膜３２１を堆積し、コンタクトホール
３２２を開孔及び埋め込む。更に、金属配線３２３を形
成する。〔図２（ｅ）、図３（ｇ）参照〕。
【００２４】以下の工程は、従来技術と同じ。このよう
にして得られたメモリセル構造としては、Ｓｉ基板及び
第１層多結晶シリコン３０４で、図１に示すように、ド
ライバトランジスタ１０３、１０４を形成し、第２層多
結晶シリコン３０７でＧＮＤ配線を形成し、第３層、第
４層多結晶シリコン３１０、３１３で多結晶ＳｉＰＭＯ
ＳＴＦＴからなる負荷トランジスタ１０５，１０６及び
Ｖｃｃ配線を形成し、第５層、第６層多結晶シリコン３
１７、３１９で多結晶ＳｉＮＭＯＳＴＦＴからなるアク
セストランジスタ１１１，１１２及びワードライン（Ｗ
Ｌ）を形成し、金属配線３２３でビットライン（ＢＬ）
を形成している。
にして得られたメモリセル構造としては、Ｓｉ基板及び
第１層多結晶シリコン３０４で、図１に示すように、ド
ライバトランジスタ１０３、１０４を形成し、第２層多
結晶シリコン３０７でＧＮＤ配線を形成し、第３層、第
４層多結晶シリコン３１０、３１３で多結晶ＳｉＰＭＯ
ＳＴＦＴからなる負荷トランジスタ１０５，１０６及び
Ｖｃｃ配線を形成し、第５層、第６層多結晶シリコン３
１７、３１９で多結晶ＳｉＮＭＯＳＴＦＴからなるアク
セストランジスタ１１１，１１２及びワードライン（Ｗ
Ｌ）を形成し、金属配線３２３でビットライン（ＢＬ）
を形成している。
【００２５】なお、周辺回路等に用いるＰＭＯＳトラン
ジスタはＮＭＯＳトランジスタ形成時に通常通り形成す
る。次に、本発明の第２実施例を示す対称型ＳＲＡＭの
メモリセルの製造方法について、図７を用いて説明す
る。この実施例においては、第４層多結晶シリコン形成
までは、従来技術と同じである。〔図２（ａ）〜
（ｃ）、図３（ａ）〜（ｄ）参照〕。
ジスタはＮＭＯＳトランジスタ形成時に通常通り形成す
る。次に、本発明の第２実施例を示す対称型ＳＲＡＭの
メモリセルの製造方法について、図７を用いて説明す
る。この実施例においては、第４層多結晶シリコン形成
までは、従来技術と同じである。〔図２（ａ）〜
（ｃ）、図３（ａ）〜（ｄ）参照〕。
【００２６】次に、多結晶ＳｉＰＭＯＳＴＦＴのソース
・ドレインとなるＰ型拡散層４１４を形成し、絶縁膜４
１５を堆積し、第５層多結晶シリコン４１６を形成す
る。更に、絶縁膜４１７を堆積し、コンタクトホール４
１８を開孔し、第６層多結晶シリコン４１９を形成す
る。続いて、絶縁膜４２０を堆積し、第７層多結晶シリ
コン４２１を形成する〔図２（ｄ′）、図７参照〕。
・ドレインとなるＰ型拡散層４１４を形成し、絶縁膜４
１５を堆積し、第５層多結晶シリコン４１６を形成す
る。更に、絶縁膜４１７を堆積し、コンタクトホール４
１８を開孔し、第６層多結晶シリコン４１９を形成す
る。続いて、絶縁膜４２０を堆積し、第７層多結晶シリ
コン４２１を形成する〔図２（ｄ′）、図７参照〕。
【００２７】ここで、第５層多結晶シリコンと第７層多
結晶シリコンは多結晶ＳｉＮＭＯＳＴＦＴのゲート電極
であり、かつＬ型で同一パターンとする。次に、多結晶
ＳｉＮＭＯＳＴＦＴのソース・ドレインとなるＮ型拡散
層４２２を形成し、絶縁膜４２３を堆積し、コンタクト
ホール４２４を開孔及び埋め込み、金属配線４２５を形
成する（図７参照）。
結晶シリコンは多結晶ＳｉＮＭＯＳＴＦＴのゲート電極
であり、かつＬ型で同一パターンとする。次に、多結晶
ＳｉＮＭＯＳＴＦＴのソース・ドレインとなるＮ型拡散
層４２２を形成し、絶縁膜４２３を堆積し、コンタクト
ホール４２４を開孔及び埋め込み、金属配線４２５を形
成する（図７参照）。
【００２８】次に、本発明の第３実施例を示す対称型Ｓ
ＲＡＭのメモリセルの製造方法について、図８を用いて
説明する。この実施例においては、第３層多結晶シリコ
ン形成までは、従来技術と同じである。〔図２（ａ）〜
（ｃ）、図３（ａ）〜（ｃ）参照〕。続いて、絶縁膜５
１１、コンタクトホール５１２、第４層多結晶シリコン
５１３、ソース・ドレインとなるＰ型（Ｐ+ ）拡散層５
１４、絶縁膜５１５、コンタクトホール５１６、第５層
多結晶シリコン５１７、絶縁膜５１８、第６層多結晶シ
リコン５１９、ソース・ドレインとなるＰ型（Ｐ+ ）拡
散層５２０、絶縁膜５２１、コンタクトホール５２２、
金属配線５２３の順に形成する（図８参照）。
ＲＡＭのメモリセルの製造方法について、図８を用いて
説明する。この実施例においては、第３層多結晶シリコ
ン形成までは、従来技術と同じである。〔図２（ａ）〜
（ｃ）、図３（ａ）〜（ｃ）参照〕。続いて、絶縁膜５
１１、コンタクトホール５１２、第４層多結晶シリコン
５１３、ソース・ドレインとなるＰ型（Ｐ+ ）拡散層５
１４、絶縁膜５１５、コンタクトホール５１６、第５層
多結晶シリコン５１７、絶縁膜５１８、第６層多結晶シ
リコン５１９、ソース・ドレインとなるＰ型（Ｐ+ ）拡
散層５２０、絶縁膜５２１、コンタクトホール５２２、
金属配線５２３の順に形成する（図８参照）。
【００２９】この時、コンタクトホール５１６が第３層
及び第４層多結晶シリコンの両方にまたがるように開孔
する。次に、本発明の第４実施例を示す対称型ＳＲＡＭ
のメモリセルの製造方法について、図９を用いて説明す
る。この実施例においては、第２層多結晶シリコン形成
までは、従来技術と同じである。〔図２（ａ）及び図２
（ｂ）、図３（ａ）及び図３（ｂ）参照〕。
及び第４層多結晶シリコンの両方にまたがるように開孔
する。次に、本発明の第４実施例を示す対称型ＳＲＡＭ
のメモリセルの製造方法について、図９を用いて説明す
る。この実施例においては、第２層多結晶シリコン形成
までは、従来技術と同じである。〔図２（ａ）及び図２
（ｂ）、図３（ａ）及び図３（ｂ）参照〕。
【００３０】続いて、絶縁膜６０８、コンタクトホール
６０９、第３層多結晶シリコン６１０、絶縁膜６１１、
コンタクトホール６１２、第４層多結晶シリコン６１
３、ソース・ドレインとなるＰ型拡散層６１４、絶縁膜
６１５、コンタクトホール６１６、第５層多結晶シリコ
ン６１７、絶縁膜６１８、第６層多結晶シリコン６１
９、Ｎ型拡散層６２０、絶縁膜６２１、コンタクトホー
ル６２２、金属配線６２３の順に形成する。
６０９、第３層多結晶シリコン６１０、絶縁膜６１１、
コンタクトホール６１２、第４層多結晶シリコン６１
３、ソース・ドレインとなるＰ型拡散層６１４、絶縁膜
６１５、コンタクトホール６１６、第５層多結晶シリコ
ン６１７、絶縁膜６１８、第６層多結晶シリコン６１
９、Ｎ型拡散層６２０、絶縁膜６２１、コンタクトホー
ル６２２、金属配線６２３の順に形成する。
【００３１】この時、コンタクトホール６０９、６１
２、６１６内に、例えばＴｉＮ、Ｔｉシリサイド等の高
融点金属系を用い、かつ不純物が拡散し難い膜を形成す
る。なお、本発明は上記実施例に限定されるものではな
く、本発明の趣旨に基づいて種々の変形が可能であり、
これらを本発明の範囲から排除するものではない。
２、６１６内に、例えばＴｉＮ、Ｔｉシリサイド等の高
融点金属系を用い、かつ不純物が拡散し難い膜を形成す
る。なお、本発明は上記実施例に限定されるものではな
く、本発明の趣旨に基づいて種々の変形が可能であり、
これらを本発明の範囲から排除するものではない。
【００３２】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、次のような効果を奏することができる。 （１）対称型ＳＲＡＭにおいて、シリコン基板上にはド
ライバトランジスタのみを形成し、アクセストランジス
タは、多結晶ＳｉＮＭＯＳＴＦＴとし、積層構造にした
ことにより、メモリセルサイズの縮小化を図ることがで
きる。例えば、所要面積を、従来の約７０％以下にする
ことができる。
よれば、次のような効果を奏することができる。 （１）対称型ＳＲＡＭにおいて、シリコン基板上にはド
ライバトランジスタのみを形成し、アクセストランジス
タは、多結晶ＳｉＮＭＯＳＴＦＴとし、積層構造にした
ことにより、メモリセルサイズの縮小化を図ることがで
きる。例えば、所要面積を、従来の約７０％以下にする
ことができる。
【００３３】また、アクセストランジスタを、多結晶Ｓ
ｉＮＭＯＳＴＦＴで形成するようにしているため、駆動
能力比（ｃｅｌｌ ｒａｔｉｏ）の設定の自由度を向上
させることができる。更に、積層構造となし、しかも多
結晶ＳｉＮＭＯＳＴＦＴを最上層としたことにより、従
来の対称型メモリセルでは２本必要だったワードライン
を１本とすることが可能となる。
ｉＮＭＯＳＴＦＴで形成するようにしているため、駆動
能力比（ｃｅｌｌ ｒａｔｉｏ）の設定の自由度を向上
させることができる。更に、積層構造となし、しかも多
結晶ＳｉＮＭＯＳＴＦＴを最上層としたことにより、従
来の対称型メモリセルでは２本必要だったワードライン
を１本とすることが可能となる。
【００３４】（２）対称型ＳＲＡＭにおいて、多結晶Ｓ
ｉＮＭＯＳＴＦＴをダブルゲート構造とし、かつＬ型ゲ
ートパターンとなるように形成することにより、アクセ
ストランジスタの実効ゲート幅が約４倍になるため、多
結晶ＳｉＮＭＯＳＴＦＴの性能が劣っていても問題とな
らずに製造できる。 （３）多結晶ＳｉＮＭＯＳＴＦＴと多結晶ＳｉＰＭＯＳ
ＴＦＴとＮＭＯＳトランジスタの接続部を共通コンタク
トとすることにより、Ｎ型部分からＮ型接続部及びＰ型
部分からＮ型接続部とすることができ、コンタクト特性
の向上を図ることができる。
ｉＮＭＯＳＴＦＴをダブルゲート構造とし、かつＬ型ゲ
ートパターンとなるように形成することにより、アクセ
ストランジスタの実効ゲート幅が約４倍になるため、多
結晶ＳｉＮＭＯＳＴＦＴの性能が劣っていても問題とな
らずに製造できる。 （３）多結晶ＳｉＮＭＯＳＴＦＴと多結晶ＳｉＰＭＯＳ
ＴＦＴとＮＭＯＳトランジスタの接続部を共通コンタク
トとすることにより、Ｎ型部分からＮ型接続部及びＰ型
部分からＮ型接続部とすることができ、コンタクト特性
の向上を図ることができる。
【００３５】（４）多結晶ＳｉＮＭＯＳＴＦＴと多結晶
ＳｉＰＭＯＳＴＦＴとＮＭＯＳトランジスタの接続部の
コンタクトに、高融点金属系の膜を形成することによ
り、オーミックコンタクトとすることができる。
ＳｉＰＭＯＳＴＦＴとＮＭＯＳトランジスタの接続部の
コンタクトに、高融点金属系の膜を形成することによ
り、オーミックコンタクトとすることができる。
【図１】本発明の実施例を示す対称型ＳＲＡＭのメモリ
セルの回路図である。
セルの回路図である。
【図２】本発明の実施例を示す対称型ＳＲＡＭのメモリ
セルパターンの製造工程断面図である。
セルパターンの製造工程断面図である。
【図３】本発明の実施例を示す対称型ＳＲＡＭのメモリ
セルの製造工程断面図である。
セルの製造工程断面図である。
【図４】従来の対称型ＳＲＡＭのメモリセルを示す回路
図である。
図である。
【図５】従来の対称型ＳＲＡＭのメモリセルパターンの
製造工程平面図である。
製造工程平面図である。
【図６】従来の対称型ＳＲＡＭのメモリセルの製造工程
断面図である。
断面図である。
【図７】本発明の第２実施例を示す対称型ＳＲＡＭのメ
モリセルの断面図である。
モリセルの断面図である。
【図８】本発明の第３実施例を示す対称型ＳＲＡＭのメ
モリセルの断面図である。
モリセルの断面図である。
【図９】本発明の第４実施例を示す対称型ＳＲＡＭのメ
モリセルの断面図である。
モリセルの断面図である。
１０３、１０４ ドライバトランジスタ １０５，１０６ 負荷トランジスタ １１１，１１２ アクセストランジスタ ＢＬ ビットライン ＷＬ ワードライン ３００ 素子領域 ３０１ フィールド酸化膜 ３０２ ゲート酸化膜 ３０３，３０７ａ，３０９，３１２，３１６，３２２，
４１８，４２４，５１２，５１６，５２２，６０９，６
１２，６１６，６２２ コンタクトホール ３０４ 第１層多結晶シリコン ３０５，３２０，４２２，６２０ ソース・ドレイン
となるＮ型拡散層 ３０６，３０８，３１１，３１５，３２１，４１５，４
１７，４２０，４２３，５１１，５１５，５１８，５２
１，６０８，６１１，６１５，６１８，６２１絶縁膜 ３０７ 第２層多結晶シリコン ３１０，６１０ 第３層多結晶シリコン ３１３，５１３，６１３ 第４層多結晶シリコン ３１４，４１４ ソース・ドレインとなるＰ型拡散層 ３１７，４１６，５１７，６１７ 第５層多結晶シリ
コン ３１８ 多結晶ＳｉＮＭＯＳＴＦＴのゲート酸化膜 ３１９，４１９，５１９，６１９ 第６層多結晶シリ
コン ３２３，４２５，５２３，６２３ 金属配線 ４２１ 第７層多結晶シリコン
４１８，４２４，５１２，５１６，５２２，６０９，６
１２，６１６，６２２ コンタクトホール ３０４ 第１層多結晶シリコン ３０５，３２０，４２２，６２０ ソース・ドレイン
となるＮ型拡散層 ３０６，３０８，３１１，３１５，３２１，４１５，４
１７，４２０，４２３，５１１，５１５，５１８，５２
１，６０８，６１１，６１５，６１８，６２１絶縁膜 ３０７ 第２層多結晶シリコン ３１０，６１０ 第３層多結晶シリコン ３１３，５１３，６１３ 第４層多結晶シリコン ３１４，４１４ ソース・ドレインとなるＰ型拡散層 ３１７，４１６，５１７，６１７ 第５層多結晶シリ
コン ３１８ 多結晶ＳｉＮＭＯＳＴＦＴのゲート酸化膜 ３１９，４１９，５１９，６１９ 第６層多結晶シリ
コン ３２３，４２５，５２３，６２３ 金属配線 ４２１ 第７層多結晶シリコン
Claims (5)
- 【請求項１】 対称型に配置されるメモリセルを有する
スタティックランダムアクセスメモリにおいて、 （ａ）シリコン基板上に配置されるＮＭＯＳトランジス
タからなるドライバトランジスタと、 （ｂ）その上方に形成され、多結晶シリコンＰＭＯＳ薄
膜トランジスタからなる負荷トランジスタと、 （ｃ）その上方に形成され、多結晶シリコンＮＭＯＳ薄
膜トランジスタからなるアクセストランジスタと、 （ｄ）該アクセストランジスタのゲートに接続される１
本のワード線とを具備することを特徴とするスタティッ
クランダムアクセスメモリ。 - 【請求項２】 前記多結晶シリコンＮＭＯＳ薄膜トラン
ジスタをダブルゲート電極とし、該ゲート電極をＬ型パ
ターンとすることを特徴とする請求項１記載のスタティ
ックランダムアクセスメモリ。 - 【請求項３】 対称型に配置されるメモリセルを有する
スタティックランダムアクセスメモリの製造方法におい
て、 （ａ）シリコン基板上にＮＭＯＳトランジスタからなる
ドライバトランジスタを形成する工程と、 （ｂ）その上方に多結晶シリコンＰＭＯＳ薄膜トランジ
スタからなる負荷トランジスタを形成する工程と、 （ｃ）その上方に多結晶シリコンＮＭＯＳ薄膜トランジ
スタからなるアクセストトランジスタを形成する工程
と、 （ｄ）該アクセストトランジスタのゲートに１本のワー
ド線を接続する工程とを施すことを特徴とするスタティ
ックランダムアクセスメモリの製造方法。 - 【請求項４】 前記多結晶シリコンＮＭＯＳ薄膜トラン
ジスタと、前記多結晶シリコンＰＭＯＳ薄膜トランジス
タと、前記ＮＭＯＳトランジスタとを接続するコンタク
トを共通コンタクトとすることを特徴とする請求項３記
載のスタティックランダムアクセスメモリの製造方法。 - 【請求項５】 前記多結晶シリコンＮＭＯＳ薄膜トラン
ジスタと、前記多結晶シリコンＰＭＯＳ薄膜トランジス
タと、前記ＮＭＯＳトランジスタとを接続するコンタク
ト部に不純物が拡散し難い高融点金属系の膜を形成する
ことを特徴とする請求項３記載のスタティックランダム
アクセスメモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4342695A JPH06196657A (ja) | 1992-12-22 | 1992-12-22 | スタティックランダムアクセスメモリ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4342695A JPH06196657A (ja) | 1992-12-22 | 1992-12-22 | スタティックランダムアクセスメモリ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06196657A true JPH06196657A (ja) | 1994-07-15 |
Family
ID=18355784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4342695A Withdrawn JPH06196657A (ja) | 1992-12-22 | 1992-12-22 | スタティックランダムアクセスメモリ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06196657A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6133586A (en) * | 1996-03-29 | 2000-10-17 | Nec Corporation | Semiconductor memory device and method of fabricating the same |
| JP2006093696A (ja) * | 2004-09-20 | 2006-04-06 | Samsung Electronics Co Ltd | 集積回路メモリ装置 |
| JP2007180508A (ja) * | 2005-12-26 | 2007-07-12 | Samsung Electronics Co Ltd | 積層メモリセル |
| JP2012033896A (ja) * | 2010-06-29 | 2012-02-16 | Semiconductor Energy Lab Co Ltd | 配線基板、半導体装置、及びそれらの作製方法 |
-
1992
- 1992-12-22 JP JP4342695A patent/JPH06196657A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6133586A (en) * | 1996-03-29 | 2000-10-17 | Nec Corporation | Semiconductor memory device and method of fabricating the same |
| JP2006093696A (ja) * | 2004-09-20 | 2006-04-06 | Samsung Electronics Co Ltd | 集積回路メモリ装置 |
| JP2007180508A (ja) * | 2005-12-26 | 2007-07-12 | Samsung Electronics Co Ltd | 積層メモリセル |
| JP2012033896A (ja) * | 2010-06-29 | 2012-02-16 | Semiconductor Energy Lab Co Ltd | 配線基板、半導体装置、及びそれらの作製方法 |
| US9437454B2 (en) | 2010-06-29 | 2016-09-06 | Semiconductor Energy Laboratory Co., Ltd. | Wiring board, semiconductor device, and manufacturing methods thereof |
| US9875910B2 (en) | 2010-06-29 | 2018-01-23 | Semiconductor Energy Laboratory Co., Ltd. | Wiring board, semiconductor device, and manufacturing methods thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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