JPS60189253A - スタテイツク型半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）１発明の技術分野 本発明は半導体装置に係り、特にＭＩＳ型半導体素子に
よって構成されるスタティック型半導体記憶装置におけ
るα線によるソフト・エラーを防止する構造に関する。

（ｂ）、技術の背景 ＭＩＳＩ−ランジスタを用いて構成される等速読比し記
憶装置（ＲＡＭ）には、ダイナミック型（Ｄ−ＲＡＭ）
とスタティック型（Ｓ−ＲＡＭ）とがある。

Ｄ−ＲＡＭは、メモリー制御のために、ロー・アドレス
・セレクト（ＲＡＳ）、コラム・アドレス・セレクト（
ＣＡＳ）、アドレス入力等外部クロック・パルスが入力
形式で使用されるので、動作のタイミングに対する制約
が多い。それに対して５−ＲＡＭは、チップ・セレクト
入力、アドレス入力のみでメモリー制御が可能で、タイ
ミング的にもＤ−ＲＡＭ程の制約がない。又、Ｄ−ＲＡ
Ｍのセル特有のリフレッシュが必要ない。従って周辺装
置等には、５−ＲＡＭが使われることが多い。

（吃従来技術と問題点 第１図は高抵抗負荷型５−ＲＡＭの等価回路図を示した
もので、図中、ＴＲＩ、ＴＲ２，ＴＲ３゜ＴＲ４はＭＩ
Ｓ）ランジスタ、Ｒ１，Ｒ２は高抵抗、Ｎｌ、Ｎ２はノ
ード１、ＢＬ、ＢＬはビット線、ＷＬはワード線、Ｇは
ゲート、Ｄはドレイン、ｖＣｃは電源線、ＶＳＳは接地
線をあられしている。

５−ＲＡＭのセルは、Ｍｉｓ）ランジスタによるフリッ
プ・フロップから成り、１対のトランジスタＴＲ３、Ｔ
Ｒ４の１方がオン状態、他方がオフ状態の双安定回路で
記憶がなされるため、リフレッシュを行わずに長時間記
憶が保持され、且つソフト・エラーに対しても強いとい
う利点をもっている。

この５−ＲＡＭのセルは、もと２個の負荷トランジスタ
を加えた６個のトランジスタで形成されていたが、この
場合セル面積が拡大して高集積化には著しく不利である
。したがって最近では１１図のように高抵抗Ｒ１，Ｒ２
を負荷とし、これをトランジスタの上層に配設し、これ
よって集積度の向上をはかった高抵抗負荷型の５−ＲＡ
Ｍが良く用いられる 第２図は従来一般に用いられていた上記５−ＲＡＭセル
の、構造を示した模式上面図ｔ３＞及びそのＡ−Ａ矢視
断面図（ｂ）である。図中、ＴＲ１，ＴＲ２はメモリー
読出し書込み用のＭＩＳトランジスタ、ＴＲ３，ＴＲ４
は記憶保持用のＭＩＳトランジスタ、Ｒ１，Ｒ２は高抵
抗、Ｎｌ、Ｎ２はノード１、ＢＬ、ＢＬはビット線、Ｗ
Ｌはワード線、Ｇ１２はメモリー読出し書込み用ＭＩＳ
Ｉ−ランジスタＴＲＩ、ＴＲ２の共通ゲート、Ｄｉ、Ｄ
２は同ドレイン、Ｇ３．Ｇ４は記憶保持用Ｍｉｓトラン
ジスタＴＲ３，ＴＲ４のゲート、Ｄ３．Ｄ４は同ドレイ
ン領域、Ｓはソース領域、ＶＣＣは電源線、ｖｓｓは接
地線、ＳＵＢはシリコン基板、ＯＸＦはフィールド酸化
膜、ＯＸＧはゲート酸化膜、ＰＡ。

ＰＢは多結晶シリコン層、ＯＸＩ、ＯＸ２は不純物ブロ
ック用酸化膜、ＩＮＳは燐珪酸ガラス（ＰＳＧ）等の絶
縁膜、Ｈはコンタクト窓、ＡＬはアルミニウム配線を示
す。ここで、チャネル・カット領域は省略されている。

例えばＩｆ−ＭＯＳよりなる上記構造において、α線が
入射した場合、該α線によって誘起された電子が高電位
に保持されているドレイン領域例えばＴＲ３のＤ３（Ｎ
ｌ）の接合容量及びゲートＧ３の容量に吸収されるが、
セルが微細化されてこの容量が小さくなると、上記電子
により該ドレイン領域Ｄ３（Ｎｌ）の電位が低下し、オ
ン状態に保持されていたＴＲ４のゲー）Ｇ４の電圧が低
下してオフ状態になって、情報が損なわれるとし）う現
象が生じてくる。

このように５−ＲＡＭにおいても、従来構造の場合セル
が微細化された際には、フ’Ｊ　ｙブ・フロップを構成
するトランジスタのゲート及びそのノードとなるドレイ
ンに寄生する容量即ちゲートｉ色縁膜の容量及びドレイ
ン領域の接合容量が小さくなるために、α線によるソフ
ト・エラーが発生しやすくなるという問題を生ずる。

（ｄ）１発明の目的 本発明は上記問題点に鑑み、５−ＲＡＭのα線に対する
耐性を高める目的でなされたものであり、この目的は、
下記構成に示す要旨の本発明Ｇこより、記憶用のトラン
ジスタＴＲ３及びＴＲ４のゲート及びドレインの寄生容
量を増大せしめることＧこよって達成される。

（ｅ）０発明の構成 即ち本発明はスタテイ・ツク型半導体記憶装置器こおい
て、交叉接続された一対のＭＩＳ）ランジスタからなる
メモリセルを備え、該Ｍｌｓ）ランジスタのゲートとド
レイン領域上に、誘電体層を介し、固定の電位レベルが
与えられた導電体層が配設されてなることを特徴とする
。

（ｆ）９発明の実施例 以下本発明を実施例について、図を用いて詳細に説明す
る。

第３図は本発明の半導体装置における１実施例を示す５
−ＲＡＭセルの模式上面図（ａ）、Ａ−Ａ矢視断面図（
ｂｌ、第４図ｆａｌ−（ｄ）はその製造工程上面図で、
第５図はその等価回路図である。

本発明、を適用したＮチャネル型５−ＲＡＭは、例えば
第３図（ａ）　ｔｂ）に示すような構造に形成される。

同図において、ＳＵＢはｐ型のシリコン基板、ＯＸＦは
フィールド酸化膜、Ｄｉ、Ｄ２．Ｄ３．Ｄ４はＮ゛型ド
レイン領域、ＳはＮ４型ソース領域、ＯＸＧはゲート酸
化膜、Ｇ１２．Ｇ３．Ｇ４は１層目のＮ＋型多結晶シリ
コン層ＰＡよりなるゲート電極、ＯＸｌは第１の不純物
プロ・ツク用酸化膜（又は窒化膜）を兼ねる誘電体膜、
ＥＧは２層目のＮ゛型多結晶シリコン層ＰＢよりなる導
電体層即ち接地電極層、Ｏｘ２は第２のブロック酸化膜
、Ｒ１，Ｒ２は３層目のノン・ドープ若しくは高比抵抗
の多結晶シリコン層よりなる高抵抗パターン、Ｏｘ３は
第３のブロック酸化膜、ＩＮＳは燐珪酸ガラス（ＰＳＧ
）等よりなる絶縁膜、Ｈｌｌ、Ｎ２１、Ｎ２２．Ｎ３１
．Ｎ３２．Ｎ３３．Ｎ３４はコンタクト窓、ＶＣＣはア
ルミニウム層等よりなる電源線、ＶＳＳは同じく接地線
、ＢＬ、ＢＬは同じくビット線、ＷＬはゲート電極Ｇ１
２よりなるワード線、ＴＲＩ、ＴＲ２はメモリー駆動用
のＭ■Ｓトランジスタ、ＴＲ３，ＴＲ４はフリップ・フ
ロップを構成する記憶用のＭＩＳ！−ランジスタ、Ｎｌ
、Ｎ２は同ＴＲ３，ＴＲ４のノートを示す。

面この図には、チャネル・カット領域は省略されている
。又０ＸＩ−ＯＸ３はそれぞれ別層として図示されてい
るが、これらの層が熱酸化で形成され且つ下部が酸化膜
の場合は、下部の酸化膜と一体化される。

この図のように、本発明を適用したＮチャネル型５−Ｒ
ＡＭにおいては、フリップ・フロップを構成するトラン
ジスタＴＲ３とＴＲ４のノードＮ１、Ｎ２となるドレイ
ン領域Ｄ３．Ｄ４と、ゲート電極Ｇ３．Ｇ４の上部に、
例えば厚さ２００−２５０〔人〕程度の薄い誘電体膜（
第１のブロック酸化膜又は窒化膜）Ｏｘ１を介して、該
誘電体膜（第１のブロック酸化膜又は窒化膜）に形成さ
れたコンタクト窓Ｈ１ｌにおいてソース領域Ｓに接続す
る２層目の多結晶シリコン層ＰＢよりなる接地電極層Ｅ
Ｇが設けられる。該接地電極層ＥＧは図に示すように、
ドレイン領域Ｄ３及びＤ４と、ゲート電極Ｇ４．高抵抗
パターンＲ１及びゲート電極Ｇ３及び高抵抗パターンＲ
２，ゲート電極Ｇ４とがそれぞれ接続されるコンタクト
窓部をよけたパターン形状に形成される。又誘電体膜（
第１のブロック酸化膜又は窒化膜）ＯＸｌは、容量を大
きくするために、耐圧の許す限り出来るだけ薄く形成さ
れる。

そして接地電極層ＥＣのうえに酸化膜を介しコンタクト
窓Ｈ２１によってドレイン領域Ｄ３及びゲート電極Ｇ３
の１端に接続する３層目の多結晶シリコン層ＰＢ３より
なる高抵抗パターンＲ１゜及びコンタクト窓Ｈ２２によ
ってドレイン領域Ｄ４及びゲート電極Ｇ４の１端に接続
するＰＢ３よりなる高抵抗パターンＲ２が配設され（Ｒ
１，Ｒ２の他端は１体化している）、更にその上に形成
された酸化膜及び絶縁股上に、これらに形成されたコン
タクト窓Ｈ３１を介して接地電極層ＥＧに接続する接地
線Ｖ３３、コンタクト窓Ｈ３２を介してＲ１，Ｒ２に接
続する電源線ＶＣＣ％コンタクト窓Ｈ３３，３４を介し
てドレイン領域ＤＩ、Ｄ２にそれぞれ接続するビット線
ＢＬ、ＢＬがそれぞれ配設されてなっている。なおＰＡ
、ＰＢ、ＰＣは通常４０００−５０００Ｃ人〕程度、Ｏ
ｘ２゜Ｏｘ３は１０００−２０００（人〕程度の厚さに
形成される。

ダ 次に第４図（ａｌ−に）及び第３図（ａ）を参照し、製
造工程に従って上記実施例の構造を更に詳しく説明する
。

第４図（ａ）参照 まずｐ型シリコン基板ＳＵＢ面に、通常の選択酸化法に
より図のようなパターンに素子形成領域面１を表出する
フィールド酸化膜ＯＸＦを形成し、次いで該素子形成領
域上に熱酸化によりゲート酸化膜ＯＸＧを形成する。（
この工程及びパターンは、従来通りである。） 第４図（ｂ）参照 次いで通常の化学気相成長工程及びパターンニング工程
を経て、図示のように素子形成領域１を横切るｎ゛型多
結晶シリコン・ゲート電極Ｇ１２゜Ｇ３．Ｇ４　（１層
目の多結晶シリコン層ＰＡよりなる）を形成し、次いで
イオン注入法によりＮ１型ドレイン領域ＤＩ、Ｄ２．Ｄ
３．Ｄ４及びＮ１型ソース領域Ｓを形成する。（この工
程及びパターンは、従来通りである。） 第４図（Ｃ）参照 次いでウェット・エツチング手段により表出しているゲ
ート酸化膜ＯＸＧを除去した後、熱酸化によりドレイン
領域ＤＩ、Ｄ２．Ｄ３．Ｄ４．　ソース領域Ｓ及びゲー
ト電極ＧＪ２．Ｇ３．Ｇ４上に誘電体膜（第１のブロッ
ク酸化膜又は窒化膜）ＯＸＩを形成し、次いで該誘電体
膜にソース領域Ｓ面を表出するコンタクト窓Ｈ１ｌを形
成し、次いで化学気相成長工程及びパターンニング工程
を経て該誘電体膜ＯＸｌ上に、コンタクト窓Ｈ１ｌにお
いてソース領域に接続する２層目のＮ゛型多結晶シリコ
ン層ＰＢよりなる接地電極層ＥＣを形成する。尚該接地
電極層ＥＧは、前述したようにドレイン領域Ｄ３とゲー
ト電極Ｇ４と後に形成される高抵抗パターンＲ２とを接
続するコンタクト窓が設けられる領域及びドレイン領域
Ｄ４とゲート電極Ｇ３と後に形成される高抵抗パターン
Ｒ１とを接続するコンタクト窓が設けられる領域をよけ
て、且つフリップ・フロップを構成するトランジスタの
上部領域を出来るだけ広く覆うように、例えば図のよう
な形状に形成される。図中（＋０Ｘｉ）とあるのは、上
部がＯＸｌで覆われているという意味である。

第４図＋ｄ）参照 次いで熱酸化により接地電極層ＢＧ上に第２のブロック
酸化膜ＯＸ２　（ＯＸＩを含む）を形成し、次いで該ブ
ロック酸化膜ＯＸ２にゲート電極Ｇ３゜Ｇ４とドレイン
領域］域’Ｄ　４　、Ｄ　３とのそれぞれの交点２及び
３を表出するコンタクト窓Ｈ２１及びＲ２２を形成し、
次いで化学気相成長工程及びパターンニング工程を経て
該ブロック酸化膜上に従来同様の形状を有し、該コンタ
クト窓Ｈ２１，Ｈ２２においてＧ３．Ｄ４及びＧ４．Ｄ
３にそれぞれ接続する高抵抗パターンＲ１，Ｒ２（３層
目の多結晶シリコン層ＰＣよりなる）を形成する。図中
（＋ｏｘ２）とあるのは、上部がＯＸ２で覆われている
という意味である。

第３図（ａ）参照 次いで熱酸化により該高抵抗パターンＲ１，Ｒ２上に第
３のブロック酸化膜ＯＸ３　（図示せず）を形成した後
、該基板上にＰＳＧ等からなる絶縁膜ＩＮＳを形成し、
次いで該絶縁膜及びその下層の酸化膜に、接地電極層Ｅ
Ｇを表出するコンタクト窓Ｈ３１，高抵抗パターンＲ１
，Ｒ２が一体化されているｆｉＪｉ城を表出するコンタ
クト窓Ｈ３２゜ドレイン領域Ｄｉ、Ｄ２を表出するコン
タクト窓Ｈ３３，Ｈ３４を形成し、次いで通常の蒸着若
しくはスバツタ工程及びパターンニング工程を経てアル
ミニウム膜からなる電源線ＶＣＣ’＋接地線Ｖ　Ｓ　Ｓ
　＋ビット線ＢＬ、ＢＬを形成する。

上記構造及び製造方法の説明から明らかなように本発明
を適用した５−ＲＡＭにおいては、フリップ・フロップ
を構成するＭＩＳＩ−ランジスタの上部に、該トランジ
スタのドレインとゲートに並列にドレイン領域Ｄ３．Ｄ
４と誘電体膜ＯＸＩ及び接地電極１ｉＥＧによって構成
される大きな容量のキャパシタが接続された構造になる
。

この構造を、等価回路図で示したのが第５図である。図
において、ＴＲＩ、ＴＲ２はメモリ読出し書込み用ＭＩ
Ｓ）ランジスタ、ＴＲ３，ＴＲ４は記憶保持用ＭＩＳ）
ランジスタ、Ｒ１，Ｒ２は高抵抗、Ｎｌ、Ｎ２はフリッ
プ・フロップのノード１、ＢＬ、ＢＬはビット線、ＷＬ
はワード線、ＶＣＣは電源線、ＶＢ２は接地線、Ｃはキ
ャパシタをあられしている。

それ故、本発明を適用した５−ＲＡＭにおいては、α線
の入射によって発生した電子（又はホール）は上記キャ
パシタＣにも吸収され、この分のセル容量の、増加によ
ってノード電位の低下が緩和される。

（ｇ）９発明の効果 以上詳細に説明したように本発明によれば、スタティッ
ク型等速読出し記憶装置のα線に対する耐性が向上する
ので、ソフト・エラーが防止でき、その信頼性が向上す
る。。

なお上記実施例においては本発明を高抵抗負荷型５−Ｒ
ＡＭに就いて説明したが、本発明は、エンハンスメント
・トランジスタ型、デプレッション・トランジスタ型、
ｐチャネル・トランジスタ型（ＣＭＯ３）等の５−ＲＡ
Ｍにも勿論有効に適用でき、更に本発明は、スタティッ
ク型等速読出し記憶装置（Ｓ−ＲＡＭ）以外の半導体記
憶装置に対しても有効である。

なお又接地電極層として例示した導電体層は、上記多結
晶シリコンに限らず、高融点金属或いは高融点金属の珪
化物等で形成しても良い。

【図面の簡単な説明】

第１図は高抵抗負荷型５−ＲＡＭの等価回路図、第２図
は従来一般に用いられていた上記５−ＲＡＭセルの、構
造を示した模式上面図（ａ）及びそのＡ−Ａ矢視断面図
（ｂｌ、第３図は本発明の半導体装置における１実施例
を示す５−ＲＡＭセルの模式上面図（ａ）、Ａ−Ａ矢視
断面図（ｂｌ、第４図ｆａ）−−ｆｄ）はその製造工程
上面図で、第５図はその等価回路図である。 図において、ＳＵＢはｐ型のシリコン基板、ＯＸＦはフ
ィールド酸化膜、ＤＩ、Ｄ２．Ｄ３．Ｄ４はＮ＋型トド
レイン領域ＳはＮ１型ソース領域、ＯＸＧはゲート酸化
膜、Ｇ１２．Ｇ３．Ｇ４は１層目のＮ゛型多結晶シリコ
ン層ＰＡよりなるゲート電極、ＯＸＩは第１の不純物ブ
ロック用酸化膜（又は窒化膜）よりなる誘電体膜、ＥＧ
は２層目のＮ゛型多結晶シリコン層ＰＢよりなる導電体
層即ち接地電極層、ＯＸ２は第２のブロック酸化膜、Ｒ
１，Ｒ２は３層目のノン・ドープ若しくは高比抵抗の多
結晶シリコン層よりなる高抵抗パターン、ＯＸ３は第３
のブロック酸化膜、ＩＮＳは絶縁膜、Ｈｌｌ、Ｒ２１，
Ｒ２２，Ｒ３１，Ｒ３２，Ｒ３３，３４はコンタクト窓
、ＶＣＣは電源線、ＶＳ３は接地線、ＢＬ、ＢＬはビッ
ト線、ＷＬはワード線、ＴＲＩ、ＴＲ２はメモリー読出
し書込み用のＭ’ＩＳトランジスタ、ＴＲ３，ＴＲ４は
フリップ・フロップを構成する記憶保持用のＭＩＳ）ラ
ンジスタ、Ｎｌ、Ｎ２は同ＴＲ３，ＴＲ４のノードを示
す。 ＊　３　図 （八） （ｂ） 峯　４　口 ＊　４　Ｋ 茅　５　圀 聞− １事件の表示 昭和タフ年ｔＸａ願第＊ｌｆ’ｙ−ｏ文　＋４３　補正
をする者 事件との関係　Ｒｉｆ出哨出入 １人住所奈川県用崎市中原区１小１１」中１０１５番地
（５２２）名称富士通株式会社 ４　代　理　人　住所　神奈川県用崎市中原区−１：ｌ
Ｉ・Ｉｎ中１０１５番ｔｉｌｌ富士通株式会社内 ８、補正の内容別紙の通り （１）本願明細書の第６頁第１０行に「第４図（ａｌ　
−（ｄ）」とあるのを「第４図（ａｌ〜（ｄ）」と補正
する。 （２）本願明細書の第７頁第１６行にｒＯＸｌ−ＯＸ３
Ｊとあるのを「ＯＸ１〜ＯＸ３」と補正する。 （３）本願明細書の第８頁第４〜５行に「厚さ２００−
２５０人程０」とあるのを「厚さ２００〜２５０人程度
」と補正する。 （４）本願明細書の第９頁第１３〜１５行に「なおＰＡ
、ＰＢ、ＰＣは通常４０００−５０００人程度、ＯＸ２
．ＯＸ３は１０００−２０００人程度０厚さに」とある
のをｒＰＡ、ＰＢ、ＰＣは通常４０００〜５０００人程
度、ＯＸ２．ＯＸ３は１０００〜２０００人程度の厚さ
に」と補正する。 （５）本願明細書の第９頁第１７行に「第４図（ａ）−
（ｄ）」とあるのを「第４図１８）〜（ｄ）」と補正す
る。 （６）本願明細書の第１５頁第８行に［第４図（ａ）−
（ｄ）」とあるのを「第４図（ａｌ〜（ｄ）」と補正す
る。

Claims (1)

【特許請求の範囲】
1. 交叉接続された一対のＭＩＳ）ランジスタからなるメモ
   リセルを備え、該ＭＩＳＩ−ランジスタのゲートとドレ
   イン領域上に、誘電体層を介し、固定の電位レベルが与
   えられた導電体層が配設されてなることを特徴とするス
   タティック型半導体記憶装置。