JPS62293668A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明は、ＭＯＳトランジスタと負荷用の抵抗素子とを
有する半導体メモリ装置に関するものである。

〔発明の概要〕

本発明は、上記の様な半導体メモリ装置において、多層
配線構造の第１層目の導電層でゲート電極とワード線と
を形成し、第２層目の導電層で接地線を形成し、第３層
目の導電層で抵抗素子を形成することによって、集積度
が高く雑音にも強い半導体メモリ装置を提供することが
できる様にしたものである。

（従来の技術〕 第２図は高抵抗多結晶Ｓｉ負荷型ＭＯ３−３ＲＡＭのメ
モリセルを示、しており、第３図はその一従来例を示し
ている。

この−従来例では、データ保持用のトランジスタ１１．
１２及びデータ転送用のトランジスタ１３．１４のソー
ス・ドレイン領域となっている不純物拡散頭載１．５　
ａ〜１５ｇが、半導体基板１６中に形成されている。

半導体基板１６上の絶縁膜（図示せず）上には、トラン
ジスタ１１〜１４のゲート電極１１ａ〜１４ａが、多結
晶Ｓｉ層によって形成されている。但しゲート電極１３
ａ、１４ａは、ワード線１７の一部である。また接地線
１８も、ゲート電極１１ａ〜１４ａの形成と同時に多結
晶Ｓｉ層によって形成されている。

ゲート電極１１ａは、上記の絶縁膜に形成されているコ
ンタクト窓２１を介してトランジスタ１２用の不純物拡
散領域１５ｃに接続されると共に、コンタクト窓２２を
介してトランジスタ１４用の不純物拡散領域１５ｅに接
続されている。

ゲート電極１２ａは、トランジスタ１１．１３によって
共用されている不純物拡散領域１５ａにコンタクト窓２
３を介して接続されている。

接地線１８は、トランジスタ１１用の不純物拡散領域１
５ｂにコンタクト窓２４を介して接続されると共に、ト
ランジスタ１２用の不純物拡散領域１５ｄにコンタクト
窓２５を介して接続されている。

ゲート電極１１ａ、１２ａ、ワード線１７、接地線工８
及び半導体基板１６の表面上には、層間絶縁膜（図示せ
ず）が形成されており、この層間絶縁膜上には、電源綿
２６とこの電源線２６に連なっている抵抗２７．２８と
が第２層目の多結晶Ｓｉ層によって形成されている。

抵抗２７は、上記の眉間絶縁膜に形成されているコンタ
クト窓３１を介して、ゲート電極１１ａと不純物拡散領
域１５ｅとに接続されている。抵抗２８は、コンタクト
窓３２を介して、ゲート電極１２ａと不純物拡散領域１
．５　ａとに接続されている。

なお、電源線２６と抵抗２７．２８とを形成している第
２層目の多結晶Ｓｉ層のうちで、電源線２６の部分とコ
ンタクト窓３１．３２近傍の部分とは、不純物のイオン
注入によって低抵抗化されている。

電源線２６、抵抗２７．２８及び上記の眉間絶縁膜上に
は、更に別の眉間絶縁膜（図示せず）が形成されており
、この別の層間絶縁膜上には、へ！製のデータ線３３．
３４が形成されている。

データＶＩｃ３３は、上記二層の眉間絶縁膜を貫通する
様に形成されているコンタクト窓３５を介して、トラン
ジスタ１３用の不純物拡散領域１５ｆに接続されている
。データ線３４は、トランジスタ１４用の不純物拡散領
域１５ｇにコンタクト窓３６を介して接続されている。

つまりこの−従来例では、ゲート電極１１ａ１１２ａ１
ワード線１７及び接地線１８が第１層目の多結晶Ｓｉ層
によって形成されており、電源線２６及び抵抗２７．２
８が第２層目の多結晶Ｓｉ層によって形成されている。

なお第３図には、接地線１８及び電源線２６を介して隣
接しているもう１個のメモリセルの一部も表わされてい
る。

〔発明が解決しようとする問題点〕

ところが上述の一従来例では、ゲート電極１１ａ、１２
ａと接地縁１８とが共に第１層目の多結晶Ｓｉ層によっ
て形成されているので、これらのゲート電極１１ａ、１
２ａと接地線１８とを所定のマージン以下にまで互いに
接近させることができない。

従って、上述の一従来例では、高い集積度を有するメモ
リセルを得ることができない。

Ｃ問題点を解決するための手段〕 本発明による半導体メモリ装置は、半導体基板１６上に
第１、第２及び第３の導電層が形成されている多層配線
構造を有しており、ＭＯＳトランジスタ１１〜１４のゲ
ート電極１１ａ〜１４ａとワード線１７とが前記第１の
導電層によって形成されており、接地縁４１が前記第２
の導電層によって形成されており、抵抗素子２７．２８
が前記第３の導電層によって形成されている。

〔作用〕

本発明による半導体メモリ装置では、ゲート電極１１ａ
〜１４ａとワード線１７とが形成されている第１層目の
導電層や抵抗素子２７．２８が形成されている第３層目
の導電層とは異なる第２層目の導電層に接地線が形成さ
れているので、第１及び第３層目の導電層の平面的な面
積を小さくすることができ、しかも接地線の幅を十分に
太くしてこの接地線でＭＯＳトランジスタやワード線等
を覆うことができる。

〔実施例〕

以下、高抵抗多結晶Ｓｉ負荷型ＭＯ３−３ＲＡＭのメモ
リセルに適用した本発明の一実施例を、第１図を参照し
ながら説明する。なお、上述の一従来例と同一の構成部
分には同一の符号を付して、その説明を省略する。

本実施例では、ゲート電極１１ａ、１２ａ及びワード線
１７のみが第１層目の多結晶５４層によって形成されて
おり、接地線４１は第２Ｎ目の多結晶Ｓｉ層によって形
成されている。そして電ａ線２６及び抵抗２７．２８は
、上述の一従来例の場合と同一のパターンではあるが、
第３層目の多結晶Ｓｉ層によって形成されている。

接地線４１は、トランジスタ１１用の不純物拡散領域１
５ｂにコンタクト窓４１を介して接続されており、トラ
ンジスタ１２用の不純物拡散領域１５ｄにコンタクト窓
４２を介して接続されている。

また本実施例では、上述の様に新たに第３層目の多結晶
５４層が用いられているので、コンタクト窓３１．３２
は２層の層間絶縁膜を貫通しており、コンタクト窓３５
．３６は３層の眉間絶縁膜を貫通している。

なお、ゲート電極１１ａ、１２ａ及びワード線１７を形
成している第１層目の多結晶Ｓｉ層や、接地線１８を形
成している第２層目の多結晶Ｓｉ層には、第３層目の多
結晶５４層における抵抗２７．２８の様な高抵抗部が形
成されない。従って、第１及び第２層目の多結晶Ｓｉ層
の替わりに、ポリサイド層やシリサイド層を用いてもよ
い。

この様な本実施例では、本実施例を示している第１図と
一従来例を示している第３図との比較からも明らかな様
に、−従来例における接地線１８の幅と略等しい幅だけ
メモリセルの面積が小さい。

また、第１図と第３図との比較からも明らかな様に、本
実施例のメモリセルは面積が小さいにも拘らず、本実施
例における接地線４１の幅は一従来例における接地線１
８の幅よりも蟲かに太い。

そして、この接地線４１の幅を第１図の場合よりも更に
太くすることによって、コンタクト窓３５．３６近傍以
外の総ての領域を覆い尽（すことができる。この様にす
れば、トランジスタ１１〜１４やワード！ｌ、’ｉ１７
等が接地電位で遮蔽されるので、耐雑音性を非常に高く
することができる。

〔発明の効果〕

本発明による半導体メモリ装置では、第１及び第３層目
の導電層の平面的な面積を小さくすることができるので
、集積度を高めることができる。

しかも接地線の幅を十分に太くすることができるので、
この接地線の抵抗値を低くして雑音に強くすることがで
き、またＭＯＳトランジスタやワード線等を覆って接地
電位で遮蔽することによって耐雑音性を更に向上させる
ことができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す平面図、第２図は本発
明を適用し得る抵抗負荷型ＭＯ３−３ＲＡＭのメモリセ
ルの回路図、第３図は本発明の一従来例を示す平面図で
ある。 なお図面に用いた符号において、 １１〜１４−・−・・・・・−トランジスタ１１ａ　〜
１４ａ−’ｙ”　−ト電極 １６・−・・−・−・−・−・・半導体基板１７−−−
−−−−−−・−−−−−ワード線２７．２８−一−−
−・−・−抵抗 ４ｔ−−−−−−−・・−・−・−−一−−接地線であ
る。

Claims (1)

1. 【特許請求の範囲】 ＭＯＳトランジスタと負荷用の抵抗素子とを有する半導
   体メモリ装置において、 半導体基板上に第１、第２及び第３の導電層が形成され
   ている多層配線構造を有しており、前記ＭＯＳトランジ
   スタのゲート電極とワード線とが前記第１の導電層によ
   って形成されており、接地線が前記第２の導電層によっ
   て形成されており、 前記抵抗素子が前記第３の導電層によって形成されてい
   る半導体メモリ装置。