JPS6050799A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6050799A JPS6050799A JP58157870A JP15787083A JPS6050799A JP S6050799 A JPS6050799 A JP S6050799A JP 58157870 A JP58157870 A JP 58157870A JP 15787083 A JP15787083 A JP 15787083A JP S6050799 A JPS6050799 A JP S6050799A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ＭＯＳＦＥＴ （絶縁ゲート形電界効果ト
ランジスタ）で構成された半導体記憶装置に関するもの
で、例えば、ＦＡＭＯ３（フローティング・アバランシ
ュインジェクションＭＯ３ＦＥＴ）のような半導体素子
を記憶素子（メモリセル）とするＥＦＲＯＭ （エレク
トリカリ・プログラマブル・リード・オンリー・メモリ
）装置に有効な技術に関するものである。
ランジスタ）で構成された半導体記憶装置に関するもの
で、例えば、ＦＡＭＯ３（フローティング・アバランシ
ュインジェクションＭＯ３ＦＥＴ）のような半導体素子
を記憶素子（メモリセル）とするＥＦＲＯＭ （エレク
トリカリ・プログラマブル・リード・オンリー・メモリ
）装置に有効な技術に関するものである。
ＦＡＭＯ３（フローティング・アバランシュインジェク
ションＭＯ３ＦＥＴ）のような半導体素子を記憶素子（
メモリセル）とするＥＰＲＯＭ装置が公知である（例え
ば、特開昭５４−１５２９３３号公報参照）。
ションＭＯ３ＦＥＴ）のような半導体素子を記憶素子（
メモリセル）とするＥＰＲＯＭ装置が公知である（例え
ば、特開昭５４−１５２９３３号公報参照）。
このような電気的な書込みを行う半導体記憶装置におい
て、製品名コード等を記憶させておいて、ライターによ
り自動ｖｇｍさせることが考えられる。
て、製品名コード等を記憶させておいて、ライターによ
り自動ｖｇｍさせることが考えられる。
この場合、ワード線を１本追加する等によりメモリアレ
イ内に上記製品コードを記憶させるものとすると、使用
しないメモリセルが占める空間が大きくなって集積度を
低下させるという欠点がある。
イ内に上記製品コードを記憶させるものとすると、使用
しないメモリセルが占める空間が大きくなって集積度を
低下させるという欠点がある。
なぜなら、８ビツト等のコードによって製品名を表示で
きるのに対して、１本のワード線に接続されるメモリセ
ルの数は、数百個と多数であるからである。
きるのに対して、１本のワード線に接続されるメモリセ
ルの数は、数百個と多数であるからである。
この発明の目的は、簡単な構成により電気的な書込み動
作等に便利な情報を記憶することのできる半導体記憶装
置を提供することにある。
作等に便利な情報を記憶することのできる半導体記憶装
置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、特定の外部端子から供給される通常の論理レ
ベルより高レベルとされたアドレス信号に応答するアド
レスバッファの出力信号を受け、メモリアレイの共通デ
ータ線に一端が接続されたスイッチＭＯ３ＦＥＴと、コ
ノスイッチＭＯ３ＦＥＴの他端側に設けられ、所定のコ
ード化された情報を記憶する記憶素子とを設けて、上記
外部端子からの高レベルの供給によってスイッチＭＯ３
ＦＥＴをオン状態にするとともに、この記憶素子を選択
状態として、その記憶情報を読み出すようにするもので
ある。
ベルより高レベルとされたアドレス信号に応答するアド
レスバッファの出力信号を受け、メモリアレイの共通デ
ータ線に一端が接続されたスイッチＭＯ３ＦＥＴと、コ
ノスイッチＭＯ３ＦＥＴの他端側に設けられ、所定のコ
ード化された情報を記憶する記憶素子とを設けて、上記
外部端子からの高レベルの供給によってスイッチＭＯ３
ＦＥＴをオン状態にするとともに、この記憶素子を選択
状態として、その記憶情報を読み出すようにするもので
ある。
第１図には、この発明をＥＰＲＯＭに適用した場合のメ
モリアレイ部の一実施例の回路図が示されている。
モリアレイ部の一実施例の回路図が示されている。
同図に示されているの各回路素子は、公知のＭＯ３半導
体集積回路の製造技術によって、シリコンのような半導
体基板上において形成される。
体集積回路の製造技術によって、シリコンのような半導
体基板上において形成される。
同図に示されているＥＰＲＯＭ装置おいては、図示しな
い外部端子から図示しないアドレスバッファに外部アド
レス信号が供給される。アドレスバッファは、相補対ア
ドレス信号（外部アドレス信号に対応したアドレス信号
と、それに対して位相反転されたアドレス信号）を形成
して、それをアドレスデコーダＸ−ＤＣＲ，Ｙ−ＤＣＲ
に供給する。
い外部端子から図示しないアドレスバッファに外部アド
レス信号が供給される。アドレスバッファは、相補対ア
ドレス信号（外部アドレス信号に対応したアドレス信号
と、それに対して位相反転されたアドレス信号）を形成
して、それをアドレスデコーダＸ−ＤＣＲ，Ｙ−ＤＣＲ
に供給する。
アドレスデコーダＸ−ＤＣＲは、その相補対アドレス信
号に従ったメモリアレイＭ−ＡＲＹにおけるワード線Ｗ
の選択信号を形成する。
号に従ったメモリアレイＭ−ＡＲＹにおけるワード線Ｗ
の選択信号を形成する。
アドレスデコーダＹ−ＤＣＲは、その相補対アドレス信
号に従ったメモリアレイＭ−ＡＲＹのデータ線りの選択
信号を形成する。
号に従ったメモリアレイＭ−ＡＲＹのデータ線りの選択
信号を形成する。
」二記メモリアレイＭ−ＡＲＹは、複数のＦＡＭＯ３Ｉ
−ランジスタ、ワード線及びデータ線によって構成され
る。同図には、その代表として複数のＦＡＭＯ３Ｉ−ラ
ンジスタ（不揮発性メモリ素子・・ＭＯ３ＦＥＴＱＩ〜
Ｑ６）と、ワード線Ｗ１゜Ｗ２及びデータ線Ｄ１〜Ｄｎ
が示されている。
−ランジスタ、ワード線及びデータ線によって構成され
る。同図には、その代表として複数のＦＡＭＯ３Ｉ−ラ
ンジスタ（不揮発性メモリ素子・・ＭＯ３ＦＥＴＱＩ〜
Ｑ６）と、ワード線Ｗ１゜Ｗ２及びデータ線Ｄ１〜Ｄｎ
が示されている。
上記メモリアレイＭ−ＡＲＹにおいて、同じ行に配置さ
れたＦＡＭＯ３）ランジスタＱ１〜Ｑ３（Ｑ４〜Ｑ６）
のコントロールゲートは、それぞれ対応するワード線Ｗ
２ （Ｗｌ）に接続され、同じ列に配置されたＦＡＭＯ
ＳトランジスタＱｌ。
れたＦＡＭＯ３）ランジスタＱ１〜Ｑ３（Ｑ４〜Ｑ６）
のコントロールゲートは、それぞれ対応するワード線Ｗ
２ （Ｗｌ）に接続され、同じ列に配置されたＦＡＭＯ
ＳトランジスタＱｌ。
Ｑ４〜Ｑ３．Ｑ６のドレインは、それぞれ対応するデー
タ線ＤＩ−Ｄｎに接続されている。
タ線ＤＩ−Ｄｎに接続されている。
そして、上記ＦＡＭＯ３）ランジスタのそれぞれのソー
スは、共通ソース線Ｃ８に結合される。
スは、共通ソース線Ｃ８に結合される。
特に制限されないが、この実施例においては、書込み信
号ｗｅを受けるディプレッション型ＭＯ３ＦＥＴＱＩＯ
を介して上記共通ソース線ＣＳが接地される。また、上
記各データ線Ｄ１〜Ｄｎは、カラム（列）選択スイッチ
ＭＯ３ＦＥＴＱ７〜Ｑ９を介して、共通データ線ＣＤに
接続される。
号ｗｅを受けるディプレッション型ＭＯ３ＦＥＴＱＩＯ
を介して上記共通ソース線ＣＳが接地される。また、上
記各データ線Ｄ１〜Ｄｎは、カラム（列）選択スイッチ
ＭＯ３ＦＥＴＱ７〜Ｑ９を介して、共通データ線ＣＤに
接続される。
この共通データ線ＣＤには、外部端子Ｉ１０から入力さ
れる書込み信号を受ける書込み用のデー夕大カバッファ
ＤＩＢの出力端子が接続される。
れる書込み信号を受ける書込み用のデー夕大カバッファ
ＤＩＢの出力端子が接続される。
また、次に説明するレベルリミッタ回路と、このレベル
リミッタ回路に設けられた増幅ＭＯ３ＦＥＴＱ１５を通
した出力信号を受けるセンスアンプＳＡと、このセンス
アンプＳＡの増幅出力を受けるデータ出力バッファＤＯ
Ｂとが設けられている。
リミッタ回路に設けられた増幅ＭＯ３ＦＥＴＱ１５を通
した出力信号を受けるセンスアンプＳＡと、このセンス
アンプＳＡの増幅出力を受けるデータ出力バッファＤＯ
Ｂとが設けられている。
上記レベルリミッタ回路は、特に制限されないが、次の
ような回路構成とされる。直列形態のディプレッション
型ＭＯ３ＦＥＴＱＩＩとエンハンスメント型ＭＯ３ＦＥ
ＴＱＩ ２とは、そのコンダクタンス比により、電源電
圧Ｖｃｃを分圧して所定の中間レベルを形成する。上記
ＭＯ３ＦＥＴＱＩ １゜Ｑｌ２で形成された中間レベル
は、リミッタ用ＭＯ３ＦＥＴＱ１３及び増幅用ＭＯ５Ｆ
ＥＴＱ１５のゲートに印加される。これらのＭＯ３ＦＥ
ＴＱ１３及びＭＯ３ＦＥＴＱＩ ５のソースは、共に上
記共通データ線ＣＤに接続される。そして、上記ＭＯ３
ＦＥＴＱＩ ３１７１ドレインは、電源電圧Ｖｃｃに接
続され、上記ＭＯ３ＦＥＴＱ１５のドレインは、負荷Ｍ
Ｏ３ＦＥＴＱ１４を介して電源電圧Ｖｃｃに接続される
。また、上記ＭＯ３ＦＥＴＱＩ １゜Ｑｌ２と類似の回
路で形成された中間レベルのバイアス電圧ＶＢは、ＭＯ
３ＦＥＴＱＩ ６（７）ゲートに印加される。このＭＯ
３ＦＥＴＱ１６のソースは接地され、そのドレインは上
記共通データ線ＣＤに接続されている。
ような回路構成とされる。直列形態のディプレッション
型ＭＯ３ＦＥＴＱＩＩとエンハンスメント型ＭＯ３ＦＥ
ＴＱＩ ２とは、そのコンダクタンス比により、電源電
圧Ｖｃｃを分圧して所定の中間レベルを形成する。上記
ＭＯ３ＦＥＴＱＩ １゜Ｑｌ２で形成された中間レベル
は、リミッタ用ＭＯ３ＦＥＴＱ１３及び増幅用ＭＯ５Ｆ
ＥＴＱ１５のゲートに印加される。これらのＭＯ３ＦＥ
ＴＱ１３及びＭＯ３ＦＥＴＱＩ ５のソースは、共に上
記共通データ線ＣＤに接続される。そして、上記ＭＯ３
ＦＥＴＱＩ ３１７１ドレインは、電源電圧Ｖｃｃに接
続され、上記ＭＯ３ＦＥＴＱ１５のドレインは、負荷Ｍ
Ｏ３ＦＥＴＱ１４を介して電源電圧Ｖｃｃに接続される
。また、上記ＭＯ３ＦＥＴＱＩ １゜Ｑｌ２と類似の回
路で形成された中間レベルのバイアス電圧ＶＢは、ＭＯ
３ＦＥＴＱＩ ６（７）ゲートに印加される。このＭＯ
３ＦＥＴＱ１６のソースは接地され、そのドレインは上
記共通データ線ＣＤに接続されている。
メモリセルに記憶された情報の読み出し時において、ア
ドレスデコーダＸ−ＤＣＲ，Ｙ−ＤＣＨによって選択さ
れたメモリセルには、上記ＭＯ３ＦＥＴＱ１３を介して
バイアス電圧が与えられる。
ドレスデコーダＸ−ＤＣＲ，Ｙ−ＤＣＨによって選択さ
れたメモリセルには、上記ＭＯ３ＦＥＴＱ１３を介して
バイアス電圧が与えられる。
選択されたメモリセルは、書込まれた情報に従って、ワ
ード線選択レベルに対して、高いしきい値電圧か又は低
いしきい値電圧を持つものである。
ード線選択レベルに対して、高いしきい値電圧か又は低
いしきい値電圧を持つものである。
選択されたメモリセルがワード線選択レベルにかかわら
ずにオフ状態にされている場合、共通データ線ＣＤの電
位は、ＭＯ３ＦＥＴＱＩ ３によって比較的ハイレベル
にされる。一方、選択されたメモリセルがワード線選択
レベルによってオン状態にされている場合、共通データ
線ＣＤは比較的ロウレベルにされる。この場合、共通デ
ータ線ＣＤのハイレベルは、ＭＯ３ＦＥＴＱＩ ３のゲ
ート電圧が上記ＭＯ３ＦＥＴＱＩ １．Ｑｌ ２のコン
ダクタンス比に従って、比較的低（されていることによ
って比較的低いレベルにされる。
ずにオフ状態にされている場合、共通データ線ＣＤの電
位は、ＭＯ３ＦＥＴＱＩ ３によって比較的ハイレベル
にされる。一方、選択されたメモリセルがワード線選択
レベルによってオン状態にされている場合、共通データ
線ＣＤは比較的ロウレベルにされる。この場合、共通デ
ータ線ＣＤのハイレベルは、ＭＯ３ＦＥＴＱＩ ３のゲ
ート電圧が上記ＭＯ３ＦＥＴＱＩ １．Ｑｌ ２のコン
ダクタンス比に従って、比較的低（されていることによ
って比較的低いレベルにされる。
共通データ線ＣＤのロウレベルは、ＭＯ５ＦＥＴＱ１３
及びＭＯ３ＦＥＴＱＩ ５とメモリセルを構成するＭＯ
ＳＦＥＴとの寸法比を適当に設定することによって比較
的高いレベルにされる。
及びＭＯ３ＦＥＴＱＩ ５とメモリセルを構成するＭＯ
ＳＦＥＴとの寸法比を適当に設定することによって比較
的高いレベルにされる。
このように共通データ線ＣＤのハイレベルとロウレベル
とを制限すると、この共通データｌＪＩ ＣＤ等に信号
変化速度をＭ限する浮遊容量等の容量が存在するにかも
かわらず、読み出しの高速化を図ることができる。すな
わち、複数のメモリセルからのデータを次々に読み出す
ような場合において共通データ線ＣＤの一方のレベルが
他方のレベルへ変化させられるまでの時間を短（するこ
とができる。
とを制限すると、この共通データｌＪＩ ＣＤ等に信号
変化速度をＭ限する浮遊容量等の容量が存在するにかも
かわらず、読み出しの高速化を図ることができる。すな
わち、複数のメモリセルからのデータを次々に読み出す
ような場合において共通データ線ＣＤの一方のレベルが
他方のレベルへ変化させられるまでの時間を短（するこ
とができる。
なお、上記増幅用のＭＯ３ＦＥＴＱＩ ５は、ゲート接
地型ソース入力の増幅動作を行い、次段の分動増幅回路
で構成されたセンスアンプＳＡにその出力を伝える。そ
して、このセンスアンプＳＡの出力は、データ出力バッ
ファＤＯＢを介して上記外部端子りから送出される。
地型ソース入力の増幅動作を行い、次段の分動増幅回路
で構成されたセンスアンプＳＡにその出力を伝える。そ
して、このセンスアンプＳＡの出力は、データ出力バッ
ファＤＯＢを介して上記外部端子りから送出される。
制御回路Ｃ０ＮＴは、外部端子ＧＥ、 ＯＲ，ＰＲＧ及
びｖｐｐに供給されるチップイネーブル信号。
びｖｐｐに供給されるチップイネーブル信号。
アウトプットイネーブル信号、プログラム信号及び書込
み用高電圧に応じて、内部制御信号ｃｅ。
み用高電圧に応じて、内部制御信号ｃｅ。
ｗｅ等を形成する。
゛この実施例では、書込み動作時において、所定のコー
ド化された書込み設定条件を読み出して、ライターにそ
の自動ｔ＠識を行わせることによって、書込み動作を簡
便にするため、次のコード発生回路ＥＳＭ （Ｅｌｅｃ
ｔｒｏｎｌｃ Ｓｉｇｎａｔｕｒｅ Ｍｏｄｅ ）回路
が設けられる。すなわち、このコード発生回路ＥＳＭは
、その記憶情報をメモリアレイＭ−ＡＲＹの共通データ
線ＣＤに直接送出するようにするものである。
ド化された書込み設定条件を読み出して、ライターにそ
の自動ｔ＠識を行わせることによって、書込み動作を簡
便にするため、次のコード発生回路ＥＳＭ （Ｅｌｅｃ
ｔｒｏｎｌｃ Ｓｉｇｎａｔｕｒｅ Ｍｏｄｅ ）回路
が設けられる。すなわち、このコード発生回路ＥＳＭは
、その記憶情報をメモリアレイＭ−ＡＲＹの共通データ
線ＣＤに直接送出するようにするものである。
この実施例のＥＦＲＯＭ装置は、特に制限されないが、
上記構成のメモリアレイが８組設けられ８ビツトのデー
タを並列的に書込み及び銃の出すものである（図示せず
）。
上記構成のメモリアレイが８組設けられ８ビツトのデー
タを並列的に書込み及び銃の出すものである（図示せず
）。
第２図には、上記コード発生回路ＥＳＭの具体的一実施
例の回路図が示されている。
例の回路図が示されている。
特に制限されないが、アドレス端子Ａｎから供給された
高レベルの信号は、次のアドレスバッファに入力される
。すなわち、アドレス端子Ａｎは、高しきい値電圧（約
１２Ｖ程度）の駆動ＭＯ３ＦＥＴ０１Ｂのゲートに接続
される。この駆動ＭＯ３ＦＥＴＱ１Ｂのドレインには、
ディプレッション型負荷ＭＯ３ＦＥＴＱＩ ７が設けら
れることによってインバータ回路を構成する。この初段
インバータ回路の出力信号は、通常のしきい値電圧を有
する駆動ＭＯ３ＦＥＴＱ２０と負荷ＭＯ３ＦＥＴＱ１９
とで構成された次段のインバータ回路に入力される。そ
して、このインバータ回路の出力信号は、同様な構成の
インバータ回路（Ｑ２１゜Ｑ２２）とプッシュプル形態
の出力ＭＯ３ＦＥＴＱ２３ （Ｑ２４）、Ｑ２５とで構
成されたイーンバーテッドプッシュプル出力回路に入力
される。特に制限されないが、電源電圧側の出力ＭＯ３
ＦＥＴＱ２３には、しきい値電圧によるレベル損失をす
くな（するため、低しきい値電圧とされたＭＯ３ＦＥＴ
Ｑ２４が並列形態に設けらでいる。
高レベルの信号は、次のアドレスバッファに入力される
。すなわち、アドレス端子Ａｎは、高しきい値電圧（約
１２Ｖ程度）の駆動ＭＯ３ＦＥＴ０１Ｂのゲートに接続
される。この駆動ＭＯ３ＦＥＴＱ１Ｂのドレインには、
ディプレッション型負荷ＭＯ３ＦＥＴＱＩ ７が設けら
れることによってインバータ回路を構成する。この初段
インバータ回路の出力信号は、通常のしきい値電圧を有
する駆動ＭＯ３ＦＥＴＱ２０と負荷ＭＯ３ＦＥＴＱ１９
とで構成された次段のインバータ回路に入力される。そ
して、このインバータ回路の出力信号は、同様な構成の
インバータ回路（Ｑ２１゜Ｑ２２）とプッシュプル形態
の出力ＭＯ３ＦＥＴＱ２３ （Ｑ２４）、Ｑ２５とで構
成されたイーンバーテッドプッシュプル出力回路に入力
される。特に制限されないが、電源電圧側の出力ＭＯ３
ＦＥＴＱ２３には、しきい値電圧によるレベル損失をす
くな（するため、低しきい値電圧とされたＭＯ３ＦＥＴ
Ｑ２４が並列形態に設けらでいる。
上記構成のアドレスバッファの出力信号は、その一端が
上記共通データ線ＣＤに接続されたスイッチＭＯ３ＦＥ
Ｔ０２６のゲートに供給される。
上記共通データ線ＣＤに接続されたスイッチＭＯ３ＦＥ
Ｔ０２６のゲートに供給される。
そして、このスイッチＭＯ３ＦＥＴ０．２６の他端側に
は、次の記憶回路が設けられる。
は、次の記憶回路が設けられる。
特に制限されないが、８ビツトからなる４種類のコード
信号を記憶させるため、並列形態とされた４個の記憶素
子を構成するＭＯ８ＦＥＴＱ２１〜Ｑ３０が設けられる
。これらの記憶素子は、その書込みデータに従って、製
造工程におけるマスクにより、そのゲート絶縁膜を異な
らせること等によってゲートに印加される選択信号に対
してオフ状態となる高しきい値電圧かまたはオン状態と
なる低しきい値電圧かにされる。すなわち、これらのＭ
Ｏ３ＦＥＴＱ２７〜Ｑ３０は、マスク型ＲＯＭと同じ製
造方法により形成される。
信号を記憶させるため、並列形態とされた４個の記憶素
子を構成するＭＯ８ＦＥＴＱ２１〜Ｑ３０が設けられる
。これらの記憶素子は、その書込みデータに従って、製
造工程におけるマスクにより、そのゲート絶縁膜を異な
らせること等によってゲートに印加される選択信号に対
してオフ状態となる高しきい値電圧かまたはオン状態と
なる低しきい値電圧かにされる。すなわち、これらのＭ
Ｏ３ＦＥＴＱ２７〜Ｑ３０は、マスク型ＲＯＭと同じ製
造方法により形成される。
これらのＭＯ３ＦＥＴＱ２７〜Ｑ３０のゲート１
には、特に制限されないが、２ビツトのアドレス信号に
より形成された２対の相補アドレス信号のうち２つが選
択的に入力されたアドレスデコーダを構成するノアゲー
ト回路Ｎ０ＲＩ〜Ｎ０Ｒ４の出力信号が供給される。同
図では、そのうちノアゲート回路Ｎ０ＲＩ、Ｎ０Ｒ４が
示されている。
より形成された２対の相補アドレス信号のうち２つが選
択的に入力されたアドレスデコーダを構成するノアゲー
ト回路Ｎ０ＲＩ〜Ｎ０Ｒ４の出力信号が供給される。同
図では、そのうちノアゲート回路Ｎ０ＲＩ、Ｎ０Ｒ４が
示されている。
残り７本の共通データ線に対しても上記同様なスイッチ
ＭＯ３ＦＥＴと、記憶回路がそれぞれ設けられる。この
場合、上記アドレスバッファの出力信号は、同様なスイ
ッチＭＯ３ＦＥＴのゲートに共通に供給される。また、
アドレスデコーダを構成するノアゲート回路Ｎ ＯＰ、
１〜Ｎ０Ｒ４の出力信号は、対応する８個の記憶用Ｍ
Ｏ３ＦＥＴのゲートに共通に供給される。
ＭＯ３ＦＥＴと、記憶回路がそれぞれ設けられる。この
場合、上記アドレスバッファの出力信号は、同様なスイ
ッチＭＯ３ＦＥＴのゲートに共通に供給される。また、
アドレスデコーダを構成するノアゲート回路Ｎ ＯＰ、
１〜Ｎ０Ｒ４の出力信号は、対応する８個の記憶用Ｍ
Ｏ３ＦＥＴのゲートに共通に供給される。
次に、書込み時での上記記憶回路の読み出し動作を説明
する。
する。
上記アドレス端子Ａｎを１２Ｖの高レベルを供給する。
これにより上記アドレスバッファが応答してハイレベル
の出力信号を形成するので、スイッチＭＯ３ＦＥＴＱ２
６がオン状態となる。そし２ て、上記２つのアドレス信号の組合せにより、記憶ＭＯ
３ＦＥＴＱ２７〜Ｑ３０を順に選択すると、その情報が
上記センスアンプＳＡＯとデータ出力バッファＤＯＢＯ
を通して外部端子ＤＯから送出される。上記同様な回路
が８組設けらていることより、８ビツト（Ｄｏ〜Ｔ）７
）のコード信号を最大４個読み出すことができる。特に
制限されないが、製品名、電源電圧マージン、書込み電
圧及び書込み時間等の４１！類の書込み動作に必要な動
作条件を記憶させておき、これをライターにより読み出
すことによって、自動的に書込み条件の設定の行うこと
ができる。
の出力信号を形成するので、スイッチＭＯ３ＦＥＴＱ２
６がオン状態となる。そし２ て、上記２つのアドレス信号の組合せにより、記憶ＭＯ
３ＦＥＴＱ２７〜Ｑ３０を順に選択すると、その情報が
上記センスアンプＳＡＯとデータ出力バッファＤＯＢＯ
を通して外部端子ＤＯから送出される。上記同様な回路
が８組設けらていることより、８ビツト（Ｄｏ〜Ｔ）７
）のコード信号を最大４個読み出すことができる。特に
制限されないが、製品名、電源電圧マージン、書込み電
圧及び書込み時間等の４１！類の書込み動作に必要な動
作条件を記憶させておき、これをライターにより読み出
すことによって、自動的に書込み条件の設定の行うこと
ができる。
なお、上記アドレスバッファの出力信号を用いることに
よって、メモリアレイのカラム選択スイッチＭＯ３ＦＥ
ＴＱ７〜Ｑ９等を強制的にオフ状態として、メモリアレ
イの記憶情報が共通データ線ＣＤに読み出されるを禁止
するものである（図示せず）。また、通常の続み出し動
作においては、アドレス端子Ａｎには、上記のうよな高
レベルのアドレス信号が供給されることがないから、ス
イソチＭＯ３ＦＥＴＱ２６は、定常的にオフ状態となる
ので、メモリアレイの記憶情報と上記コード情報とが同
時に読み出されてしまうことはない。
よって、メモリアレイのカラム選択スイッチＭＯ３ＦＥ
ＴＱ７〜Ｑ９等を強制的にオフ状態として、メモリアレ
イの記憶情報が共通データ線ＣＤに読み出されるを禁止
するものである（図示せず）。また、通常の続み出し動
作においては、アドレス端子Ａｎには、上記のうよな高
レベルのアドレス信号が供給されることがないから、ス
イソチＭＯ３ＦＥＴＱ２６は、定常的にオフ状態となる
ので、メモリアレイの記憶情報と上記コード情報とが同
時に読み出されてしまうことはない。
＋１１共通データ線にスイッチＭＯ３ＦＥＴを介して記
憶回路を設けることによって、必要なコード信号を任意
の数だけ記憶させることができる。これにより、ワード
線を追加する場合のような無駄な空間が生じないから、
高集積度のもとに書込み条件等の情報記憶回路を構成で
きるという効果が得られる。
憶回路を設けることによって、必要なコード信号を任意
の数だけ記憶させることができる。これにより、ワード
線を追加する場合のような無駄な空間が生じないから、
高集積度のもとに書込み条件等の情報記憶回路を構成で
きるという効果が得られる。
（２）コードの数は、上記記憶回路のＭＯＳＦＥＴを必
要に応じて増減させることによって任意の数に設定する
ことができるという効果が得られる。
要に応じて増減させることによって任意の数に設定する
ことができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、コード信号を
記憶させる記憶素子は、ＦＡＭＯ３）ランジスタを用い
るものであってもよい。この場合には、メモリアレイと
同じ製造工程により形成することができるという効果が
得られる。ただし、このようにＦＡＭＯ３）ランジスタ
を用いた場合には、アルミニュウム層によりその表面を
覆い、紫外線照射によってコード信号が失われてしまう
ことを防止するものである。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、コード信号を
記憶させる記憶素子は、ＦＡＭＯ３）ランジスタを用い
るものであってもよい。この場合には、メモリアレイと
同じ製造工程により形成することができるという効果が
得られる。ただし、このようにＦＡＭＯ３）ランジスタ
を用いた場合には、アルミニュウム層によりその表面を
覆い、紫外線照射によってコード信号が失われてしまう
ことを防止するものである。
上記高レベルの信号を供給する端子は、アドレス端子と
共用するものの他、制御端子ＧＥ、ＯＢ等を用いるもの
であってもよい。
共用するものの他、制御端子ＧＥ、ＯＢ等を用いるもの
であってもよい。
以上の説明では主として本願発明者によってなされた発
明をその背景となった技術分野であるＥＰＲＯＭ装置を
例にして説明したが、これに限定れるものではなく、電
気的に書込みを行う各種プログラマブルＲＯＭに広く利
用できるものである。
明をその背景となった技術分野であるＥＰＲＯＭ装置を
例にして説明したが、これに限定れるものではなく、電
気的に書込みを行う各種プログラマブルＲＯＭに広く利
用できるものである。
第１図は、この発明をＥＰＲＯＭ装置に適用した場合の
一実施例を示す回路図、 第２図は、そのコード発生回路の具体的一実施例を示す
回路図である。 ５ Ｘ−ＤＣＲ，Ｙ−ＤＣＲ・・アドレスデコーダ、Ｍ−Ａ
ＲＹ・・メモリアレイ、ＳＡ・・センスアンプ、ＤＩＢ
・・データ人力バッファ、ＤＯＢ・・データ出力バッフ
ァ、ＴＧ・・タイミング発生回路、ＥＳＭ・・コード発
生回路 ６
一実施例を示す回路図、 第２図は、そのコード発生回路の具体的一実施例を示す
回路図である。 ５ Ｘ−ＤＣＲ，Ｙ−ＤＣＲ・・アドレスデコーダ、Ｍ−Ａ
ＲＹ・・メモリアレイ、ＳＡ・・センスアンプ、ＤＩＢ
・・データ人力バッファ、ＤＯＢ・・データ出力バッフ
ァ、ＴＧ・・タイミング発生回路、ＥＳＭ・・コード発
生回路 ６
Claims (1)
- 【特許請求の範囲】 １、コントロールゲートとフローティングゲートとを有
し、フローティングゲートに電荷を取り込むことにより
情報記憶を行う不揮発性半導体記憶素子がマトリックス
状に配置されて構成されたメモリアレイと、特定の外部
端子から供給される通常の論理レベルより高レベルとさ
れたアドレス信号に応答するアドレスバッファと、この
アドレスバッファの出力信号を受け、上記メモリアレイ
の共通データ線に一端が接続されたスイッチＭＯ３ＦＥ
Ｔと、このスイッチＭＯ３ＦＥＴの他端側に設けられ、
所定のコード化された情報を記憶する記憶素子と、この
記憶素子を選択するアドレスデコーダとを含むことを特
徴とする半導体記憶装置。 ２、上記所定のコード化された情報は、その製品名と書
込み動作に必要な情報を含むものであることを特徴とす
る特許請求の範囲第１項記載の半導体記憶装置。 ３、上記所定のコード化された情報を記憶する記憶素子
は、マスク型ＲＯＭであることを特徴とする特許請求の
範囲第１又は第２項記載の半導体記憶装置。 ４、上記所定のコード化された情報を記憶する記憶素子
は、ＦＡＭＯ３素子であることを特徴とする特許請求の
範囲第１又は第２項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157870A JPS6050799A (ja) | 1983-08-31 | 1983-08-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157870A JPS6050799A (ja) | 1983-08-31 | 1983-08-31 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6050799A true JPS6050799A (ja) | 1985-03-20 |
Family
ID=15659201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58157870A Pending JPS6050799A (ja) | 1983-08-31 | 1983-08-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6050799A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005317176A (ja) * | 2004-04-28 | 2005-11-10 | Hynix Semiconductor Inc | 識別情報を有するメモリ装置 |
-
1983
- 1983-08-31 JP JP58157870A patent/JPS6050799A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005317176A (ja) * | 2004-04-28 | 2005-11-10 | Hynix Semiconductor Inc | 識別情報を有するメモリ装置 |
| JP2012109021A (ja) * | 2004-04-28 | 2012-06-07 | Hynix Semiconductor Inc | 識別情報を有するメモリ装置 |
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