KR20070036473A - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 온 다이 터미네이션 테스트 장치에 관한 것으로서, 특히, 온 다이 터미네이션(ODT;On Die Termination) 드라이버를 오프 칩 드라이버(Off Chip Driver)로 변경하여 터미네이션 저항(Ron)을 테스트할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 터미네이션 단의 저항을 제어하기 위한 온 다이 터미네이션 제어신호와, 출력단의 임피던스를 조정하기 위한 오프 칩 드라이버 제어신호와, 터미네이션 단의 터미네이션 저항값을 측정하기 위한 복수개의 온 다이 터미네이션 테스트 신호 및 서로 다른 저항값을 갖는 복수개의 온 다이 터미네이션 신호를 논리조합하여 복수개의 풀업신호와 복수개의 풀다운신호를 선택적으로 활성화시키는 제어부, 및 복수개의 풀업신호와 복수개의 풀다운신호 중 활성화된 풀업/풀다운 신호에 대응하는 복수개의 풀업/풀다운 드라이버를 선택적으로 구동하여 리드 동작 모드시 출력단에 해당하는 저항값을 출력하는 풀업/풀다운부를 구비한다.
ODT, OCD, RTT, MRS, 저항, 풀업, 풀다운

Description

온 다이 터미네이션 테스트 장치{Device for test on die termination}
도 1a 내지 도 1c는 종래의 ODT에 관한 구성도 및 문제점을 설명하기 위한 그래프.
도 2는 종래의 ODT/OCD 장치에 관한 구성도.
도 3은 본 발명에 따른 온 다이 터미네이션 테스트 장치에 관한 구성도.
도 4는 본 발명의 온 다이 터미네이션 테스트 장치에 관한 진리 테이블.
본 발명은 온 다이 터미네이션 테스트 장치에 관한 것으로서, 특히, 온 다이 터미네이션(ODT;On Die Termination) 드라이버를 오프 칩 드라이버(Off Chip Driver)로 변경하여 터미네이션 저항(Ron)을 테스트할 수 있도록 하는 기술이다.
일반적으로 DDR(Double Data Rate) 메모리 장치의 데이타 전송속도를 더욱 빠르게 제어하기 위해 여러 가지 새로운 개념이 추가되고 있다. 이를 위해, 세계반도체표준협회 또는 국제반도체표준협의기구인 JEDEC(Joint Electron Engineering Council)에서 제안한 DDR2 동기식 메모리 장치의 스펙에는 DDR 메모리 장치에서 데이타를 출력하는 출력부의 임피던스(Impedance)를 조정할 수 있는 오프 칩 드라이버(OCD;Off Chip Driver)의 개념이 제시된 바 있다.
여기서, OCD 조정 컨트롤은 데이타를 출력하는 출력 드라이버의 임피던스를 조정하기 위해 추가적인 회로를 구비한다. 이에 따라, 칩셋 등의 외부장치에서 메모리 장치의 출력드라이버에 흐르는 전압 또는 전류를 측정해서 현재 시스템에서 최적이 되는 출력 드라이버의 임피던스를 찾고, 메모리 장치의 출력 드라이버의 임피던스를 조정하게 된다. 이를 위해, DDR2 동기식 메모리 장치에서는 데이타 출력 드라이버에 임피던스를 조정하기 위한 OCD 제어부를 추가로 구비하게 된다.
한편, 일반적으로 터미네이션(Termination)단의 저항은 소자 간의 신호전송을 원활히 하기 위해 필요하다. 저항이 적절히 매칭되지 않을 경우 전송되는 신호가 반사되어 신호 전송의 에러가 발생할 가능성이 크다. 그러나, 외부에 고정 저항을 인가하는 경우에는 집적회로의 노화나 온도변화 혹은 제조 공정상의 차이로 인하여 적절히 매칭될 수 없다. 이에 따라, 최근에는 외부 기준 저항과 비교하여 저항값이 같아지도록 하기 위해 병렬 접속된 복수의 트랜지스터 중 턴온되는 트랜지스터의 개수를 조절함으로써 터미네이션단의 저항을 조정하는 기술이 제시되었다.
도 1은 이러한 종래의 ODT(ODT;On Die Termination) 장치에 관한 구성도이다. 종래의 ODT 장치는 병렬 연결된 복수개의 스위치 SW1,SW2의 스위칭 동작에 따라 터미네이션 저항 RTT(Termination Resistor)부를 전원전압단 VDDQ와 접지전압단 VSSQ에 선택적으로 연결하여 터미네이션단의 저항을 조정하게 된다.
도 2는 종래의 OCD/ODT 장치에 관한 구성도이다. 종래의 OCD/ODT 장치는 제어부(10)와 풀업/풀다운부(20)를 구비한다. 여기서, 제어부(10)는 복수개의 낸드게이트 ND1~ND3와 인버터 IV1를 구비한다.
낸드게이트 ND1는 ODT 제어신호 ODTon의 반전신호와 OCD 제어신호 OCDon를 낸드연산한다. 낸드게이트 ND2는 ODT 제어신호 ODTon와, OCD 제어신호 OCDon의 반전신호 및 ODT 신호 ODT1를 낸드연산한다. 낸드게이트 ND3는 낸드게이트 ND1,ND2의 출력을 낸드연산하여 풀업신호 PU1와 풀다운신호 PD1를 출력한다. 그리고, 인버터 IV1는 낸드게이트 ND2의 출력을 반전하여 풀업신호 PU2~PU5와 풀다운신호 PD2~PD5를 출력한다.
또한, 풀업/풀다운부(20)는 데이타 D 및 DLL(Delay Locked Loop) 클럭과 같은 인에이블 클럭 EN이 인가되는 복수개의 풀업(Pull Up)부(21~26)와, 복수개의 풀다운(Pull Down)부(27~31)를 구비한다. 복수개의 풀업부(21~26)에는 이와 일대일 대응하는 풀업신호 PU1~PU5가 인가되며, 복수개의 풀다운부(27~31)에는 이와 일대일 대응하는 풀다운신호 PD1~PD5가 인가된다. 여기서, 풀업신호 PU0, 풀다운신호 PD0는 전원전압 VDDQ 레벨을 갖는다. 그리고, 풀업/풀다운부(20)의 PMOS/NMOS 저항 값은 240ohm인 것이 바람직하다.
예를 들어, DDR3의 경우 OCD로 40ohm 드라이버가 사용되며, ODT로는 60ohm, 12ohm 드라이버가 사용된다. 따라서, OCD와 ODT를 동시에 사용하기 위해서는 240ohm 풀업/풀다운 드라이버를 각각 6개 사용하면 된다.
즉, OCD로 사용시 240ohm 드라이버를 6개 모두 사용하면 되고, ODT 60ohm 드라이버의 사용시에는 양쪽에 모두 240ohm 드라이버 2개를 병렬로 사용하여 각각 120ohm 드라이버가 동작되며 병렬 조합으로 60ohm이 출력된다. 그리고, 120ohm 드라이버를 사용하는 ODT 경우, 240ohm 드라이버 하나를 턴온시켜 120ohm 드라이버를 갖는 ODT를 형성한다. 이와 같이, 240ohm 드라이버를 몇 개 사용하느냐에 따라 OCD/ODT가 동작하게 된다. 이와 같은 방법으로 60/120/240ohm 드라이버를 갖는 ODT 신호 ODT1,ODT2를 선택적으로 사용할 수도 있다.
따라서, 제어부(10)에 OCD 제어신호 OCDon가 입력되면 풀업신호 PU0~PU5가 모두 활성화되어 240ohm 드라이버인 풀업부(20~26)가 모두 동작하게 된다. 그리고, ODT 제어신호 ODTon가 입력되면 EMRS(Extend Mode Register Set)의 셋팅에 의해 결정된 60/120ohm 드라이버를 갖는 ODT의 동작에 따라 4개 혹은 2개의 드라이버를 턴온시키게 된다.
마찬가지로, 60/120/240ohm 드라이버의 구성시에도 동일한 동작을 수행한다. 즉, OCD 제어신호 OCDon가 입력되면 60/120ohm 드라이버가 턴온되며, ODT 제어신호 ODTon가 입력되면 기존의 EMRS 셋팅에 의해 결정된 60/120ohm ODT 동작에 따라 120ohm 또는 240ohm 드라이버를 턴온시키게 된다.
하지만, 이러한 구성을 갖는 종래의 ODT 장치는 온 다이 터미네이션(ODT;On Die Termination)의 터미네이션 저항(Ron)을 정확히 측정할 수 없다. 즉, ODT 장치의 풀업부(21~26) 쪽의 PMOS와 풀다운부(27~31) 쪽의 NMOS가 동시에 턴온, 턴오프 동작을 수행하기 때문에 PMOS, NMOS의 터미네이션 저항(Ron) 값을 따로 측정할 수 없었다.
일반적인 ODT 장치는 풀업부(21~26)과 풀다운부(27~31)의 터미네이션 저항(Ron) 값이 AC 적으로 동작하기 때문에 DC로 해석하는 VDD/VSS(Ground)가 AC 에서는 모두 AC 그라운드로 해석되며, 이로 인해 50ohm ODT의 경우 풀업/풀다부(20)가 모두 100ohm의 저항이 연결되어 있다.
이와 같은 구성으로 인해 PMOS, NMOS가 동시에 턴온/턴오프되는 ODT 장치의 경우 출력전압을 전원전압 VDD로부터 접지전압 VSS 레벨까지 변경하여 터미네이션 저항(Ron)을 측정하게 된다. 그런데, 위와 같은 방법을 사용할 경우 드레인 소스 전압(VDS)에 연동되는 모스의 특징상 ODT 장치의 터미네이션 저항(Ron)의 선형(Linearity) 특성이 PMOS/NMOS에서 각각 독립적으로 측정되지 않는다. 이에 따라, 도 1b에서와 같이 이상적인 경우에 비하여 도 1c에서와 같이 전류 값이 서로 복합되어 상쇄되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 온 다이 터미네이션(ODT;On Die Termination) 드라이버를 오프 칩 드라이버(Off Chip Driver)로 변경하여 터미네이션 저항(Ron)을 테스트함으로써 터미네이션 저항의 선형 특성을 향상시킬 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 온 다이 터미네이션 테스트 장치는, 터미네이션 단의 저항을 제어하기 위한 온 다이 터미네이션 제어신호와, 출력단의 임피던스를 조정하기 위한 오프 칩 드라이버 제어신호와, 터미네이션 단의 터미네이션 저항값을 측정하기 위한 복수개의 온 다이 터미네이션 테스트 신호 및 서로 다른 저항값을 갖는 복수개의 온 다이 터미네이션 신호를 논리조합하여 복수개의 풀업신호와 복수개의 풀다운신호를 선택적으로 활성화시키는 제어부, 및 복수개의 풀업신호와 복수개의 풀다운신호 중 활성화된 풀업/풀다운 신호에 대응하는 복수개의 풀업/풀다운 드라이버를 선택적으로 구동하여 리드 동작 모드시 출력단에 해당하는 저항값을 출력하는 풀업/풀다운부를 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명에 따른 온 다이 터미네이션(ODT;On Die Termination) 테스트 장치에 관한 구성도이다.
본 발명은 제어부(100)와 풀업/풀다운부(200)를 구비한다. 여기서, 제어부(100)는 복수개의 낸드게이트 ND4~ND7와 인버터 IV2를 구비한다.
낸드게이트 ND4는 ODT 제어신호 ODTon의 반전신호와 OCD 제어신호 OCDon 및 ODT 테스트 신호 TM_ODT2의 반전신호를 낸드연산한다. 낸드게이트 ND5는 ODT 제어신호 ODTon와, OCD 제어신호 OCDon의 반전신호 및 ODT 신호 ODT1를 낸드연산한다. 그리고, 낸드게이트 ND6는 ODT 제어신호 ODTon의 반전신호와 OCD 제어신호 OCDon와 ODT 테스트 신호 TM_ODT1의 반전신호 및 ODT 테스트 신호 TM_ODT2의 반전신호를 낸 드연산한다.
또한, 낸드게이트 ND7는 낸드게이트 ND4,ND5의 출력을 낸드연산하여 풀업신호 PU1와 풀다운신호 PD1를 출력한다. 그리고, 인버터 IV2는 낸드게이트 ND6의 출력을 반전하여 풀업신호 PU2~PU5와 풀다운신호 PD2~PD5를 출력한다.
또한, 풀업/풀다운부(200)는 데이타 D 및 DLL(Delay Locked Loop) 클럭과 같은 인에이블 클럭 EN이 인가되는 복수개의 풀업(Pull Up)부(201~206)와, 복수개의 풀다운(Pull Down)부(207~212)를 구비한다. 복수개의 풀업부(201~206)에는 이와 일대일 대응하는 풀업신호 PU1~PU5가 인가되며, 복수개의 풀다운부(207~212)에는 이와 일대일 대응하는 풀다운신호 PD1~PD5가 인가된다. 여기서, 풀업신호 PU0, 풀다운신호 PD0는 전원전압 VDDQ 레벨을 갖는다. 그리고, 풀업/풀다운부(200)의 PMOS/NMOS 저항값은 240ohm인 것이 바람직하다.
이러한 구성을 갖는 본 발명은 풀업 ODT와 풀다운 ODT를 독립적으로 동작시켜 터미네이션 저항(Ron)을 독립적으로 측정할 수 있도록 한다.
본 발명의 ODT 장치의 구성은 크게 DDR2, DDR3과 같이 두 가지로 구분할 수 있다. 여기서, DDR2와 같은 ODT 장치의 경우 ODT와 OCD의 터미네이션 저항(Ron)의 선형 스펙(Linearity spec)이 각각 상이하게 설정되어 각각의 회로들이 독립적으로 존재한다. 그리고, DDR3에서는 ODT와 OCD의 터미네이션 저항(Ron)의 선형 스펙이 중요하고, 서로 유사하게 설정된다. 이러한 경우, ODT가 라이트 동작에 사용되며, OCD는 리드 동작에 사용되며, 디램에서 라이트와 리드 동작이 동시에 이루어지지 않으므로 선형 특성이 우수한 회로를 서로 공유하여 사용할 수 있다.
따라서, 본 발명에서는 ODT와 OCD에서 터미네이션 저항(Ron)의 선형 스펙이 유사하게 설정되는 경우를 그 실시예로 설명한다. 하지만, 본원발명은 이에 한정되지 않고 DDR2에서도 동일하게 적용되어 ODT 장치의 터미네이션 저항(Ron)을 측정할 수 있게 된다.
즉, 터미네이션 저항(Ron)을 측정하기 위해서는 게이트 소스 전압(VGS)에 전원전압 VDDQ를 인가한 상태에서 출력전압을 전원전압 VDDQ 부터 접지전압 VSSQ까지 스윕(Sweep)하여 출력되는 전류에 근거하여 터미네이션 저항(Ron)을 측정한다. 이러한 방법은 는 OCD의 경우도 마찬가지이다.
따라서, 디램 셀에서 계속적으로 하이 데이타가 출력되도록 디램을 셋팅할 경우 디램의 OCD는 풀업부(201~206) 쪽이 계속 열리게 된다. 이러한 상태에서 출력 데이타 DQ는 전원전압 VDDQ 부터 접지전압 VSSQ 레벨까지 전압을 인가하면서 전류를 측정하게 된다. 반면에, 풀다운부(207~212)도 마찬가지로 로우 데이타가 계속적으로 출력되도록 디램을 셋팅한 이후에 출력 전류를 측정하게 된다. 이에 따라, OCD의 터미네이션 저항(Ron) 측정 방법을 응용하여 ODT 장치의 터미네이션 저항(Ron)도 측정할 수 있게 된다.
즉, 본 발명은 일정한 테스트 모드나 MRS(Mode Register Set) 계열을 응용하여, ODT가 라이트 동작이 아닌 리드 동작에서 동작하도록 설정한다. 이때, OCD는 리드 동작에서 동작을 하지 않아야 한다. 이와 같이 셋팅할 경우 OCD와 같은 방법을 통해 ODT의 터미네이션 저항(Ron)을 측정할 수 있다.
이러한 본 발명의 동작 과정을 설명하면 다음과 같다.
본 발명의 제어부(100)에는 ODT의 터미네이션 저항(Ron)을 측정하기 위해 ODT 테스트 신호 TM_ODT1,TM_ODT2가 입력된다. 따라서, ODT 테스트 신호 TM_ODT1,TM_ODT2에 따라 ODC 제어신호 OCDon가 입력될 경우 240ohm 드라이버가 1개 또는 2개만 턴온된다.
이러한 본 발명의 온 다이 터미네이션 테스트 장치에 관한 진리 테이블은 도 4에 나타난 바와 같다.
예를 들어, ODT 제어신호 ODTon가 "1"이고, ODC 제어신호 OCDon가 "0"일 경우, ODT 테스트 신호 TM_ODT1,TM_ODT2가 입력되지 않는다. 이때, ODT 신호 ODT1가 "1"이고, ODT 신호 ODT2가 "0"일 경우, 풀업신호 PU0,PU1와 풀다운신호 PD0,PD1가 "1"이 되어 240ohm 드라이버인 2개의 풀업부(201,202)와 2개의 풀다운부(207,208)만 턴온된다. 이에 따라, ODT 장치의 터미네이션 저항(Ron)을 측정할 수 있다.
여기서, 도 3의 ODT 테스트 신호 TM_ODT1,TM_ODT2는 테스트 모드를 이용하거나 외부에서 인가되는 특정 명령신호에 따라 활성화시킬 수 있다. 또한, ODT 테스트 신호 TM_ODT1,TM_ODT2는 모드 레지스터 셋트 계열의 코드 신호를 배분하여 생성될 수도 있으며, 웨이퍼 상황에서 외부에서 인가되는 전압 포싱(Forcing)을 통해 생성될 수도 있으며, 퓨즈를 사용해서 생성될 수 있다.
이상에서 설명한 바와 같이, 본 발명은 ODT의 풀업/풀다운의 터미네이션 저항을 측정하여 각각의 선형 특성에 대해 수정을 가할 수 있는 데이타를 용이하게 수집할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

  1. 터미네이션 단의 저항을 제어하기 위한 온 다이 터미네이션 제어신호와, 출력단의 임피던스를 조정하기 위한 오프 칩 드라이버 제어신호와, 상기 터미네이션 단의 터미네이션 저항값을 측정하기 위한 복수개의 온 다이 터미네이션 테스트 신호 및 서로 다른 저항값을 갖는 복수개의 온 다이 터미네이션 신호를 논리조합하여 복수개의 풀업신호와 복수개의 풀다운신호를 선택적으로 활성화시키는 제어부; 및
    상기 복수개의 풀업신호와 상기 복수개의 풀다운신호 중 활성화된 풀업/풀다운 신호에 대응하는 복수개의 풀업/풀다운 드라이버를 선택적으로 구동하여 리드 동작 모드시 상기 출력단에 해당하는 저항값을 출력하는 풀업/풀다운부를 구비함을 특징으로 하는 온 다이 터미네이션 테스트 장치.
  2. 제 1항에 있어서, 상기 복수개의 온 다이 터미네이션 테스트 신호는 테스트 모드에 따라 선택적으로 활성화되는 신호임을 특징으로 하는 온 다이 터미네이션 테스트 장치.
  3. 제 1항에 있어서, 상기 복수개의 온 다이 터미네이션 테스트 신호는 외부에서 인가되는 특정 명령 신호의 조합에 의해 생성되는 신호임을 특징으로 하는 온 다이 터미네이션 테스트 장치.
  4. 제 1항에 있어서, 상기 복수개의 온 다이 터미네이션 테스트 신호는 모드 레지스터 셋트 계열의 코드 신호를 배분하여 생성되는 신호임을 특징으로 하는 온 다이 터미네이션 테스트 장치.
  5. 제 1항에 있어서, 상기 복수개의 온 다이 터미네이션 테스트 신호는 웨이퍼 레벨에서 전압 포싱에 의해 생성된 신호임을 특징으로 하는 온 다이 터미네이션 테스트 장치.
  6. 제 1항에 있어서, 상기 복수개의 온 다이 터미네이션 테스트 신호는 퓨즈의 커팅에 의해 생성되는 신호임을 특징으로 하는 온 다이 터미네이션 테스트 장치.
  7. 제 1항에 있어서, 상기 온 다이 터미네이션 제어신호와, 상기 오프 칩 드라이버 제어신호는 서로 상보적으로 활성화됨을 특징으로 하는 온 다이 터미네이션 테스트 장치.
  8. 제 1항에 있어서, 상기 온 다이 터미네이션 제어신호의 활성화시 상기 복수개의 온 다이 터미네이션 신호가 선택적으로 활성화되고, 상기 오프 칩 드라이버 제어신호의 활성화시 상기 복수개의 온 다이 터미네이션 테스트 신호가 선택적으로 활성화됨을 특징으로 하는 온 다이 터미네이션 테스트 장치.
  9. 제 1항에 있어서, 상기 제어부는 상기 오프 칩 드라이버 제어신호의 활성화시 상기 복수개의 온 다이 터미네이션 테스트 신호의 조합에 따라 상기 복수개의 풀업신호와 상기 복수개의 풀다운신호 중 일부를 활성화시킴을 특징으로 하는 온 다이 터미네이션 테스트 장치.
  10. 제 1항에 있어서, 상기 제어부는
    상기 온 다이 터미네이션 제어신호의 반전신호와 상기 오프 칩 드라이버 제어신호 및 제 1온 다이 터미네이션 테스트 신호의 반전신호를 낸드연산하는 제 1낸드게이트;
    상기 온 다이 터미네이션 제어신호와, 상기 오프 칩 드라이버 제어신호의 반전신호 및 제 1온 다이 터미네이션 신호를 낸드연산하는 제 2낸드게이트;
    상기 제 1낸드게이트와 상기 제 2낸드게이트의 출력을 낸드연산하여 제 1풀업신호와 제 1풀다운신호를 출력하는 제 3낸드게이트;
    상기 온 다이 터미네이션 제어신호의 반전신호와 상기 오프 칩 드라이버 제어신호와 상기 제 1온 다이 터미네이션 테스트 신호의 반전신호 및 제 2온 다이 터미네이션 테스트 신호의 반전신호를 낸드연산하는 제 4낸드게이트; 및
    상기 제 4낸드게이트의 출력을 반전하여 상기 복수개의 풀업신호와 상기 복수개의 풀다운신호 중 상기 제 1풀업신호와 상기 제 2풀다운신호를 제외한 나머지 풀업/풀다운 신호를 출력하는 인버터를 구비함을 특징으로 하는 온 다이 터미네이션 테스트 장치.
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