KR100247791B1 - 출력 버퍼 - Google Patents

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Abstract

본 발명은 출력 버퍼에 관한 것으로, 종래에는 풀업 소자와 풀다운 소자의 턴온, 턴오프 상태에 따라 출력단의 레벨이 변화하므로 하이에서 로우로의 데이타 천이 또는 로우에서 하이로의 데이타 천이 상태에 따른 전류의 시간 변화율이 커서 잡음이 크게 발생하였고 또한, 풀업, 풀다운 소자에 따른 속도 지연이 발생하는 문제점이 있다. 이러한 종래의 문제점을 개선하기 위하여 출력 인에이블 신호가 로우인 기간동안 출력단을 하이 임피던스 상태로 프리 챠지시킴에 의해 데이타의 레벨 천이시 출력단의 레벨 천이 속도를 향상시킬 수 있고 출력단에 흐르는 전류의 양을 감소시킴에 의해 잡음을 감소시킬 수 있도록 창안한 것이다.

Description

출력 버퍼
제1도는 종래의 출력 버퍼의 회로도.
제2도는 본 발명의 출력 버퍼의 회로도.
제3도는 본 발명에서 전류와 전압을 비교한 파형도.
〈도면의 주요부분에 대한 부호의 설명〉
210 : 신호 입력부 220 : 프리챠지 회로
230 : 신호 출력부 ND11 : 낸드 게이트
NR11 : 노아 게이트 IN11, IN12 : 인버터
TG1 : 전송 게이트 PM11~PM13 : 피모스 트랜지스터
NM11~NM13 : 엔모스 트랜지스터
본 발명은 출력 버퍼에 관한 것으로 특히, 출력 인에이블 신호가 로우인 기간동안 출력단을 중간 레벨로 프리 챠지하여 데이타의 레벨 천이시 속도를 개선하고 잡음을 감소시키도록 한 출력 버퍼에 관한 것이다.
제1도는 종래의 출력 버퍼의 회로도로서 이에 도시된 바와 같이, 출력 인에이블신호(OE)와 입력 신호(DIN)가 입력된 낸드 게이트(ND1)의 출력을 인버터(IN2)(IN3)을 순차 통해 소스가 전압(Vcc)이 인가된 피모스 트랜지스터(PM1)의 게이트에 접속하고 상기 출력 인에이블 신호(OE)가 인가된 인버터(IN1)의 출력과 상기 입력 신호(DIN)가 입력된 노아 게이트(NR1)의 출력을 인버터(IN4)(IN5)를 순차 통해 소스가 접지된 엔모스 트랜지스터(NM1)의 게이트에 접속하며 상기 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)의 드레인을 공통 접속하여 출력단(OUTPUT)이 되도록 구성된다.
이와같은 종래 회로의 동작 과정을 설명하면 다음과 같다.
출력 인에이블 신호(OE)가 로우이면 낸드 게이트(ND1)의 출력이 하이가 되고 상기 출력 인에이블 신호(OE)가 인버터(IN1)를 통해 하이가 되어 노아 게이트(NR1)의 출력은 로우가 된다.
이때, 낸드 게이트(ND1)의 하이 출력은 인버터(IN2)(IN3)을 순차 통해 하이 상태를 유지하므로 풀업 디바이스인 피모스 트랜지스터(PM1)가 턴오프되고 노아 게이트(NR1)의 로우 출력은 인버터(IN4)(IN5)를 순차 통해 로우 상태를 유지하므로 풀다운 디바이스인 엔모스 트랜지스터(NM1)가 턴온된다.
이에 따라, 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)의 턴오프에 의해 출력단(OUTPUT)은 하이-임피던스 상태가 된다.
이 후, 출력 인에이블 신호(OE)가 하이가 되면 낸드 게이트(ND1)는 입력 신호(DIN)를 반전하여 출력하고 상기 출력 인에이블 신호(OE)가 인버터(IN1)에서 로우가 되어 입력된 노아 게이트(NR1)도 상기 입력 신호(DIN)를 반전하여 출력하게 된다.
이때, 센스 앰프의 출력 신호(DIN)가 로우인 경우 낸드 게이트(ND1)의 출력이 하이가 되고 이 낸드 게이트(ND1)의 하이 출력이 인버터(IN2)(IN3)을 순차 통해 하이 상태를 유지하므로 피모스 트랜지스터(PM1)는 턴오프된다.
그리고, 입력 신호(DIN)가 로우이므로 노아 게이트(NR1)의 출력은 하이가 되어 이 하이 신호가 인버터(IN4)(IN5)를 순차 통해 하이 상태를 유지함에 의해 엔모스 트랜지스터(NM1)는 턴온된다.
따라서, 출력단(OUTPUT)은 엔모스 트랜지스터(NM1)를 통해 접지되어 로우 상태가 된다.
반대로, 입력 신호(DIN)가 하이인 경우 낸드 게이트(ND1)의 출력이 로우가 되고 이 낸드 게이트(ND1)의 로우 출력이 인버터(IN2)(IN3)을 순차 통해 로우 상태를 유지하므로 피모스 트랜지스터(PM1)가 턴온된다.
이때, 하이인 입력 신호(DIN)에 의해 노아 게이트(NR1)의 출력이 로우가 되고 이 로우 신호가 인버터(IN4)(IN5)를 순차 통해 로우 상태를 유지하므로 엔모스 트랜지스터(NM1)가 턴오프된다.
따라서, 출력단(OUTPUT)은 피모스 트랜지스터(PM1)을 통해 전압(Vcc)가 인가되어 하이 상태가 된다.
그러나, 종래에는 풀업 소자와 풀다운 소자의 턴온, 턴오프 상태에 따라 출력단의 레벨이 변화하므로 하이에서 로우로의 데이타 천이 또는 로우에서 하이로의 데이타 천이 상태에 따른 전류의 시간 변화율이 커서 잡음이 크게 발생하였고 또한, 풀업, 풀다운 소자에 따른 속도 지연이 발생하는 문제점이 있다.
따라서, 본 발명은 종래의 문제점을 개선하기 위하여 출력 인에이블 신호가 로우인 기간동안 출력단을 하이 임피던스 상태로 프리 챠지시킴에 의해 데이타의 레벨 천이시 출력단의 레벨 천이 속도를 향상시킬 수 있고 출력단에 흐르는 전류의 양을 감소시킴에 의해 잡음을 감소시킬 수 있도록 창안한 출력 버퍼를 제공함에 목적이 있다.
이하, 본 발명을 도면에 의거 상세히 설명하면 다음과 같다.
제2도는 본 발명의 회로도로서 이에 도시한 바와 같이, 출력 인에이블 신호(OE)에 따라 센스 앰프로부터의 출력 신호(DIN)를 입력시키는 신호 입력부(210)와, 이 신호 입력부(210)의 출력을 출력단(OUTPUT)으로 전송하는 신호 출력부(230)와, 제어 신호(CNTL)에 따라 상기 신호 출력부(230)의 출력단(OUTPUT)을 중간 레벨로 프리 챠지시키는 프리 챠지 회로(220)로 구성한다.
상기 신호 입력부(210)는 낸드 게이트(ND11), 노아 게이트(NR11) 및 인버터(IN11)로 종래와 동일하게 구성한다.
상기 프리챠지 회로(220)는 전압(Vcc)과 접지(Vss)사이에 피모스 트랜지스터(PM12)(PM13), 엔모스 트랜지스터(NM13)(NM12)를 직렬 접속하고 상기 피모스 트랜지스터(PM13)와 엔모스 트랜지스터(NM13)의 드레인 및 게이트를 공통 접속한 점을 전송 게이트(TG1)을 통해 출력단(OUTPUT)에 접속하며 제어 신호(CNTL)를 상기 엔모스 트랜지스터(NM12)의 게이트 전송 게이트(TG1)의 비반전 단자에 접속함과 아울러 인버터(IN2)를 통해 상기 피모스 트랜지스터(PM12)의 게이트와 상기 전송 게이트(TG1)의 반전 단자에 접속하여 상기 엔모스 트랜지스터(NM12)(NM13)의 접속점을 신호 입력부(210)의 낸드 게이트(ND11)의 출력단과 신호 출력부(230)의 피모스 트랜지스터(PM11)의 게이트에 공통 접속하고 상기 피모스 트랜지스터(PM12)(PM13)의 접속점을 신호 입력부(210)의 노아 게이트(NR11)의 출력단과 신호 출력부(230)의 엔모스 트랜지스터(NM11)의 게이트에 공통 접속하여 구성한다.
상기 신호 출력부(230)는 피모스 트랜지스터(PM11)과 엔모스 트랜지스터(NM11)의 접속점이 출력단(PUTPUT)가 되도록 구성한다.
이와 같이 구성한 본 발명의 동작 및 작용 효과를 상세히 설명하면 다음과 같다.
먼저, 출력 인에이블 신호(OE)가 로우이면 센스 앰프의 출력 신호(DIN)에 상관없이 신호 입력부(210)는 낸드 게이트(ND11)의 출력이 하이가 되고 노아 게이트(NR11)의 출력이 로우가 된다.
이에 따라, 신호 출력부(230)는 낸드 게이트(ND11)의 하이 출력에 의해 피모스 트랜지스터(NM11)가 턴오프되고 노아 게이트(NR11)의 로우 출력에 의해 엔모스 트랜지스터(NM11)가 턴오프되어 출력단(OUTPUT)의 레벨을 이전 상태를 유지하게 된다.
이때, 출력 인에이블 신호(OE)가 로우인 동안 제어 신호(CNTL)가 하이가 되면 프리챠지 회로(220)는 그 제어 신호(CNTL)에 의해 엔모스 트랜지스터(NM12)가 턴온되고 그 제어 신호(CNTL)을 반전한 인버터(IN2)의 출력에 의해 피모스 트랜지스터(NM12)가 턴온되며 이에 의해 피모스 트랜지스터(NM11)는 상기 피모스 트랜지스터(NM12)를 통해 인가된 전원 전압에 의해 턴오프 상태가 고정되고 엔모스 트랜지스터(NM11)는 상기 엔모스 트랜지스터(NM12)에 의한 접지 전압에 의해 턴오프상태가 고정된다.
동시에, 제어 신호(CNTL)를 반전하는 인버터(IN12)의 로우 출력이 반전 단자에 인가됨과 아울러 하이인 상기 제어 신호(CNTL)가 비반전 단자에 인가된 전송 게이트(TG1)가 동작하게 된다.
이에 따라, 프리챠지 회로(220)는 출력 단자(OUTPUT)의 전위가 전송 게이트(TG1)를 통해 피모스 트랜지스터(PM13)와 엔모스 트랜지스터(NM13)의 게이트로 궤환되어 상기 피모스 트랜지스터(PM13)와 엔모스 트랜지스터(NM13)를 턴온시킴에 의해 출력단(OUTPUT)을 중간 전위 레벨로 프리챠지시키게 된다.
즉, 프리챠지 회로(220)는 출력단(OUTPUT)이 하이인 경우 엔모스 트랜지스터(NM13)가 턴온되어 출력단(OUTPUT)의 전위를 방전시키며 이에 의해 피모스 트랜지스터(NM13)가 턴온되어 출력단(OUTPUT)에 전원을 인가하므로 그 출력단(OUTPUT)을 중간 전위 레벨로 프리챠지시키고 반대로 출력단(OUTPUT)이 로우인 경우 피모스 트랜지스터(PM13)가 턴온되어 출력단(OUTPUT)에 전원을 인가하며 이에 의해 엔모스 트랜지스터(NM13)가 턴온되어 출력단(OUT)의 전위를 방전시키므로 그 출력단(OUTPUT)을 중간 전위 레벨로 프리챠지시키게 된다.
이 후, 출력 인에이블 신호(OE)가 하이로 되고 제어 신호(CNTL)가 로우로 되는 경우 프리 챠지 회로(220)가 동작하지 않게 되고 전송 게이트(TG1)가 오프되어 노드(A)와 출력단(OUTPUT)간의 접속을 차단하게 된다.
즉, 프리 챠지 회로(220)는 로우인 제어 신호(CNTL)에 의해 엔모스 트랜지스터(NM12)가 턴오프되고 상기 제어 신호(CNTL)이 인가된 인버터(IN2)의 하이 출력에 피모스 트랜지스터(PM12)가 턴오프되어 동작 정지 상태가 된다.
이때, 센스 앰프로부터의 출력 신호(DIN)가 로우이면 신호 입력부(210)는 낸드 게이트(ND11) 및 노아 게이트(NR11)의 출력이 하이가 되어 신호 출력부(230)의 피모스 트랜지스터(PM11)는 턴오프되고 엔모스 트랜지스터(NM11)는 턴온되어진다.
이에 따라, 출력단(OUTPUT)에 프리 챠지되어 있던 중간 레벨을 엔모스 트랜지스터(NM11)를 통해 접지시키게 된다.
또한, 센스 앰프로부터의 출력 신호(DIN)가 하이이면 신호 입력부(210)는 낸드게이트(ND11) 및 노아 게이트(NR11)의 출력이 로우가 되어 신호 출력부(230)는 피모스 트랜지스터(PM11)가 턴온되고 엔모스 트랜지스터(NM11)가 턴오프되어 중간 레벨로 프리 챠지되어 있던 출력단(OUTPUT)의 레벨을 전압(Vcc) 레벨로 상승시키게 된다.
상기와 같은 동작에서 전류와 전압 파형을 비교해 보면 제3도의 파형도와 동일하다.
상기에서 상세히 설명한 바와 같이 본 발명은 출력 인에이블 신호(OE)가 로우인 기간동안 출력단을 중간 레벨로 프리챠지시킴으로써 상기 신호(OE)가 하이가 될 때 하나가 로우인 상태의 입력 신호를 출력하기 위해 소요되는 시간을 절약하여 속도를 개선하였고 또한, 중간 레벨에서 전압(Vcc)와 접지 레벨로 천이하기 때문에 종래에 비해 큰 스로프를 가지지 않으므로 그에 의한 잡음을 감소시킬 수 있는 효과가 있다.

Claims (1)

  1. 출력 인에이블 신호(OE)가 인에이블인일 때 센스 앰프에서의 출력 신호(DIN)를 입력시키는 신호 입력부(210)와, 상기 출력 인에이블 신호(OE)가 인에이블인 동안 상기 신호 입력부(210)에 입력된 상기 출력 신호(DIN)를 출력단자(OUTPUT)로 전송하는 신호 출력부(230)와, 출력 인에이블 신호(OE)가 디스에이블일 때 제어 신호(CNTL)가 인에이블되면 상기 신호 출력부(230)의 출력단자(OUTPUT)를 감지하여 그 출력단자(OUTPUT)를 중간 전위 레벨로 프리 챠지시키는 프리 챠지 회로(220)를 구비한 출력 버퍼에 있어서, 상기 프리챠지 회로(220)는 전압(Vcc)과 접지(Vss)사이에 피모스 트랜지스터(PM12)(PM13), 엔모스 트랜지스터(NM13)(NM12)를 직렬 접속하고 상기 피모스 트랜지스터(PM13)와 엔모스 트랜지스터(NM13)의 드레인 및 게이트를 공통 접속한 점을 전송 게이트(TG1)을 통해 출력단(OUTPUT)에 접속하며 제어 신호(CNTL)를 상기 엔모스 트랜지스터(NM12)의 게이트와 전송 게이트(TG1)의 비반전 단자에 접속함과 아울러 인버터(IN2)를 통해 상기 피모스 트랜지스터(PM12)의 게이트와 상기 전송 게이트(TG1)의 반전 단자에 접속하여 상기 엔모스 트랜지스터(NM12)(NM13)의 접속점을 신호 입력부(210)의 낸드 게이트(ND11)의 출력단과 신호 출력부(230)의 피모스 트랜지스터(PM11)의 게이트에 공통 접속하고 상기 피모스 트랜지스터(PM12)(PM13)의 접속점을 신호 입력부(210)의 노아 게이트(NR11)의 출력단과 신호 출력부(230)의 엔모스 트랜지스터(NM11)의 게이트에 공통 접속하여 구성한 것을 특징으로 하는 출력 버퍼.
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* Cited by examiner, † Cited by third party
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