KR0177752B1 - 반도체 메모리 장치의 데이타 고속 전송 회로 - Google Patents

Abstract

본 발명은 반도체 메모리 장치의 데이타 전송 회로에 관한 것으로, 특히 데이타 전송전압을 사용하지 않고 데이타 전송라인의 전압 변동폭을 최소화하여 데이타를 고속으로 목적지까지 전송하는 데이타 전송 회로에 관한 것이다. 상기의 데이타 전송 회로는 데이타라인쌍으로 입력되는 데이타들이 제1논리를 가질 때 응답하여 상기 데이타 전송라인쌍을 제1전압으로 프리차아지하고 상기 입력 데이타들이 배타적일때 응답하여 상기 데이타 전송라인쌍중 하나의 데이타 전송라인이 임피던스를 가변하는 프리차아지수단과, 제1제어펄스의 활성화에 응답하여 상기 데이타 전송라인쌍의 각 라인에 제2전원전압을 충전시키는 전하충전수단과, 제2전원전압의 레벨로 프리차아지된 두개의 감지노드를 가지며 제2제어펄스의 활성화에 의해 상기 두 감지노드의 전위변화를 검출하여 상기 데이타 전송라인쌍의 데이타를 디벨로프하는 데이타 검출수단과, 상기 데이타 전송라인쌍의 제1, 제2데이타 전송라인과 상기 두개의 감지노드의 사이에 각각 채널이 접속되며 상기 제2제어펄스의 활성화에 응답하여 상기 채널을 형성하는 스위칭수단으로 구성된다.

Description

반도체 메모리 장치의 데이타 고속 전송 회로

제1도는 종래의 반도체 메모리 장치에 이용된 데이타 전송 회로도.

제2도는 본 발명의 제1실시예에 따른 반도체 메모리 장치의 데이타 전송 회로도.

제3도는 본 발명의 제2실시예에 따른 반도체 메모리 장치의 데이타 전송 회로도.

본 발명은 반도체 메모리 장치의 데이타 전송 회로에 관한 것으로, 특히 데이타 전송 전압을 사용하지 않고 데이타 전송라인의 전압 변동폭을 최소화하여 데이타를 고속으로 목적지까지 전송하는 데이타 전송회로에 관한 것이다.

반도체 소자들이 점차 고집적화·대형화되어짐에 따라서 반도체 소자의 동작 전류의 증가를 감소시키기 위한 여러 방법들이 강구되고 있다. 반도체 소자의 동작 전류 소모를 최소화하는 한 예로서는 데이타 전송선로에 의한 전류 소비를 최소화 하는 것이다. 데이타 전송선로에 의한 전류 소모를 최소화하는 것의 대표적인 예는 일본인 Hisakazu Kotani외 다수인에 의해 개발되어 A 256Mb DRAM with 100MHz Serial I/O Ports for Storage of Moving Pictures[ISSCC 1994, p 142∼143을 보라](이하 선행기술 이라함) 명칭으로 발표된 기술을 들 수 있다. 상기의 선행기술은 SHT 회로(Suppressed High Differential Transfer Circuit)를 사용한 것으로서, 이를 간략히 설명하면 하기와 같다.

제1도는 종래의 반도체 메모리 장치에 이용된 데이타 전송 회로도이다. 상기 제1도는 상기의 선행기술에서 제시한 데이터 전송 회로의 요체만을 추출하여 도시한 것으로, 이와 같은 구성에 의한 데이타 전송의 동작을 살피면 하기와 같다.

지금, 제1도의 데이타 드라이버단 10의 한쌍의 데이타 단자 또는 데이타라인쌍 RD/RDB, 예를 들면, 반도체 메모리 장치의 센스앰프의 센싱비트라인쌍이 모두 하이로 프라차아지되어 있는 상태에서는 하이상태의 등화신호(equalizing signal) EQ가 입력된다. 따라서, 초기 데이타 전송라인쌍 DB/DBB은 엔모오스 트랜지스터 M7의 턴온에 의해 동일한 전압으로 등화되어 있는 상태로 있게 된다.

상기와 같은 등화 상태에서 데이타라인쌍 RD/RDB중 하나의 데이타라인 RD 혹은 RDB의 전위 레벨과 등화신호 EQ가 로우의 레베로 변화되고 제어펄스 PS1의 논리가 로우에서 하이로 변화되면, 상기 데이타 전송라인쌍 DB/DBB의 각각에 드레인이 접속된 엔모오스 트랜지스터 M1, M2의 공통 소오스 접속노드 N1의 전위는 엔모오스 트랜지스터 M5의 드레인-소오스간의 채널을 통하여 제1전원전압, 예를 들면, 접지전압 Vss의 레벨로 변화된다. 이때, 데이타 전송라인쌍 DB/DBB의 각각에 드레인이 접속된 엔모오스 트랜지스터 M3, M4의 공통 소오스의 접속노드 N2의 전위는 엔모오스 트랜지스터 M6의 채널을 통하여 공급되는 내부전원전압 VINTL의 레벨로 상승된다.

상기와 같은 상태에서, 데이타라인쌍 RD/RDB중 데이타라인 RDB이 로우로 변화된 것이라 가정(데이타라인 RD는 상보 데이타 신호가 실리며 하이 레벨로 유지함)하면, 데이타라인 RD에 게이트가 접속된 엔모오스 트랜지스터 M1, M4들은 턴온되고 데이타라인 RDB에 게이트가 접속된 엔모오스 트랜지스터 M2, M3들은 턴오프된다. 따라서, 데이타 전송라인 DB의 레벨은 상기 엔모오스 트랜지스터 M1, M3의 턴온 및 턴오프에 의해 접지전압 Vss의 레벨로 천이되고, 데이타라인 DBB의 레벨은 상기 엔모오스 트랜지스터 M2, M4의 턴오프 및 턴온에 의해 내부전원전압 VINTL의 레벨로 상승된다.

이와 같은 상태에서, 데이타 전송라인쌍 DB/DBB로 전송되어온 데이타를 수신하기 위한 제어펄스 PS2B를 하이에서 로우의 상태로 변화시키여 데이타 수신단 12를 동작시키면, 소오스가 제2전원전압, 예를 들면, 전원전압 Vcc에 접속된 피모오스 트랜지스터 M8이 턴온되어진다. 상기 피모오스 트랜지스터 M8의 턴온에 의해 데이타 전송라인 DB와 DBB에 각각의 게이트가 접속된 피모오스 트랜지스터 M9, M10의 소오스에는 전원전압 Vcc가 공급된다. 이때, 상기 피모오스 트랜지스터 M9, M10의 게이트에 인가되는 전위 레벨이 상이하기 때문에 상기 피모오스 트랜지스터 M9, M10의 채널 전도도(channel conductance)가 다르게 된다.

현재의 상태에서 데이타 전송라인 DB의 전위 레벨이 데이타 전송라인 DBB의 레벨보다 더 낮기 때문에 피모오스 트랜지스터 M9의 채널 전도도가 피모오스 트랜지스터 M10의 것보다 더 큰 상태이다. 따라서 상기 피모오스 트랜지스터 M9, M10의 드레인의 노드 N3 및 N4의 전압들은 각각 내부전원전압 VINTL 및 접지전압 Vss의 레벨로 디벨로프(Develop)된다. 상기 출력노드 N3이 하이로 풀업되면 엔모오스 트랜지스터 M15가 턴온되어 노드 N4의 레벨을 접지전압 Vss의 레벨로 풀다운한다. 따라서, 데이타를 수신하기 위한 제어펄스 PS2B가 하이에서 로우로 천이되면, 인버터 INV1 및 INV2의 출력의 상태는 데이타 전송라인쌍 DB/DBB의 레벨에 따라 논리 로우와 하이로 각각 풀다운 및 풀업 되거나, 이와 상반된 결과를 출력하게 됨을 알 수 있다.

상기 제1도의 구성중, 엔모오스 트랜지스터 M11, M12 및 M13은 데이타를 수신하기 위한 제어펄스 PS2B가 하이의 상태로 있을 때 각각 턴온되어 노드 N3, N4를 접지전압 Vss의 레벨로 프리차아지하고, 등화 하는 동작을 실행한다.

그러나, 상기 제1도와 같은 구성을 갖는 종래의 데이타 전송 회로는 데이타 전송라인 쌍 DB/DBB의 전압 진폭을 작게 하기 위하여 데이타 전송라인 전용의 내부전원전압 VINTL을 사용하게 되는데, 이는 별도의 내부전원전압 VINTL 발생용 전압회로를 필요로 한다. 내부전원전압 VINTL을 발생하기 위한 전압회로가 칩내에서 차지하는 면적은 물론 내부전원전압 VINTL의 전원라인을 칩내에 배선하여야 하는 면적상의 부담은 칩 크기의 소형화에 있어서 불리하다.

따라서 본 발명의 목적은 별도의 데이타 전송 전압 없이 데이타 전송라인의 전압 진폭을 작게 하여 데이타 전송 회로의 전력 소비를 억제하는 반도체 메모리 장치를 제공함에 있다.

본 발명의 다른 목적은 데이타를 저전압의 레벨로서 고속으로 전송할 수 있는 데이타 전송 회로를 제공함에 있다.

상기의 목적을 달성하기 위한 본 발명은 반도체 장치의 신호 전달을 위한 데이타 전송 회로에 있어서, 데이타라인쌍 및 이에 대응된 데이타 전송라인쌍과, 상기 데이타라인쌍으로 입력되는 데이타들이 제1논리를 가질때 응답하여 상기 데이타 전송라인쌍을 제1전원전압으로 프리차아지하고 상기 입력 데이타들이 배타적일 때 응답하여 상기 데이타 전송라인쌍중 하나의 데이타 전송라인의 임피던스를 가변하는 프리차아지수단과, 제1제어펄스의 활성화에 응답하여 상기 데이타 전송라인쌍의 각 라인에 제2전원전압을 충전시키는 전하충전수단과, 제2전원전압의 레벨로 프리차아지된 두개의 감지노드를 가지며 제2제어펄스의 활성화에 의해 상기 두 감지노드의 전위변화를 검출하여 상기 데이타 전송라인쌍의 데이타를 디벨로프하는 데이타 검출수단과, 상기 데이타 전송라인쌍의 제1, 제2데이타 전송라인과 상기 두개의 감지노드의 사이에 각각 채널이 접속되며 상기 제2제어펄스의 활성화에 응답하여 상기 채널을 형성하는 스위칭수단으로 구성함을 특징으로 한다.

이하 본 발명에 따른 바람직한 실시예들을 첨부한 도면을 참조하여 상세히 설명한다.

제2도는 본 발명의 제1실시예에 따른 반도체 메모리 장치의 데이타전송 회로도로서, 이는 데이타를 전송하기 위한 별도의 전송 전압이 없이 제어펄스의 입력에 응답하여 한쌍의 데이타라인 RD/RDB 또는 데이타라인쌍 RD/RDB로부터 데이타를 목적지까지 전송토록 구성되어 있다.

지금, 제2도와 같은 데이타 드라이버단의 데이타라인쌍 RD/RDB이 모두 제1논리, 예를 들면, 논리 하이로 설정되고, 제어신호 DBPB와 제어펄스 PS1이 논리 하이와 로우로 각각 설정되면, 제2도의 회로는 대기모드로 동작된다. 상기 데이타라인쌍 RD/RDB들의 논리 하이 신호들은 제1 및 제2엔모오스 트랜지스터 M21, M22의 게이트들에 공급된다. 상기 제1 및 제2엔모오스 트랜지스터 M21, M22의 드레인들은 데이타 전송라인쌍 DB/DBB의 각 데이터라인 DB 및 DBB에 접속되어 있으며, 소오스들은 제1전원전압, 예를 들면, 접지전압 Vss에 공통으로 접속되어 있다. 따라서, 상기 데이타라인쌍 RD/RDB이 모두 논리 하이의 대기모드로 입력되면 상기 제1 및 제2엔모오스 트랜지스터 M21, M22의 턴온에 의해 데이타 전송라인쌍 DB/DBB의 레벨은 모두 접지전압 Vss의 레벨로 프리차아지된다.

한편, 제어신호 DBPB의 제1논리 상태, 예를 들면, 논리 하이 상태는 제2도에 도시된 제1, 제2피모오스 트랜지스터 M23, M24의 게이트로 입력되며, 제어펄스 PS1의 제2논리 상태(논리 로우)는 제5, 제6엔모오스 트랜지스터 M25, M26 및 제3, 제4피모오스 트랜지스터 M31, M32의 게이트들로 입력된다. 이때, 상기 제어펄스 PS1은 데이타 전송라인쌍 DB/DBB의 충전전하량에 대응한 데이타를 검출하기 위한 데이타 리시버단을 인에이블 혹은 디스에이블하는 신호로서 유용하게 사용된다. 따라서, 대기상태에서, 상기 제5, 제6엔모오스 트랜지스터 M25 및 M26은 턴오프되어 드레인-소오스간의 채널을 차단하며, 제3 및 제4피모오스 트랜지스터 M31, M32들은 모두 턴온되어 소오스로 입력되는 전원전압 Vcc를 드레인 출력노드 N22 및 N23으로 각각 공급한다. 상기한 바와 같이, 데이타 전송라인쌍 DB/DBB의 전하량에 대응한 데이타를 검출하기 위한 데이타 리시버단의 출력노드 N22 및 N23은 초기 논리 로우의 상태를 갖는 제어펄스 PS1의 입력에 의해 거의 전원전압 Vcc의 레벨로 프리차아지된 상태를 유지한다. 즉, 초기의 상태에서 상기 출력노드 N22, N23들은 전원전압 Vcc의 레벨로 풀업된 상태를 유지하며, 이로 인해 제3 및 제4엔모오스 트랜지스터 M27, M28들은 턴온상태를 유지하여 각각의 소오스노드, 즉, 감지노드들은 전원전압 Vcc의 레벨을 갖는다. 이때, 제5 및 제6피모오스 트랜지스터 M29, M30들은 턴오프 상태로 된다.

상기의 대기 상태에서 데이타라인상 RD/RDB중 하나의 데이타라인 RD 혹은 RDB이 논리 로우의 레베로 천이되면 엔모오스 트랜지스터 M21 혹은 M22들중 하나의 엔모오스 트랜지스터만이 턴온된다. 예를 들어, 데이타라인 RDB가 로우의 레벨로 천이되면, 상기 제1엔모오스 트랜지스터 M21은 턴온상태를 유지하고, 제2엔모오스 트랜지스터 M22는 턴오프된다. 이때, 데이타 전송라인쌍 DB/DBB으로 전송되는 데이타의 레벨을 검출하기 위한 제어신호 DBPB가 하이-로우-하이로 변화되는 원쇼트 형태의 펄스로 입력되면, 상기 제어신호 DBPB에 게이트가 접속된 제1 및 제2엔모오스 트랜지스터 M23, M24가 소정 시간 동안 턴온되어진 후 턴오프된다. 여기서, 턴온되어진 소정 시간은 상기 제어신호 DBPB의 레벨이 로우 상태로 입력 시간과 같다.

상기 제1 및 제2엔모오스 트랜지스터 M23, M24의 소오스들은 공통으로 접속되어 제2전원전압, 예를 들면, 전원전압 Vcc을 입력하며, 드레인들은 상기 데이타 전송라인쌍 DB/DBB의 데이타 전송라인 DB 및 DBB에 각각 접속되어 있다. 따라서, 데이타 전송라인 DB 및 DBB들 각각에는 제1 및 제2엔모오스 트랜지스터 M23, M24의 소오스-드레인의 채널을 통하여 전원전압 Vcc의 전류가 유입된다. 이때, 데이타 전송라인쌍 DB/DBB에 접속된 제1엔모오스 트랜지스터 M21은 턴온되어있고, 제2엔모오스 트랜지스터 M22는 턴오프되어 있으므로 상기 데이타 전송라인쌍 DB/DBB에 전하를 충전하기 위한 제1 및 제2엔모오스 트랜지스터 M23, M24들의 '턴온에 의해 전류가 유입된 후 소정의 시간 후에는 상기 데이타 전송라인상 DB/DBB의 각 데이타라인 DB 및 DBB들의 전위가 달라지게 된다.

예를 들면, 데이타 전송라인 DB의 전위는 턴온된 제1엔모오스 트랜지스터 M21의 드레인-소오스간의 채널을 통하여 접지전압 Vss의 레벨로 방전됨으로써 접지전압 Vss의 레벨로 풀다운되고, 데이타 전송라인 DBB의 전위는 제2엔모오스 트랜지스터 M22를 통하여 유입된 전하량 및 데이타 전송라인 DBB의 캐패시턴스 C22, C24 및 라인저항 R2에 의해 결정되는 일정전위 레벨로 유지되게 된다.

한편, 데이타 전송라인쌍 DB/DBB의 충전 전하량에 대응한 데이타를 검출하기 위한 데이타 리시버단은 앞서 기술한 제어펄스 PS1이 논리 하이로 천이되는 것에 의해 인에이블되어 동작된다. 이때, 상기 제어펄스 PS1이 논리 로우에서 하이로 천이되는 시점은 제어신호 DBPB가 하이-로우-하이 상태로 천이되어 원쇼트 형태의 펄스로 입력된 직후이다.

상기 데이타 리시버단이 하이 상태의 제어펄스 PS1에 의해 인에이블되면, 데이타 전송라인쌍 DB/DBB을 스위칭하는 제5 및 제6엔모오스 트랜지스터 M25, M26의 소오스를 각각이 데이타라인 DB 및 DBB에 각각 접속되어 있으므로 상기 제5 및 제6엔모오스 트랜지스터 M25, M26의 채널 전도도의 차이가 발생한다. 즉, 상기 제5 및 제6엔모오스 트랜지스터 M25, M26들의 소오스에 접속된 데이타 전송라인 DB의 전위는 접지전압 Vss의 레벨로 디스차아지된 상태이고, 데이타 전송라인 DBB의 전위는 전술한 제3피모오스 트랜지스터 M24의 채널을 통해 유입된 전하량과 데이타 전송라인 DBB의 캐패시턴스 C22, C24 및 저항 R2에 의해 결정된 레벨을 가짐으로써 상기 논리 하이 상태의 제어펄스 PS1을 게이트로 각각 입력하는 상기 제5엔모오스 트랜지스터 M25의 드레인 노드의 전압은 접지전압 Vss로 방전되고, 상기 제6엔모오스 트랜지스터 M26이 드레인 노드의 전압은 초기 상태의 전위 레벨을 유지하게 된다.

따라서, 제5 및 제6엔모오스 트랜지스터 M27, M28은 턴온, 턴오프되며, 제5 및 제6엔모오스 트랜지스터 M29, M30은 각각 턴오프 및 턴온되어 상기 노드 N22 및 N23들은 각각 접지전압 Vss와 전원전압 Vcc의 디벨로프되어 인버터 INV21와 INV22의 출력 상태가 변화된다. 상기 출력노드 N22, N23들은 인버터 INV21, INV22를 통하여 데이타 출력라인쌍 OUT/OUTB에 접속된다.

상기한 바와 같이 상기 제2도에 도시된 본 발명의 데이타 전송 회로는 별도의 데이타 전송 전압 없이 데이타를 전송할 수 있게 됨을 알 수 있다. 또한, 상기의 설명의 예에서는 데이타라인쌍 RD/RDB중 데이타라인 RDB이 하이에서 로우로 변화시의 동작을 설명하였으나, 상보 데이타가 입력시에도 동일한 과정에 의해 출력노드 N22, N23의 결과가 전원전압 Vcc와 접지전압 Vss의 상태로 수신됨을 알 수 있다.

제3도는 본 발명의 제2실시예에 따른 반도체 메모리 장치의 데이타전송 회로도로서, 이는 전술한 제2도의 구성 요소중, 데이타 라인쌍 DB/DBB에 전하를 충전시키는 제1 및 제2피모오스 트랜지스터 M23, M24들이 제거되고, 출력노드 N22, N23들과 전원전압 Vcc의 사이에 저속된 프리차아지용 제3 및 제4피모오스 트랜지스터 M31, M32를 제어펄스 PS2에 의해 동작시켜 데이타 리시버단을 인에이블시키도록 구성되어 있다. 즉, 상기 제3도에 도시된 제2실시예는 두개의 데이타 전송 제어펄스 PS1, PS2에 의해 데이타를 수신하도록 구성되어 있다.

상기 제3도와 같이 구성된 데이타 전송 회로에 공급되는 제어펄스 PS1과 제어펄스 PS2는 초기 로우 상태로 유지된다. 따라서, 데이타 리시버단은 제어펄스 PS2의 제어에 의해 인에이블 및 디스에이블되는데, 출력노드 N22 및 N23의 출력상태는 상기 제어펄스 PS2의 로우에 응답하여 턴온되는 제3 및 제4피모오스 트랜지스터 M31, M32의 동작에 의해 논리 하이 상태로 프리차아지된 상태를 유지한다. 즉, 초기의 상태에서 상기 출력노드 N22, N23들은 전원전압 Vcc의 레벨로 풀업된 상태를 유지하며, 이로 인해 제3 및 제4피모오스 트랜지스터 M27, M28들은 턴온 상태를 유지하고, 제5 및 제6피모오스 트랜지스터 M29, M30들은 턴오프 상태로 되어 제5 및 제6피모오스 트랜지스터 M25, M26의 드레인 노드는 초기 전원전압 Vcc의 상태를 갖는다.

지금, 제어펄스 PS1, PS2가 논리 로우로 입력되어 출력노드 N22, N23이 전원전압 Vcc이 레벨로 프리차아지된 상태에서 제2도에서 전술한 바와 같이 데이타라인쌍 RD/RDB중 데이타라인 RDB의 전위가 변화되면, 데이타 전송라인쌍 DB/DBB중 데이타 전송라인 DB의 전위가 접지전압 Vss의 레벨로 프리차아지된다. 상기와 같이 데이타 전송라인쌍 DB/DBB중 하나의 라인이 접지전압 Vss의 레벨로 프리차아지된 후에 제어펄스 PS1이 먼저 로우에서 하이 상태로 변화되면 제5 및 제6엔모오스 트랜지스터 M25, M26이 각각 턴온된다. 따라서, 상기 제어펄스 PS1이 로우에서 하이로 변화되면 제3 및 제4엔모오스 트랜지스터 M27, M28이 각각 소오스로부터 공급되는 전원전압 Vcc의 일정량의 전류가 상기 제5 및 제6엔모오스 트랜지스터 M25, M26이 드레인-소오스간의 채널을 통하여 데이타 전송라인 DB 및 DBB으로 각각 유입된다. 따라서, 제3도에 도시된 제2실시예에서는 상기 제5 및 제6엔모오스 트랜지스터 M25, M26을 데이타 전송라인쌍 DB/DBB의 전하 충전 수단으로 사용함을 알 수 있다.

이때, 데이타 전송라인쌍 DB/DBB에 접속된 제1엔모오스 트랜지스터 M21은 턴온되어있고, 제2엔모오스 트랜지스터 M22는 턴오프되어 있으므로 상기 전하 충전 수단에 의해 각 데이타 전송라인으로 전류가 유입된 후 소정의 시간 후에는 상기 데이타라인 DB 및 DBB들의 전위가 달라지게 된다. 예를 들면, 데이타 전송라인 DB의 전위는 턴온된 제1엔모오스 트랜지스터 M21이 드레인-소오스간의 채널을 통하여 접지전압 Vss의 레벨로 방전됨으로써 접지전압 Vss의 레벨로 풀다운되고, 데이타 전송라인 DBB의 전위는 제6엔모오스 트랜지스터 M26을 통하여 유입된 전하량 및 데이타 전송라인 DBB의 캐패시턴스 C22, C24 및 라인저항 R2에 의해 결정되는 일정전위 레벨로 유지되게 된다. 즉, 데이타 전송라인상 DB/DBB의 전위가 다르게 디벨로프된다.

상기와 같은 상태에서, 제어펄스 PS2가 로우에서 하이로 천이되면 데이타 리시버단이 인에이블된다. 즉, 출력노드 N22 및 N23에 드레인이 접속되고 전원전압 Vcc에 소오스가 접속된 제3 및 제4피모오스 트랜지스터 M31, M32들이 각각 턴오프된다. 상기 제3 및 제4피모오스 트랜지스터 M31, M32들이 모두 턴오프되면 제2도에서 설명한 바와 같이 제5 및 에6엔모오스 트랜지스터 M25, M26들의 채널 전도도의 차이가 발생하여 출력노드 N22 및 노드 N23의 전위가 각각 접지전압 Vss 및 전원전압 Vcc의 레벨로 변화하게 되어 인버터 INV41 또는 INV42의 출력 상태가 변화하게 된다. 즉, 출력노드 N22 및 노드 N23의 전위가 각각 접지전압 Vss 및 전원전압 Vcc의 레벨로 증폭되어 두 인버터 INV21, INV22의 출력 상태가 변화된다.

따라서, 본 발명에 의한 제2실시예의 경우는 적은 구성요소를 가지고서도 데이타라인의 전압 변동폭을 최소화하여 데이타를 전송함을 알 수 있다.

상술한 바와 같이 본 발명은 데이타를 전송하기 위한 별도의 전압원을 사용하지 않고도 데이타라인의 전압 변동폭을 최소화하여 전송함으로써 데이타 전송선에 의한 동작 전력의 감소를 꾀할 수 있고, 데이타 전송 회로의 구성을 최소화함으로써 고집적화를 보다 효율적으로 할 수 있다.

Claims (7)

1. 반도체 장치의 신호 전달을 위한 데이타 전송 회로에 있어서, 데이타라인쌍 및 이에 대응된 데이타 전송라인쌍과, 상기 데이타라인쌍으로 입력되는 데이타들이 제1논리를 가질때 응답하여 상기 데이타 전송라인쌍을 제1전원전압으로 프리차아지하고 상기 입력 데이타들이 배타적일 때 응답하여 상기 데이타 전송라인쌍중 하나의 데이타 전송라인의 임피던스를 가변하는 프리차아지수단과, 제어펄스의 활성화에 응답하여 상기 데이타 전송라인쌍의 각 라인에 제2전원전압을 충전시키는 전하충전수단과, 제2전원전압의 레벨로 프리차아지된 두개의 감지노드를 가지며 제2제어펄스의 활성화에 의해 상기 두 감지노드의 전위변화를 검출하여 상기 데이타 전송라인쌍의 데이타를 디벨로프하는 데이타 검출수단과, 상기 데이타 전송라인쌍의 제1, 제2데이타 전송라인과 상기 두개의 감지노드의 사이에 각각 채널이 접속되며 상기 제어펄스의 활성화에 응답하여 상기 채널을 형성하는 스위칭수단으로 구성함을 특징으로 하는 반도체 메모리 장치의 데이타 고속 전송 회로.
2. 제1항에 있어서, 상기 프리차아지수단은 소오스가 제1전원전압에 공통으로 접속되며, 드레인이 상기 제1 및 제2데이타 전송라인에 각각 접속되고, 각각의 제어전극이 상기 데이타라인쌍의 제1데이타라인 및 제2데이타라인에 각각 접속된 두개의 제1 및 제2엔모오스 트랜지스터로 구성함을 특징으로 하는 반도체 메모리 장치의 데이타 고속 전송 회로.
3. 제1항에 있어서, 상기 전하충전수단은 소오스가 제2전원전압에 접속되고 각각의 드레인에 상기 제1 및 제2데이타 전송라인에 접속되며, 상기 제어신호에 응답하여 상기 제2전원전압을 상기 제1 및 제2데이타 전송라인으로 공급하는 제1 및 제2피모오스 트랜지스터로 구성함을 특징으로 하는 반도체 메모리 장치의 데이타 고속 전송 회로.
4. 제3항에 있어서, 상기 데이타 검출수단은 출력노드쌍과, 상기 제2전원전압과 상기 출력노드쌍들 각각에 채널이 형성되며 제어전극이 배타적으로 이웃하는 출력노드에 접속된 풀업수단과, 상기 제2전원전압과 상기 출력라인쌍의 사이에 각각 접속되어 상기 출력노드쌍을 상기 제2전원전압이 레벨로 프리차아지하는 제2프리차아지수단과, 상기 출력노드쌍의 제1 및 제2출력노드들과 상기 두 감지노드의 사이에 채널이 형성되며 제어전극이 배타적으로 이웃하는 출력노드에 접속된 풀다운수단으로 구성되어 상기 제어펄스가 활성화시에 응답하여 상기 프리차아지수단을 디스에이블함과 동시에 상기 두 감지노드의 전압차를 디벨로프함을 특징으로 하는 반도체 메모리 장치의 데이타 고속 전송 회로.
5. 제1항 내지 제4항중 어느 하나의 항에 있어서, 상기 제1전원전압은 그라운드 전압임을 특징으로 하는 반도체 메모리 장치의 데이타 고속 전송 회로.
6. 제1항 내지 제4항중 어느 하나의 항에 있어서, 상기 제2전원전압은 칩의 동작 전원전압임을 특징으로 하는 반도체 메모리 장치의 데이타 고속 전송 회로.
7. 반도체 장치의 신호 전달을 위한 데이타 전송 회로에 있어서, 데이타라인쌍 및 이에 대응된 데이타 전송라인쌍과, 상기 데이타라인쌍으로 입력되는 데이타들이 제1논리를 가질때 응답하여 상기 데이타 전송라인쌍을 제1전원전압으로 프리차아지하고 상기 입력 데이타들이 배타적일 때 응답하여 상기 데이타 전송라인쌍중 하나의 데이타 전송라인의 임피던스를 가변하는 프리차아지수단과, 제2전원전압의 레벨로 프리차아지된 제1 및 제2감지노드를 가지며 제1제어펄스의 활성화에 응답하여 상기 제1 및 제2감지노드와 상기 데이타 전송라인쌍의 제1 및 제2데이타 전송라인을 접속하여 상기 데이타 전송라인쌍의 전위를 디벨로프하는 스위칭 수단과, 제2제어펄스의 비활성화에 응답하여 상기 제1 및 제2감지노드를 제2전원전압의 레벨로 프리차아지하며 상기 제2제어펄스의 활성화에 응답하여 상기 제1, 제2감지노드로 공급되는 프리차아지 전압을 차단함과 동시에 상기 제1 및 제2감지노드의 레벨 변화를 감지 증폭하여 출력하는 데이타 수신수단을 구성함을 특징으로 하는 반도체 메모리 장치의 데이타 고속 전송 회로.