KR0146081B1 - 데이터 출력 회로 - Google Patents

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Abstract

본 발명은 데이터 출력 회로에 관한 것으로, 종래에는 언더 슈트 잡음에 대해 클램프 트랜지스터를 접속하였으나, 언더 슈트 자체가 한계치 전압(Vtn) 근처에는 클램프의 용량 특성 때문에 클램프 효과가 거의 없어지게 되며 또한, 풀업 트랜지스터와 클램프 트랜지스터의 채널 길이가 같고 한계치 전압(Vtn)의 조절이 동일하게 이루어졌을 경우에는 드레인에 하이 전압이 인가된 풀업 트랜지스터의 한계치 전압이 낮기 때문에 일부 구간에서 클램프가 되지 않는 문제점이 있었다. 이러한 문제점을 개선하기 위하여 본 발명은 오프 상태에서 언더 슈트 잡음이 발생하는 경우 풀업 트랜지스터의 게이트와 접지 전위간의 전류 경로를 차단하고 클램프 트랜지스터의 동작 시점이 풀업 트랜지스터의 온 시점보다 빠르게 하여 그 풀업 트랜지스터의 게이트 전위를 출력단의 전위로 클램프하도록 하도록 창안한 것으로, 본 발명은 언더 슈트 잡음이 발생할 때 풀업 트랜지스터의 게이트 전위를 출력단의 전위가 그대로 인가되게 하면서 동시에 클램프 소자의 동작 시점이 풀업 트랜지스터가 온되는 시점보다 먼저 발생할 수 있도록 하므로써 종래 기술보다 완벽한 클램프 동작을 수행하여 출력단의 오프 상태를 유지 할 수 있다.

Description

데이터 출력 회로
제1도는 종래 일실시예의 회로도.
제2도는 제1도의 동작 상태를 보인 파형도.
제3도는 제1도에서 잡음 발생시의 파형도.
제4도는 종래 다른 실시예의 회로도.
제5도는 제4도에서 동작 상태를 보인 파형도.
제6도는 본 발명의 회로도.
제7도는 제6도에서 동작 상태를 보인 파형도.
제8도는 제6도에서 전압(Vt)과 채널 길이의 관계를 보인 특성 곡선.
* 도면의 주요부분에 대한 부호의 설명
NA11,NA12 : 낸드 게이트 PM11∼PM13 : 피모스 트랜지스터
NM11∼NM17 : 엔모스 트랜지스터
본 발명은 데이터 출력에 관한 것으로 특히, 반도체 장치에서 클램프 회로를 부가하여 잡음이 많이 발생하는 출력 노드에 대해서도 출력단의 전기적으로 오프 상태를 항상 유지할 수 있도록 한 데이터 출력 회로에 관한 것이다.
일반적으로 데이터 출력 회로는 반도체 장치의 내부에서 읽어낸 데이터를 외부에 전송하는 동작과 전송이 종료된 후 외부와의 연결을 단전하는 상태 즉, 전기적으로 하이 임피던스 상태가 되게 하는 동작의 두가지를 수행한다.
종래의 일실시예는 제1도의 도시된 바와 같이, 입력 신호가 각기 인가된 낸드 게이트(NA1)(NA2)에 인에이블 신호(CE)를 공통 인가하여 상기 낸드 게이트(NA1)(NA2)의 출력단을 인버터(IN1)(IN2)를 각기 통해 전압(Vcc)이 드레인에 접속된 엔모스 트랜지스터(NM3)와 소스가 접지된 엔모스 트랜지스터(NM4)의 게이트에 각기 접속하고, 상기 엔모스 트랜지스터(NM4)의 소스와 엔모스 트랜지스터(NM4)의 드레인을 공통 접속하여 그 접속점을 출력단(DQ)에 접속하여 구성하게 된다.
상기 인버터(IN1)는 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)로 구성되고, 상기 인버터(IN2)는 피모스 트랜지스터(PM2)와 엔모스 트랜지스터(NM2)로 구성된다.
상기 엔모스 트랜지스터(NM3)는 풀업(pull up) 트랜지스터이고, 엔모스 트랜지스터(NM4)는 풀다운(pull down) 트랜지스터이다.
이와같은 종래 일실시예의 동작 과정을 설명하면 다음과 같다.
제2도(나)(다)와 같이 입력 신호가 하이와 로우로 입력될 때 제2도(가)와 같이 인에이블 신호(CE)가 하이이면 낸드 게이트(NA1)의 출력은 로우가 되고 낸드 게이트(NA2)의 출력은 하이가 되므로 인버터(IN1)는 피모스 트랜지스터(PM1)가 턴온되어 엔모스 트랜지스터(NM3)의 게이트 전위를 하이로 만들고, 인버터(IN2)는 엔모스 트랜지스터(NM2)가 턴온되어 엔모스 트랜지스터(NM4)의 게이트 전위를 로우로 만들게 된다.
따라서, 엔모스 트랜지스터(NM3)가 턴온되고 엔모스 트랜지스터(NM4)가 턴오프되어 출력단(DQ)의 레벨이 제2도(라)와 같이 하이가 된다.
그리고, 인에이블 신호(CE)가 제2도(가)와 같이 로우가 되면 낸드 게이트(NA1)(NA2)의 출력이 하이 임피던스 상태가 되고, 이 하이 임피던스 상태의 신호가 각기 입력된 인버터(IN1) (IN2)는 엔모스 트랜지스터(NM1)(NM2)가 턴온되므로 엔모스 트랜지스터(NM3)(NM4)의 게이트 레벨이 로우가 된다.
이에 따라, 엔모스 트랜지스터(NM3)(NM4)가 모두 턴오프되어 출력단(DQ)의 레벨은 제2도(라)와 같이 하이 임피던스 상태가 된다.
이때, 데이터 출력 회로의 오프 상태에서 출력단(DQ)에 제3도와 같이 잡음이 언더 슈트(under shoot)로 발생하는 경우 언더 슈트의 크기(Vn)가 풀업 트랜지스터(NM3) 또는 풀다운 트랜지스터(NM4)의 한계치 전압(Vtn)보다 커지게 되면 전기적으로 하이 임피던스 상태의 출력기가 잠시나마 전기적으로 출력단(DQ)과 연결하게 된다.
즉, 데이터출력회로의 출력단은 외부와 연결되는 접점으로 여러 형태의 외부 잡음이 인가되는데 특히, 하이 레벨을 전달하는 풀업 소자가 엔모스 트랜지스터로 구현된 상황하에서는 풀업 단자의 오프 상태가 반도체 장치의 접지 레벨이 되므로 출력단에 언더 슈트 잡음이 발생하는 경우 그 크기에 따라 풀업 엔모스 트랜지스터의 게이트-소스간 전위차가 그 풀업 트랜지스터를 턴온시키기에 충분할 정도가 될 수 있다.
그러나, 따라서, 종래의 일실시예는 제3도와 같이 잡음이 발생하는 경우 풀업 트랜지스터 또는 풀 다운 트랜지스터의 오프 상태를 유지하기 위한 방법이 없는 문제점이 있었다.
이를 개선하기 위하여 제시된 종래의 다른 실시예는 엔모스 트랜지스터(NM3)의 게이트와 출력단(DQ)사이에 게이트가 접지된 엔모스 트랜지스터(NM5)를 접속하여 상기 엔모스 트랜지스터(NM3)의 게이트의 바이어스 상태를 클램프하도록 구성된다.
즉, 종래의 다른 실시예는 제4도에 도시된 바와 같이, 입력 신호가 각기 인가된 낸드 게이트(NA1)(NA2)에 인 에이블 신호(CE)를 공통 인가하여 상기 낸드 게이트(NA1)(NA2)의 출력단을 인버터(IN1)(IN2)를 각기 통해 전압(Vcc)이 드레인에 접속된 엔모스 트랜지스터(NM3)와 소스가 접지된 엔모스 트랜지스터(NM4)의 게이트에 각기 접속하고, 상기 엔모스 트랜지스터(NM3)의 소스와 엔모스 트랜지스터(NM4)의 드레인을 공통 접속하여 그 접속점을 출력단(DQ)에 접속하며, 상기 엔모스 트랜지스터(NM3)의 게이트와 출력단(DQ) 사이에 게이트가 접지된 엔모스 트랜지스터(NM5)를 접속하여 구성하게 된다.
이와같은 종래 다른 실시예의 동작 과정을 설명하면 다음과 같다.
인에이블 신호(CE)가 제2도(가)와 같이 로우가 되면 낸드 게이트(NA1)(NA2)의 출력이 하이 임피던스 상태가 되고, 이 하이 임피던스 상태의 신호가 각기 입력된 인버터(IN1)(IN2)는 엔모스 트랜지스터(NM1)(NM2)가 턴온된므로 엔모스 트랜지스터(NM3)(NM4)의 게이트 레벨이 로우가 된다.
이에 따라, 엔모스 트랜지스터(NM3)(NM4)가 모두 턴오프되어 출력단(DQ)의 레벨은 제2도(라)와 같이 하이 임피던스 상태가 된다.
이때 데이터 출력 회로의 오프 상태에서 출력단(DQ)에 제3도와 같이 잡음이 언더 슈트(under shoot)로 발생하는 경우 언더 슈트의 크기(Vn)가 풀업 트랜지스터(NM3) 또는 풀다운 트랜지스터(NM4)의 한계치 전압(Vtn)보다 커지게 되면 즉, 출력단(DQ)의 전위가 엔모스 트랜지스터(NM3)의 한계치 전압(Vtn)보다 더 낮아지면 클램프 트랜지스터(NM5)의 게이트와 소스간 전압(Vgs)이 상기 엔모스 트랜지스터(NM3)의 한계치 전압(Vtn)보다 크게 되어 상기 엔모스 트랜지스터(NM5)가 턴온 상태가 된다.
이때, 인버터(IN1)의 엔모스 트랜지스터(NM1)를 통해 접지 전위와 출력단(DQ) 간에 전류 경로가 형성되어 풀업 트랜지스터인 엔모스 트랜지스터(NM3)의 게이트는 상기 엔모스 트랜지스터(NM1)의 드레인 전위만큼 드롭(drop)된 상태에서 출력단(DQ)의 전위에 가까워진다.
따라서, 엔모스 트랜지스터(NM1)와 클램프 트랜지스터(NM5)의 도전성을 적당히 조절하면 엔모스 트랜지스터(NM3)의 게이트와 출력단(DQ)간의 전위차를 풀업 트랜지스터인 상기 엔모스 트랜지스터(NM1)의 한계치 전압(Vtn)보다 작게 할 수 있으므로서 언더-슈트 잡음이 발생한 상태에서도 어느 정도 오프 상태를 유지할 수 있다.
그러나, 종래의 다른 실시예는 종래의 일실시예를 보완하기 위하여 클램프 트랜지스터를 접속하였으나, 제5도에 나타냈듯이 언더 슈트 자체가 한계치 전압(Vtn) 근처에서는 클램프의 용량 특성 때문에 클램프 효과가 거의 없어지게 되며 또한, 풀업 트랜지스터와 클램프 트랜지스터의 채널 길이가 같고 한계치 전압(Vtn)의 조절이 동일하게 이루어졌을 경우에는 드레인에 하이 전압이 인가된 풀업 트랜지스터의 한계치 전압이 낮기 때문에 구간(Z1-Z3)에서 클램프가 되지 않는 문제점이 있었다.
본 발명은 종래의 문제점을 개선하기 위하여 오프 상태에서 언더 슈트 잡음이 발생하는 경우 풀업 트랜지스터의 게이트와 접지 전위간의 전류 경로를 차단하고 클램프 트랜지스터의 동작 시점이 풀업 트랜지스터의 온 시점보다 빠르게 하여 그 풀업 트랜지스터의 게이트 전위를 출력단의 전위로 클램프하도록 하므로써 출력기의 오프 상태를 유지할 수 있도록 창안한 데이터 출력 회로를 제공함에 목적이 있다.
제6도는 본 발명의 회로도로서 이에 도시한 바와 같이, 입력 신호가 각기 인가된 낸드 게이트(NA11)(NA12)에 인에이블 신호(CE)를 공통 인가하고, 상기 낸드 게이트(NA11)의 출력단을 소스에 전압(Vcc)이 인가된 피모스 트랜지스터(PM11)의 게이트와 드레인이 접지된 엔모스 트랜지스터(NM11)의 게이트에 공통 접속하여 상기 피모스 트랜지스터(PM11)와 엔모스 트랜지스터(NM11)사이에 엔모스 트랜지스터(NM16)를 접속하며, 상기 피모스 트랜지스터(PM11)와 엔모스 트랜지스터(NM16)의 접속점을 드레인에 전압(Vcc)이 인가된 엔모스 트랜지스터(NM13)의 게이트에 접속하고, 상기 낸드 게이트(NA12)의 출력이 게이트에 공통 접속된 피모스 트랜지스터(PM12)와 엔모스 트랜지스터(NM12)의 접속점을 소스가 접지된 엔모스 트랜지스터(NM14)의 게이트에 접속하며, 상기 엔모스 트랜지스터(NM13)(Nm14)의 공통 접속점을 출력단(DQ)에 접속하여 상기 엔모스 트랜지스터(NM13)의 게이트와 출력단(DQ)사이에 게이트가 접지된 엔모스 트랜지스터(NM15)를 접속하고, 상기 출력단(DQ)과 엔모스 트랜지스터(NM16) 사이에 게이트가 접지된 엔모스 트랜지스터(NM17)을 접속하며, 상기 엔모스 트랜지스터(NM16)의 게이트에 게이트가 접지됨과 아울러 소스가 전압(Vcc)에 접속된 피모스 트랜지스터(PM13)의 드레인을 접속하여 구성한다.
이와같이 구성한 본 발명의 동작 및 작용 효과를 상세히 설명하면 다음곽 같다.
입력 신호(D)의 레벨이 하이이고 입력 신호의 레벨이 로우라 할 때 인에이블 신호(CE)가 하이이면 낸드 게이트(NA11)의 출력이 로우가 되고 낸드 게이트(NA12)의 출력이 하이가 되어 피모스 트랜지스터(PM11)와 엔모스 트랜지스터(NM12)가 턴온되어진다.
이에 따라, 게이트에 하이 신호가 인가된 엔모스 트랜지스터(NM13)가 턴온되고 게이트에 로우 신호가 인가된 엔모스 트랜지스터(NM14)가 턴오프되어 출력단(DQ)은 하이가 된다.
반대로, 입력 신호(D)의 레벨이 로우이고 입력 신호의 레벨이 하이라고 하면 상기와 같은 동작에 의해 출력단(DQ)의 레벨은 로우가 된다.
보통 상태에서 출력단(DQ)의 전위가 최소한 접지 레벨이상이므로 엔모스 트랜지스터(NM17)는 턴오프 상태가 되어 전압(Vcc)이 게이트가 접지된 피모스 트랜지스터(PM13)를 통해 엔모스 트래니스터(NM16)의 게이트에 인가되고 그 엔모스 트랜지스터(NM16)의 게이트의 바이어스 상태가 전압(Vcc)의 레벨이 된다.
이때, 인에이블 신호(CE)가 로우가 되어 낸드 게이트(NA11)(NA12)의 출력이 하이 임피던스 상태가 되면 엔모스 트랜지스터(NM11)(NM12)가 턴온되어 엔모스 트랜지스터(NM13)의 게이트는 엔모스 트랜지스터(NM16)(NM11)를 순차 통해 접지측으로 전류 경로가 형성되므로 접지 레벨이 되고, 엔모스 트랜지스터(NM14)의 게이트는 상기 엔모스 트랜지스터(NM12)를 통해 접지측으로 전류 경로가 형성되므로 접지 레벨이 된다.
따라서, 게이트가 접지된 엔모스 트랜지스터(NM13)(NM14)가 턴오프됨에 의해 출력단(DQ)의 레벨은 하이 임피던스 상태가 된다.
만일, 출력단(DQ)의 레벨이 하이 임피던스 상태에서 크기(Vn)가 풀업 트랜지스터(NM13) 또는 풀다운 트랜지스터(NM14)의 한계치 전압(Vtn)보다 큰 언더 슈트(under shoot) 잡음이 출력단(DQ)에 발생하면 즉, 출력단(DQ)의 전위가 엔모스 트랜지스터(NM13)의 한계치 전압(Vtn)보다 낮아지면 엔모스 트랜지스터(NM17)가 턴온되어 피모스 트랜지스터(PM13)를 통해 인가되는 전압(Vcc)이 상기 출력단(DQ)으로 인가되어진다.
여기서, 언더 슈트 잡음이 발생할 때 엔모스 트랜지스터(NM17)와 풀업 트랜지스터(NM13)는 한쪽 단자가 전압(Vcc) 레벨이고 다른쪽 단자는 출력단(DQ)의 레벨이며 게이트 단자는 접지 상태를 유지하여 동일한 바이어스 상태로서 상기 엔모스 트랜지스터(NM17)의 채널 길이가 상기 풀업 트랜지스터(NM13)의 채널 길이보다 작기 때문에 상기 엔모스 트랜지스터(NM17)는 어떠한 조건하에서도 상기 풀업 트랜지스터(NM13)보다 먼저 턴온되어진다.
이때, 엔모스 트랜지스터(NM17)가 턴온되자마자 엔모스 트랜지스터(NM16)의 게이트 레벨이 엔모스 트랜지스터(NM13)의 한계치 전압(Vtn)이하로 빠르게 낮아져서 상기 엔모스 트랜지스터(NM16)가 턴오프되므로 엔모스 트렌지스터(NM13)의 게이트로부터 접지측으로의 전류 경로가 차단됨에 의해 상기 엔모스 트랜지스터(NM13)의 게이트가 플로팅(floating) 상태가 된다.
그리고, 클램프 트랜지스터인 엔모스 트랜지스터(PNM15)는 게이트와 소스간 전압(Vgs)이 엔모스 트랜지스터(NM13)의 한계치 전압(Vtn)보다 크게 되어 상기 엔모스 트랜지스터(NM15)가 턴온 상태가 된다.
상기의 동작에 대한 특성은 제7도와 같다.
이에 따라, 엔모스 트랜지스터(PNM15)의 턴온에 의해 엔모스 트랜지스터(NM13)의 게이트 전위는 출력단(DQ)의 전위 레벨이 된다.
상기에서 전압(Vt) 강하에 의해 풀업 트랜지스터인 엔모스 트랜지스터(NM13)가 엔모스 트랜지스터(NM7)보다 먼저 턴온될 가능성이 있으나, 전압(Vt) 강하만큼 상기 엔모스 트랜지스터(NM17)의 채널 길이를 조정하여 한계치 전압(Vt)을 낮추므로써 없앨 수 있다.
여기서, 트랜지스터의 채널 길이와 전압(Vt)의 관계는 제8도와 같다.
따라서, 출력단(DQ)의 바이어스가 어떠한 조건하에서도 출력기의 오프 상태를 유지할 수 있다.
상기에서 상세히 설명한 바와 같이 본 발명은 언더 슈트 잡음이 발생 할 때 풀업 트랜지스터의 게이트 전위를 출력단의 전위가 그대로 인가되게 하면서 동시에 클램프 소자의 동작 시점이 풀업 트랜지스터가 온되는 시점보다 먼저 발생할 수 있도록 하므로써 종래 기술보다 완벽한 클램프 동작을 수행하여 출력단의 오프 상태를 유지할 수 있는 효과가 있다.

Claims (2)

  1. 입력 신호가 각기 인가된 낸드 게이트(NA11)(NA12)에 인에이블 신호(CE)를 공통 인가하고, 상기 낸드 게이트(NA11)의 출력단을 소스에 전압(Vcc)이 인가된 피모스 트랜지스터(PM11)의 게이트와 소스가 접지된 엔모스 트랜지스터(NM11)의 게이트에 공통 접속하여 상기 피모스 트랜지스터(PM11)와 엔모스 트랜지스터(NM11) 사이에 엔모스 트랜지스터(NM16)를 접속하며, 상기 피모스 트랜지스터(PM11)와 엔모스 트랜지스터(NM16)의 접속점을 드레인에 전압(Vcc)이 인가된 엔모스 트랜지스터(NM13)의 게이트에 접속하고, 상기 낸드 게이트(NA12)의 출력이 게이트에 공통 접속된 피모스 트랜지스터(PM12)와 엔모스 트랜지스터(NM12)의 접속점을 소스가 접지된 엔모스 트랜지스터(NM14)의 게이트에 접속하며, 상기 엔모스 트랜지스터(NM13)와 (NM14)의 공통 접속점을 출력단(DQ)에 접속하여 상기 엔모스 트랜지스터(NM13)의 게이트와 출력단(DQ) 사이에 게이트가 접지된 엔모스 트랜지스터(PM15)를 접속하고, 상기 출력단(DQ)과 엔모스 트랜지스터(NM16) 사이에 게이트가 접지된 엔모스 트랜지스터(NM17)을 접속하며, 상기 엔모스 트랜지스터(NM16)의 게이트에 게이트가 접지됨과 아울러 소스가 전압(Vcc)에 접속된 피모스 트랜지스터(PM13)의 드레인을 접속하여 구성한 것을 특징으로하는 클램프 기능을 갖는 데이터 출력 회로.
  2. 제1항에 있어서, 엔모스 트랜지스터(NM17)는 채널 길이가 풀업 트랜지스터인 엔모스 트랜지스터(NM13)보다 짧게하여 그의 한계치 전압이 상기 엔모스 트랜지스터(NM13)의 한계치 전압보다 낮도록 한 것을 특징으로 하는 데이터 출력 회로.
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